experiencia n°5 (laboatorio i)2

Universidad de Tarapacá Sede Iquique

Informe Previo

Integrantes: - Daniela Guerra- Mauricio Parada- Salvador Tabilo

Asignatura:- IE-131 Laboratorio I

Fecha de entrega: 26/05/2013 Docente: Mario Zamorano Lucero

4.1. Para el montaje de Circuitos combinacionales mediante compuertas lógicas. Realice el diseño de un conversor BCD a exceso 2 mediante compuertas lógicas. Para ello:

4.1.1. Elabore la tabla de verdad del circuito.

i A B C D N de 1 W X Y Z

0 0 0 0 0 0 0 0 1 0

1 0 0 0 1 1 0 0 1 1

2 0 0 1 0 1 0 0 0 0

3 0 0 1 1 2 0 0 0 1

4 0 1 0 0 1 0 1 1 0

5 0 1 0 1 2 0 1 1 1

6 0 1 1 0 2 1 0 0 0

7 0 1 1 1 3 1 0 0 1

8 1 0 0 0 1 1 0 1 0

9 1 0 0 1 2 1 0 1 1

10 1 0 1 0 2 X X X X

11 1 0 1 1 3 X X X X

12 1 1 0 0 2 X X X X

13 1 1 0 1 3 X X X X

14 1 1 1 0 3 X X X X

15 1 1 1 1 4 X X X X

4.1.2. Obtenga la forma canónica suma de producto para cada salida de la tabla de verdad.

W (A,B,C,D)= A BC D+A BCD+A BC D+A BC D X (A,B,C,D)=A BC D+A BCD+A BC D+A BC D Y (A,B,C,D)=A BC D+A BC D+A BC D+A BC D+A BC D+ABC D Z (A,B,C,D)= A BC D+A BCD+A BC D+A BCD+ABC D

4.1.3. Encuentre la forma mínima de la función anterior mediante mapa de Karnaugh y

2

Experiencia N°5: Sistemas Combinacionales

ABCD

00 01 10 11

01

00

10

11

Método tabular.

i A B C D N de 1 W

0 0 0 0 0 0 0

1 0 0 0 1 1 0

2 0 0 1 0 1 0

3 0 0 1 1 2 0

4 0 1 0 0 1 0

5 0 1 0 1 2 0

6 0 1 1 0 2 1

7 0 1 1 1 3 1

8 1 0 0 0 1 1

9 1 0 0 1 2 1

10 1 0 1 0 2 X

11 1 0 1 1 3 X

12 1 1 0 0 2 X

13 1 1 0 1 3 X

14 1 1 1 0 3 X

15 1 1 1 1 4 X

W ( A ,B ,C ,D )=A+BC

W=∑ m (6,7,8,9 )+¿∑ x (10,11,12,13,14,15)¿

Lista1 Lista2 Lista3 Lista41000√ 100-√ 10--√ 1---

10-0√ 1-0-√0110√ 1-00√ 1--0√1001√1010√ 011-√ -11-1100√ -110√ 1--1√

10-1√ 1-1-√0111√ 1-01√ 11--√1011√ 101-√1101√ 1-10√1110√ 110-√

11-0√1111√

-111√1-11√11-1√111-√

∴W ( A , B ,C ,D )=A+BC

3


0 0 0 0

0 0 1 1

X X X X

1 1 X X

Primos 6 7 8 9

1--- X X

-11- X X

ABCD

00 01 10 11

01

00

10

11

i A B C D N de 1 X0 0 0 0 0 0 0

1 0 0 0 1 1 0

2 0 0 1 0 1 1

3 0 0 1 1 2 1

4 0 1 0 0 1 1

5 0 1 0 1 2 1

6 0 1 1 0 2 0

7 0 1 1 1 3 0

8 1 0 0 0 1 0

9 1 0 0 1 2 0

10 1 0 1 0 2 X

11 1 0 1 1 3 X

12 1 1 0 0 2 X

13 1 1 0 1 3 X

14 1 1 1 0 3 X

15 1 1 1 1 4 X

X=(A ,B ,C , D )=BC+BC

∑ m (2,3,4,5 )+∑ x (10,11,12,13,14,15 )

Lista1 Lista2 Lista30010√ 001-√ -01-0100√ -010√ -10-

010-√0011√ -100√ 1-1-0101√ 11--1010√ -011√1100√ -101√

101-√1011√ 1-10√1101√ 110-√1110√ 11-0√

1111√ 1-11√11-1√111-√

∴ X=( A ,B ,C ,D )=BC+BC

4


0 0 1 1

1 1 0 0

X X X X

0 0 X X

Primos 2 3 4 5

-01- X X

-10- X X

1-1-11--

ABCD

00 01 10 11

01

00

10

11

i A B C D N de 1 Y0 0 0 0 0 0 1

1 0 0 0 1 1 1

2 0 0 1 0 1 0

3 0 0 1 1 2 0

4 0 1 0 0 1 1

5 0 1 0 1 2 1

6 0 1 1 0 2 0

7 0 1 1 1 3 0

8 1 0 0 0 1 1

9 1 0 0 1 2 1

10 1 0 1 0 2 X

11 1 0 1 1 3 X

12 1 1 0 0 2 X

13 1 1 0 1 3 X

14 1 1 1 0 3 X

15 1 1 1 1 4 X

Y= (A ,B ,C , D )=C

∑ m (2,3,4,5 )+∑ x (10,11,12,13,14,15 )

Lista1 Lista2 Lista3 Lista4 0000√ 000-√ 0-0-√ --0-

0-00√ --00√0001√ -000√ -00-√ 1---0100√1000√ 0-01√ --01√

-001√ -10-√0101√ 010-√ 10--√1001√ -100√ 1--0√1010√ 10-0√ 1-0-√1100√ 1-00√

1--1√1011√ -101√ 1-1-√1101√ 10-1√ 11--√1110√ 1-01√

101-√1-10√110-√11-0√

1-11√11-1√111-√

∴ X=( A ,B ,C ,D )=C

5


1 1 0 0

1 1 0 0

X X X X

1 1 X X

Primos

0 1 4 5 8 9

--0- X X X X X X

1--- X X

ABCD

00 01 10 11

01

00

10

11

i A B C D N de 1 Y0 0 0 0 0 0 1

1 0 0 0 1 1 1

2 0 0 1 0 1 0

3 0 0 1 1 2 0

4 0 1 0 0 1 1

5 0 1 0 1 2 1

6 0 1 1 0 2 0

7 0 1 1 1 3 0

8 1 0 0 0 1 1

9 1 0 0 1 2 1

10 1 0 1 0 2 X

11 1 0 1 1 3 X

12 1 1 0 0 2 X

13 1 1 0 1 3 X

14 1 1 1 0 3 X

15 1 1 1 1 4 X

Y= (A ,B ,C , D )=C

∑ m (2,3,4,5 )+∑ x (10,11,12,13,14,15 )

Lista1 Lista2 Lista3 Lista4 0001√ 00-1√ 0--1√ ---1

0-01√ -0-1√0011√ -001√ --01√0101√1001√ 0-11√ --11√1010√ -011√ -1-1√1100√ 01-1√ 1--1√

-101√ 1-1-√0111√ 10-1√ 11--√1011√ 1-01√1101√ 101-√1110√ 1-10√

110-√1111√ 11-0√

-111√1-11√11-1√111-√

∴Z=( A , B ,C ,D )=D

4.1.4. Implemente solo con compuertas AND, OR y NOT la función mínima del punto anterior.

6


1 1 0 0

1 1 0 0

X X X X

1 1 X X

Primos

0 1 4 5 8 9

--0- X X X X X X

1--- X X

4.1.5. Estudie las hojas de datos de los circuitos integrados: 7404, 7408 y 7432. Además:

4.1.5.1. Elabore el esquema de conexionado interno para cada CI, el cual muestre laFunción de cada pin.

Circuito Integrado SN74LS04 (6 compuertas NOT)

Las “inputs” 1, 3, 5, 9, 11 y 13 son la entrada a la compuerta lógica.

Las “outputs” 2, 4, 6, 8, 10 y 13 son la salida negada de la función ingresada.

Inputs 7, es la conexión a GND( tierra). Inputs 14, conexión a una fuente (Vcc+).

7


Circuito Integrado SN74LS08 (4 compuertas AND)

Las “inputs” 1A, 2A, 4B, 5B, 9C, 10C, 12D, 13D son entradas a la compuerta AND (1A y 2A son entradas para una compuerta lógica y así como las demás que van apareadas.)

Las “outputs” 3A, 5B, 8C y 11D son las salidas de la compuerta, expresándose como el resultado del par de entrada asignados.

Inputs 7, es la conexión a GND( tierra). Inputs 14, conexión a una fuente (Vcc+).

Circuito Integrado HD74LS32 (4 compuertas OR)

Como en el circuito anterior las “inputs” 1A, 2A, 4B, 5B, 9C, 10C, 12D, 13D son entradas a la compuerta OR(1A y 2A son entradas para una compuerta lógica y así como las demás que van apareadas.)

Las “outputs” 3A, 5B, 8C y 11D son las salidas de la compuerta, expresándose como el resultado del par de entrada asignados.

Inputs 7, es la conexión a GND (tierra). Inputs 14, conexión a una fuente (Vcc+).

8


4.1.5.2. Determine los valores de voltaje máximo y mínimo permisibles en los CIs.

9


Circuito Integrado SN74LS08NSimb. Parámetro Mín. Typ. Máx. Condición de pruebaVCC Voltaje de fuente 4.75[v] 5.0[v] 5.25[v] -VIH Voltaje de entrada alto 2.0[v] - - Garantiza alta tensión de

entrada para todas las entradas.VIL Voltaje de entrada bajo - - 0.8[v] Garantiza baja tensión de

entrada para todas las entradasVOH Voltaje de salida alto 2.7[v] 3.5[v] - VCC= MIN; IOH=MÁX, VIN=VIH o VIL

según la tabla de verdad.VOL Voltaje de salida bajo - 0.25[v] 0.4[v] IOL=4.0[mA] VCC=VCCMIN.

VIN=VIL o VIH

según la tabla de verdad.

- 0.35[v] 0.5[v] IOL=8.0[mA]

Circuito Integrado SN74LS08NSimb. Parámetro Mín. Typ. Máx. Condición de pruebaVCC Voltaje de fuente 4.75[v] 5.0[v] 5.25[v]VIH Voltaje de entrada alto 2.0[v] - - Garantiza alta tensión de

entrada para todas las entradas.VIL Voltaje de entrada bajo - - 0.8[v] Garantiza baja tensión de

entrada para todas las entradasVOH Voltaje de salida alto 2.7[v] 3.5[v] - VCC= MIN; IOH=MÁX, VIN=VIH o VIL

según la tabla de verdad.VOL Voltaje de salida bajo - 0.25[v] 0.4[v] IOL=4.0[mA] VCC=VCCMIN.

VIN=VIL o VIH

según la tabla de verdad.

- 0.35[v] 0.5[v] IOL=8.0[mA]

Circuito Integrado HD74LS32PSimb. Parámetro Mín. Typ. Máx. Condición de pruebaVCC Voltaje de fuente 4.75[v] 5.0[v] 5.25[v] -VIH Voltaje de entrada alto 2.0[v] - - -VIL Voltaje de entrada bajo - - 0.8[v] -VOH Voltaje de salida alto 2.7[v] - - VCC=4.7[v] VIH=2[v], IOH=-400µA

VOL Voltaje de salida bajo - - 0.4[v] IOL=4.0[mA] VCC=4.75[v]. VIL = 0.8[v]

- - 0.5[v] IOL=8.0[mA]

4.2. Para el montaje del punto 5.2, estudie la hoja de datos del decodificador BCD/7 segmentos 7447(o similar).

4.2.1. Elabore el esquema de conexionado interno del CI, el cual muestre la función de cada pinde éste.

Circuito Integrado DM74LS47 (Decodificador BCD/ 7 segmentos)

74LS47 es un decodificador de BCD a 7 segmentos que esta compuesto mayoritariamente por compuertas NAND; también, buffers de entrada, 7 negativas OR y NOT.

A0, A1, A2 y A3 son “inputs” BCD (activa en alto). RBI es la borrado de entrada rizada (activa en

bajo) LT es entrada de prueba de lámpara (activa en bajo) BI/RBO es borrado de entrada o supresión de

rizado en la salida (activa en bajo) a ,b , c , d , e , f , g son los 7 segmentos de salida

(activa en bajo)

4.2.2. Determine los valores de voltaje máximo y mínimo permisibles en los CIs.

ELS-512EWA

10


Circuito Integrado DM74LS47NSimb. Parámetro Mín. Typ. Máx. Condición de pruebaVCC Voltaje de fuente 4.75[v

]5.0[v] 5.25[v]

VIH Voltaje de entrada alto 2.0[v] - -VIL Voltaje de entrada bajo - - 0.8[v]VOH Voltaje de salida alto 2.7[v] 3.4[v] - VCC= MIN; IOH=MÁX, VIL =MÁX.

VOL Voltaje de salida bajo - 0.35[v] 0.5[v] VCC= MIN; IOL=MÁX, VIH =MIN.

- 0.25[v] 0.4[v] IOL=4.0[mA], VCC= MIN

Display de 8 segmentos S512EWASimb. Parámetro Mín Typ. Máx.Vf Voltaje directo 1.7[v] 2.0[v] 2.8[v]Iv Intensidad lumínica media 800[µcd] 2000[µcd] -If(Rec) Corriente de operación

recomendada10[mA] - 20[mA]

4.2.3. Determine, según el diagrama interno del IC 7447 dado en la hoja de datos de éste, lossegmentos que se iluminarán en un display ánodo común si la entrada BCD del circuitocombinacional diseñado en 4.1 toma el estado 1000 y 1001.

4.3. El montaje del punto 5.3 requiere del estudio de la hoja de datos del multiplexor 74151.Implemente, teóricamente, con el multiplexor (de 3 entradas de selección a 8 entradas de datos)y una compuerta NOT (IC 7404) la tabla de verdad siguiente:

i A B C D Z0 0 0 0 0 1

1 0 0 0 1 0

2 0 0 1 0 1

3 0 0 1 1 0

4 0 1 0 0 1

5 0 1 0 1 0

6 0 1 1 0 0

7 0 1 1 1 1

8 1 0 0 0 0

9 1 0 0 1 1

10 1 0 1 0 1

11 1 0 1 1 1

12 1 1 0 0 0

13 1 1 0 1 0

14 1 1 1 0 0

15 1 1 1 1 1Tabla 1. Tabla de verdad a implementar con multiplexor.

11


Vr Voltaje inverso - - 5[v]Pd Disipación de potencia - - 100[mW]Ir Corriente inversa - - 10[µA]

4.4. Para el montaje del punto 5.4, implemente un sumador completo de dos bits con dos multiplexores 74151 (uno para cada una de las salidas: la suma y el acarreo de salida). Indique la tabla de verdad del sumador y el esquema de diseño. Recuerde que el sumador completo tiene como entradas los dos bits a sumar más un acarreo de entrada.

X Y Ci COUT ∑OUT

0 0 0 0 00 0 1 0 10 1 0 0 10 1 1 1 01 0 0 0 11 0 1 1 01 1 0 1 01 1 1 1 1

12


Universidad de Tarapacá Sede Iquique

Informe Final

Integrantes: - Daniela Guerra- Mauricio Parada- Salvador Tabilo

Asignatura:- IE-131 Laboratorio I

Fecha de entrega: 12/09/2013 Docente: Mario Zamorano

13


Índice

Introducción

14


Cuando se habla de sistemas combinacionales es imposible no hablar sobre sumadores, comparadores,

de/codificadores y des/multiplexores.

La razón por lo cual se usan estos sistemas en vez de las compuertas lógicas. Es para un fácil diseño, construcción y

manejo de estos. Porque es mas fácil ver y trabajar un bloque, que veinte o mas compuertas interconectadas.

Su uso se ha generalizado enormemente y son la base para la construcción de circuitos lógicos aun mas complejos.

Que, junto a las memorias, pueden crear circuitos como pueden ser contadores, secuenciales, relojes, calculadoras,

etc. que son elementos que se usan en la vida cotidiana. A lo cual nos lleva a la automatización, donde circuitos que

se alimentan con pequeños voltajes y/o corrientes pueden controlar a distancia circuitos de gran potencia o

maquinaria pesada.

El siguiente informe, presenta el desarrollo de la experiencia nº5 de la asignatura Laboratorio I.

MaterialesHerramientas Nu

mMarca Modelo Imagen

15


1 Digital Multimeter 09 GW GDM-8145

2 DC Power Supply 88 GW- instek GPS-3303

3 Protoboard 01 Project Board

4 Inversor Hexagonal

SN74LS04N

5 Cuadruple AND con 2 entradas

SN74LS08N

6 Cuadruple OR con 2 entradas

HD74LS32N

7 Decodificador BCD/7 segmentos

DM74LS47N

8 Multiplexor de 8 entradas.

SN74LS151N

16


http://www.bellnw.com/images/products/0601.gif

9 Display Anodo Común

ELS-512EWA

10 Resistencia 220Ω

11 Resistencia 330Ω

Procedimiento

1.1 Se debe encender la fuente, aplicándose un voltaje de 15[v].

17


1.2 Medir la fuente con multitester para comprobar el valor justo de su salida.1.3 Probar las entradas y salidas del circuito integrado1.3.1 En primera instancia se prueba la salida de voltaje de la fuente. Probando con el Multitester desde

GND hasta el PIN 16(VCC) marcando el voltaje de la fuente.1.3.2 Se miden las compuertas internas midiendo sus voltajes para ver si se encuentra dentro de sus

valores MIN y MAX de entrada y salida.2.1.1 El circuito integrado SN74LS04N (6 NOT), una vez ingresado el valor en la entrada Vcc(1), para

comprobar si esta en excelentes condiciones su salida es de GND(0). Continuando con la medición de las 5 compuertas faltantes en los que debería arrojar lo mismo que las asignaciones A.

2.1.2 El circuito integrado SN74LS08N(4 AND) se debe probar con cuatro alternativas, en primera instancia conectar 1A y 2A a GND(0) saliendo en 3A el producto de ambos GND; la segunda opción es que 1A se conecte con Vcc(1) y 2A con GND saliendo GND en 3A como en el anterior; en tercera instancia se conecta alreves con respecto a la segunda prueba y por ultimo pero no menos importante se debe ingresar en ambos 1A y 2A el valor directo de la fuente Vcc, produciéndose en su salida 3A el valor de la fuente. Guiándose por la tabla de verdad de una compuerta AND, las salidas identificadas corresponden a los resultados tabulados en la tabla antes mencionada. Esta prueba se debe realizar con las otras 3 conexiones o compuertas.

2.1.3 El circuito integrado HD74LS32P (4 OR), tiene cierta similitud con la prueba anterior, con la diferencia en sus salidas cuando se ingresa valores distintos en las entradas 1A y 2A el valor de la salida 3A es el valor directo de la fuente. Comprobándose así con la tabla de verdad de este tipo de compuerta.

3.1.1 En los otros CI’s se deben medir de acuerdos a las entradas asignada por el datasheet.

4.1.1 Dar comienzo a los montajes de laboratorio.

5.1. Montaje Nº 1. Circuitos combinacionales mediante compuertas lógicas.

5.1.1. Tras verificar todas las compuertas de los circuitos integrados se comienza a implementar el punto 4.1 de informe previo, que está formado por circuito con NOT, AND y OR.5.1.2 Al finalizar las conexiones pertinentes se debe analizar las siguientes preguntas.2

18


¿Qué rango de valores de voltaje son admisibles para un “1” lógico y un “0” lógico en la entrada de cada compuerta de los CIs anteriores?En las compuerta 7404, 7408 y 7432 los “1” lógicos analizados en alto sería de 2 hasta el valor de la fuente y un “0” lógico en bajo es desde 0.8 hasta el valor de GND que sería 0[v].

¿Qué rango de valores de voltaje son admisibles para un “1” lógico y un “0” lógicoen la salida de cada compuerta en los CIs?En las tres compuertas tal como en la pregunta anterior, su rango de valores arrojados en “1” lógicos en alto varía desde 2.7 a Vcc [v], en “0” lógicos su rango depende de la corriente ingresada, en caso que dicha corriente sea de 4[mA] su medición arrojará entre 0 a 0.4[v] y de ser 8[mA] su límite aumenta quedando desde 0 hasta 0.5[v] como tope de este valor mínimo.

¿Qué se entiende por FAN IN y FAN OUT en una compuerta lógica? Explique con un ejemplo.

¿Qué es el retraso de propagación o “propagation delay” de una compuerta lógica?

5.2. Montaje Nº 2. Uso de display de 7 segmentos con circuitos combinacionales.

5.2.1. Se arma el circuito.5.2.2. Luego, para verificar la correcta visualización en el display se prueba las diferentes entradas BCD permitidas en el circuito combinacional diseñado en el punto 4.1. 5.2.3. Se varía los valores lógicos de BI/RBO, RBI y ¿.5.2.4. Después, se responde las siguientes preguntas:

19


Si el valor de las resistencias empleadas entre el IC 7447 y el display varía ¿qué sucede en el display? En general, ¿Cuál es la función de las resistencias? Explique claramente (apóyese del análisis de circuito para su explicación).

Al variar las resistencias, se varía la intensidad lumínica que produce cada segmento del display. Si se usa una resistencia mayor, habrá una mayor caída de tensión en ella. Provocando que el led se alimente con menos voltaje, por ende ilumina menos (si es muy grande la resistencia puede llegar al caso de que el led no encienda). Caso contrario, si se coloca una resistencia más pequeña, el led se alimenta con más voltaje y esta produce mayor luminancia.

Ademas, las resistencias deben ser iguales, ya que se podría apreciar el efecto antes explicado, con la diferencia que se verían algunos segmentos mas brillantes que otros.

Se usan resistencias porque los leds del display tienen 2v nominal según su hoja de datos. Funciona con un mínimo de 1.7v y como un máximo de 2.8v.

¿Para qué sirven los pines BI/RBO, RBI y ¿ del IC 7447? Descríba su función detalladamente.

¿ (Lamp–Test Input, entrada de prueba de lámpara) entrada que se activa en bajo, sirve para probar los segmentos del display. Al activarse se encienden todos los segmentos del display, es decir, todas las salidas están en cero. Sin importar lo que este ingresando en las entradas del código BCD, RBI y BI/RBO.

BI /RBO (Blanking Input or Ripple–Blanking Output, entrada de blanqueo o salida de blanqueo de onda) al activarse en bajo sin importar el estado de las entradas del código BDC, LT y RBI, blanquea o “apaga” el display, es decir, envía un uno a todas las salidas.

RBO control de blanqueamiento de ceros en la salida. Es similar al BI, pero más selectivo ya que blanquea el display que muestre ceros que no sean significativos. Esto se aprecia mejor cuando hay más de un display.

Ej: el digito 04 (tiene un cero a la izquierda, no tiene ningún peso, el cual es eliminado, es decir, se envían “1” a toda las entradas del display que muestra el cero). Ej2: el digito 4,0 (después de una coma un cero a la derecha, no afecta en la sumas de pesos y es eliminado).

RBI (Ripple–Blanking Input, entrada de blanqueo de onda) controla el blanqueamiento de ceros en la entrada. Para que se active RBI debe de ingresarle un “0”, LT debe estar en alto, las entradas BCD en bajo. En respuesta se activa RBO.

5.3. Montaje Nº 3. Módulos combinacionales. 5.3.1. Implemente con el multiplexor IC 74151 (3 entradas de selección, 8 entradas de datos) la tabla de verdad mostrada en la Tabla 1. Revise con el multímetro los valores lógicos de salida e indique el rango de voltaje de los valores lógicos “0” y “1”.

20


Los rangos de voltajes de “1” de los ∑m

(0,2,4,7,9,10,11,15) variaban entre 4.76 -4.98[v], el máximo siendo

considerado por el ingresado por la fuente. Y correspondientes de “0” ∑M

(1,3,5,6,8,12,13,14) tenían el rango

desde 0.45 a 0.1[v].

5.3.2. Haga uso del pin “enable” y compruebe su efecto sobre el multiplexor. Al usar esta puerta conectada a Vcc, se miden la salida de este circuito, y a efecto del buen funcionamiento de

esta entrada, todo nuestra MUX se desabilita arrojando el valor de tierra en las salidas del integrado.

5.3.3. Compruebe que la salida negada del multiplexor entregue efectivamente el valor complementado de la salida no complementada.

Montaje Nº 4. Sumador completo con módulos combinacionales.

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experiencia n°5 (laboatorio i)2

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