diseÑo de circuitos combinatorios

Ing. Vitor Manuel Mondragon MIng. Vitor Manuel Mondragon M

DISEÑO DE CIRCUITOS DISEÑO DE CIRCUITOS COMBINATORIOSCOMBINATORIOS

Ing.Victor Manuel Mondragon M.Ing.Victor Manuel Mondragon M.

ANÁLISIS DE CIRCUITOS COMBINACIONALES

Un circuito combinacional es un circuito digital cuyas salidas, en un instante determinado y sin considerar los tiempos de propagación de las puertas, son función, exclusivamente, de la “combinación” de valores binarios de las entradas del circuito en ese mismo instante.


Diseño de Circuitos Lógicos Diseño de Circuitos Lógicos CombinatoriosCombinatorios

RequerimientoRequerimiento Se construye la tabla de Verdad.Se construye la tabla de Verdad. NO siembre se aplica BOOLE y NO siembre se aplica BOOLE y

DEMORGANDEMORGAN Aplicar Sumas de Productos.Aplicar Sumas de Productos. Simplificación con los teoremas Simplificación con los teoremas

anterioresanteriores


En que consiste?En que consiste?

Síntesis se entiende como la Síntesis se entiende como la obtención de circuitos obtención de circuitos lógicos, a partir de una lógicos, a partir de una descripción inicial que utiliza descripción inicial que utiliza el lenguaje convencional y el lenguaje convencional y luego es transferida a una luego es transferida a una tabla de verdad.tabla de verdad.


Funciones de salida, maxtérminos y Funciones de salida, maxtérminos y mintérminosmintérminos

Renglón o líneaRenglón o línea A A B B CC Función de salidaFunción de salida MintérminoMintérmino MaxtérminoMaxtérmino

0 0 0 0 00 00 F(0,0,0)F(0,0,0) A'·B'·C'A'·B'·C' A+B+CA+B+C

1 1 0 0 00 11 F(0,0,1)F(0,0,1) A'·B'·CA'·B'·C A+B+C'A+B+C'

22 00 11 00 F(0,1,0)F(0,1,0) A'·B·C'A'·B·C' A+B'+CA+B'+C

33 00 11 11 F(0,1,1)F(0,1,1) A'·B·CA'·B·C A+B'+C'A+B'+C'

44 11 00 00 F(1,0,0)F(1,0,0) A·B'·C'A·B'·C' A'+B+CA'+B+C

55 11 00 11 F(1,0,1)F(1,0,1) A·B'·CA·B'·C A'+B+C'A'+B+C'

66 11 11 00 F(1,1,0)F(1,1,0) A·B·C'A·B·C' A'+B'+CA'+B'+C

77 11 11 11 F(1,1,1) F(1,1,1) A·B·CA·B·C A'+B'+C'A'+B'+C'


Procedimientos de DiseñoProcedimientos de Diseño

RequerimientoRequerimientoDiseñe un circuito lógico Diseñe un circuito lógico

que tenga entradas A, B y C que tenga entradas A, B y C y cuya salida sea alta solo y cuya salida sea alta solo cuando la mayor parte de cuando la mayor parte de las entradas sean ALTASlas entradas sean ALTAS..


Tabla de Verdad.Tabla de Verdad.

AA BB CC XX00 00 00 00

00 00 11 00

00 11 00 00

00 11 11 11

11 00 00 00

11 00 11 11

11 11 00 11

11 11 11 11


SimplificaciónSimplificación Se escriben los términos, para los Se escriben los términos, para los

casos en que la salida es “UNO” y casos en que la salida es “UNO” y se procede a simplificarse procede a simplificar

ABACBCX

CCABBBACAABCX

ABCCABABCCBAABCBCAX

ABCCABABCCBAABCBCAX

ABCCABCBABCAX

)()()(

)()()(


Implantación de Diseño Final.Implantación de Diseño Final.

1

23

4

56

9

108

12

1312

U2:A

74AS27

AB

C 1 2


Ejemplo 2Ejemplo 2 Se desea diseñar un sistema de aviso

muy simple para un coche,que debe operar del siguiente modo:– Si el motor está apagado y las puertas

abiertas, sonará una alarma.– Si el motor está encendido y el freno de

mano está puesto,también sonará la alarma.

– Las situaciones reales, motor encendido o apagado, puertas abiertas o cerradas, etc pueden tratarse como variables binarias.


AnálisisAnálisisSean f,e,p tres variables binarias que

indican: F freno de mano. Toma el valor 1 si está

puesto y 0 en caso contrario. P Puerta. Toma el valor 1 si alguna de

las puertas del coche están abiertas y 0 cuando todas las puertas están cerradas.

e encendido. Toma el valor 1 si el motor está arrancado, 0 si está apagado.

La salida A puede considerarse también como una señal binaria, A, que toma dos valores posibles: Si A=1 , la alarma se activa, si A=0, la alarma no se activa.


Tabla de verdadTabla de verdad

12

1312

345

6

91011

8

U2

NOT

f

p

e

U3

NOT

U4

NOT

12

1312

U6

OR

U7

OR

U8

OR A


Diseñar un SumadorDiseñar un Sumador

RequerimientoRequerimiento Diseñar un Circuito Sumador de dos Bits Diseñar un Circuito Sumador de dos Bits

que produzca dos salidas Sque produzca dos salidas S La suma y C La suma y C un bit de transporte o desbordamiento. un bit de transporte o desbordamiento.

Tabla de VerdadTabla de Verdad

A A BB SS TT

00 00 00 00

00 11 11 00

11 00 11 00

11 11 00 11


Expresiones LógicasExpresiones Lógicas

U1

XOR

U2

AND

0

0

AB

S

C

S = A’ B + A B’

T= A B

0

0

A

B

OR


EjerciciosEjercicios

Diseñar un Sumador de Tres BITSDiseñar un Sumador de Tres BITS Diseñar un circuito lógico de 3 bits Diseñar un circuito lógico de 3 bits

cuya salida sea 1 solo cuando las cuya salida sea 1 solo cuando las entradas ABC (Aentradas ABC (ALSB, CLSB, CMSB) MSB) esten en un rango ente 4 y 8 binarior esten en un rango ente 4 y 8 binarior espectivamente. espectivamente.

Diseñar un decodificador de BCD a 7 Diseñar un decodificador de BCD a 7 Segmentos. Segmentos.


Sumador de Tres BitsSumador de Tres Bits


Generalización de SumadoresGeneralización de Sumadores


7 Segmentos7 Segmentos

ANODO COMUN

CATODO COMUN


Decodificador 7447Decodificador 7447


MÉTODO DE LOS MÉTODO DE LOS MAPAS DE MAPAS DE

KARNAUGHKARNAUGH


Construcción de los Mapas de Construcción de los Mapas de KARNAUGHKARNAUGH

extensiónextensión del del diagrama de Venndiagrama de Venn.. Esto nace de la Esto nace de la representación representación

geométricageométrica de los de los números números binariosbinarios..

Un Un número binarionúmero binario de de nn bits, puede bits, puede representarse por lo que se representarse por lo que se denomina un denomina un punto en un espacio punto en un espacio NN

Numero de 1 bit Numero de 1 bit 0 y 1 0 y 1


CUBO 1CUBO 1. Representación de 1 bit. Representación de 1 bit

Cubo 0 Cubo 1

El cubo 1 se obtiene proyectando el cubo 0

0 1

Cubo 2

0 1

0 1

Cubo 2

00 01

10 11

El cubo 2 se obtiene proyectando el cubo 1


1 Crear el mapa de Karnaug1 Crear el mapa de Karnaug Recomendado para Máximo 6 Variables.Recomendado para Máximo 6 Variables. Método de Simplificación ManualMétodo de Simplificación Manual Se construye el mapa de KarnaughSe construye el mapa de Karnaugh


Representación de 3 VariablesRepresentación de 3 Variables


Mapa de 3 y 4 VariablesMapa de 3 y 4 Variables


2- Fijar los 1 de las expresiones2- Fijar los 1 de las expresiones

z= A’B’C + A’BC

z=A’B’C’D’ + A’B’C’D+A’B’CD+A’B’CD’

+AB’C’D’+AB’CD+AB’CD’


3 – Simplificación (1)3 – Simplificación (1)

Z= AB’+AB=A Z=A’B + AB = B

Z=A’B’+A’B = A’ Z=A’B’+AB’= B’


3- Simplificación(2)3- Simplificación(2)

Para tres Variables.Para tres Variables.

Z= A’B’C’ + AB’C’ + ABC + ABC’

Z= (A’+A)B’C ‘+ AB(C+C’)

Z=B’C’ + AB


3- Simplificación(3)3- Simplificación(3)

Z=A’B’C’+A’BC’ = A’C’ Z= AB’C’ + ABC’ = AC’


3 – Variables Casos3 – Variables Casos


Cuando una variable aparece en Cuando una variable aparece en forma complementada (X’) y no forma complementada (X’) y no

complementada (X) dentro de un complementada (X) dentro de un agrupamiento, esa variable se agrupamiento, esa variable se elimina de la expresión. Las elimina de la expresión. Las variables que son iguales en variables que son iguales en todos agrupamientos deben todos agrupamientos deben

aparecer al final de la expresión.aparecer al final de la expresión.

ConclusiónConclusión


4 Variables Caso 14 Variables Caso 1


4 Variables Bloques4 Variables Bloques


4 Variables Casos Varios4 Variables Casos Varios

Alternativas ?


4 Variables Casos Varios(2)4 Variables Casos Varios(2)


Condición No ImportaCondición No Importa C'C' CC

A'B'A'B' 00 00

A'BA'B 00 XX

ABAB 11 11

AB'AB' XX 11

C'C' CC

A'B'A'B' 00 00

A'BA'B 00 00

ABAB 11 11

AB'AB' 11 11

AA BB CC ZZ

00 00 00 00

00 00 11 00

00 11 00 00

00 11 11 XX

11 00 00 XX

11 00 11 11

11 11 00 11

11 11 11 11

Z=A


ResumenResumen1.- Dibujar la cuadrícula correspondiente al 1.- Dibujar la cuadrícula correspondiente al

número de variables de la funciónnúmero de variables de la función2.- Sombrear la zona correspondiente a la 2.- Sombrear la zona correspondiente a la

función (1)función (1)3.- Recubrir dicha zona con bloques que sean 3.- Recubrir dicha zona con bloques que sean

lo mayores posiblelo mayores posible4.- Si se puede quitar algún bloque de forma 4.- Si se puede quitar algún bloque de forma

que la zona cubierta siga siendo la misma que la zona cubierta siga siendo la misma 5.- La expresión simplificada de f se 5.- La expresión simplificada de f se

corresponde a la suma de los monomios corresponde a la suma de los monomios correspondientes a los bloques que quedencorrespondientes a los bloques que queden


EjemplosEjemplos

Mapas de KarnaughMapas de Karnaugh


Ejemplo 1Ejemplo 1 DiseñarDiseñar un un circuito circuito

lógico lógico combinatoriocombinatorio que que detectedetecte, mediante , mediante UNOSUNOS, los , los númerosnúmeros parespares para una para una combinación de combinación de 3 3 variables de variables de entradaentrada. .

DEC A B C Z

01234567

00001111

00110011

01010101

00101010Función canónica


Ejemplo 1 SoluciónEjemplo 1 Solución

A'BC' + ABC' = (A' + A)BC' = BC'

AA 0 0 0 1 1 1 1 0

0 0 0 0 1

1 1 0 0 1

BCBC


Ejemplo 2- Circuito VelocímetroEjemplo 2- Circuito Velocímetro

Se tienen 3 Códigos del ADC ABCDSe tienen 3 Códigos del ADC ABCD Las lámparas deben incrementarse de dos Las lámparas deben incrementarse de dos

niveles en dos.niveles en dos. L1 ON L1 ON 001 001 L1 & L2 L1 & L2 001 y 010 etc001 y 010 etc Los codigo 110 y 111 no responde.Los codigo 110 y 111 no responde.


SoluciónSolución


Ejemplo 3Ejemplo 3

Diseñar un codificador de 4 a 2 Diseñar un codificador de 4 a 2 líneas.líneas.

Diseñar este mismo codificador pero Diseñar este mismo codificador pero con prioridad.con prioridad.

Diseñar un codificador de 8 a 3 Diseñar un codificador de 8 a 3 líneas.líneas.

Diseñar este mismo codificador pero Diseñar este mismo codificador pero con prioridad.con prioridad.


Ejemplo4Ejemplo4 Desarrollar un circuito Hardware de Desarrollar un circuito Hardware de

3 bits para la función:3 bits para la función:

22),( YXYXf n

F(X,Y)X

Y

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