arquitectura escalar

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ARQUITECTURA ESCALAR Lyda María Larrarte Roa 0655345

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Page 1: Arquitectura escalar

ARQUITECTURA ESCALAR

Lyda María Larrarte Roa

0655345

Page 2: Arquitectura escalar

Procesador escalar

●Paralelismo entre instrucciones(réplica-

segmentación)

●Cada instrucción de un procesador escalar

opera sobre un dato cada vez.

●La mayoría de los procesadores actuales

son escalares.

Page 3: Arquitectura escalar

Procesador escalar

●Procesadores escalares segmentados

●Procesadores escalares con varios flujos

de ejecución

●Procesadores superescalares

Page 4: Arquitectura escalar

Procesador superescalar (John Cocke)

●Varias instrucciones por ciclo de reloj

●Paralelismo de instrucciones

●Paralelismo de flujo(pipeline)

Page 5: Arquitectura escalar

Procesador superescalar

Page 6: Arquitectura escalar

Procesador superescalar

●La estructura típica de un procesador

superescalar consta de un pipeline con 6

etapas.

●El procesador maneja más de una instrucción

en cada etapa (grado)

Page 7: Arquitectura escalar

Etapas de un procesador superescalar

Page 8: Arquitectura escalar

Unidades funcionales

independientes en los

procesadores superescalares:

●Unidad aritmético lógica (ALU)

●Unidad de lectura/escritura en memoria

(Load/Store Unit)

●Unidad de coma flotante (Floating Point Unit)

●Unidad de salto (Branch unit)

Page 9: Arquitectura escalar

Tipos de dependencia entre

instrucciones

●Dependencia estructural.

●Dependencia de datos.

R1R2+R3 y R4R1+5.

●Dependencia de escritura o falsa dependencia.

R1R2+R3 y R1R1+5.

Page 10: Arquitectura escalar

Detección y resolución de las

dependencias entre instrucciones

●Estática (durante la compilación)

●Dinámica-Variación del Algoritmo de

Tomasulo

Page 11: Arquitectura escalar

Alternativas para la gestión de

saltos condicionales

●Bloqueo del procesamiento del salto

●Procesamiento especulativo de los saltos

●Múltiples caminos.

●Instrucciones de ejecución condicional.

Page 12: Arquitectura escalar

Políticas de emisión de

instrucciones●Emisión en orden y

finalización en

desorden

●I1 necesita dos ciclos

para ejecutarse.

●I3 e I4 compiten por

la misma unidad

funcional.

●I5 depende de un

valor producido por

I4.

●I5 e I6 compiten por

una unidad funcional.

Page 13: Arquitectura escalar

Políticas de emisión de

instrucciones●Emisión en

orden y

finalización

desordenada●I1 necesita dos ciclos

para ejecutarse.

●I3 e I4 compiten por la

misma unidad funcional.

●I5 depende de un valor

producido por I4.

●I5 e I6 compiten por una

unidad funcional

Page 14: Arquitectura escalar

Políticas de emisión de

instrucciones●Emisión

desordenada y

finalización

desordenada

Page 15: Arquitectura escalar

Renombramiento de Registros

●R3 := R3 op R5 (I1)

R4 := R3 +1 (I2)

●R3 := R5 +1 (I3)

●R7 := R3 op R4 (I4)

R3b := R3a op R5a (I1)

R4b := R3b +1 (I2)

R3c := R5a +1 (I3)

R7b := R3c op R4b (I4)

Page 17: Arquitectura escalar

GRACIAS