técnicas de control pwm para un convertidor...

INSTITUTO POLITÉCNICO NACIONAL ESCUELA SUPERIOR DE INGENIERÍA MECÁNICA Y ELÉCTRICA

UNIDAD CULHUACAN Sección de Estudios de Posgrado e Investigación

Técnicas de Control PWM para un Convertidor

Multiniveles Híbrido

Que para obtener el grado de Maestro en Ciencias de Ingeniería en Microelectrónica

presenta Alejandro Villarruel Parra

Asesor: Dr. Ismael Araujo Vargas

Junio del 2010

II

Agradecimientos

A mis padres Vicente y Laura Velia, por su apoyo incondicional, sus invaluables consejos y sus sabias

enseñanzas que me han guiado a lo largo de mi vida.

A mi hermana Laura por su comprensión, tolerancia y muy grata compañía.

A la Ing. Yessica Suárez Hernández por los momentos vividos, por su ánimo inagotable, y por su valioso

apoyo y cariño brindados a lo largo de estos años. Ab imo pectore.

A mis compañeros y buenos amigos Raymundo Cassani, Carlos E. López, Neri Luna, Nancy

Mondragón, Alejandro Tapia, Caren Nicolás, Gerardo Ávalos, Antonio Tavares y Carlos A. Durán, por los

buenos momentos que vivimos juntos.

Al Dr. Ismael Araujo Vargas por su gran asesoramiento, su estímulo para seguir creciendo

intelectualmente y su amistad invaluable.

Al Instituto Politécnico Nacional, IPN, por la educación que me ha brindado a lo largo de mi carrera

y al Consejo Nacional de Ciencia y Tecnología, CONACyT, por los estímulos y el apoyo para seguir

adelante con mis objetivos.

III

Dedicado a mis padres Vicente y Laura Velia

IV

Abstract

The Pulse Width Modulation, PWM, is widely employed in multilevel power converters to

improve the quality of their output waveforms; since its implementation does not require modifying the

original converter topology.

The techniques employed to produce PWM voltage waveforms at the output of a hybrid

multilevel inverter are studied in this dissertation together with a discussion of the harmonic analysis

performed to the output waves. To achieve these objectives, first, the seven-level and the thirteen-level

inverting modes of the proposed converter were analysed to determine the way its transistors had to be

switched to produce the seven-level PWM and the thirteen-level PWM output waveforms.

The signals employed to control the transistors for the PWM inverting modes, were produced

using a simplified algorithm which uses a single modulated wave to generate the control schemes.

This algorithm was implemented on a 8-bit microcontroller and verified experimentally.

The theoretical operation of the converter for the seven-level and the thirteen-level PWM

modes, was verified throughout simulation works and using a 1 kW prototype together with the

implemented control signals obtaining satisfactory results.

V

Resumen

El empleo de la modulación por ancho de pulso, PWM por sus siglas en inglés, es una

herramienta ampliamente utilizada para mejorar el desempeño de los convertidores de potencia

multiniveles ya que no requiere de la modificación de la topología original del circuito.

El desarrollo de la presente tesis se enfocó en determinar dos técnicas de control PWM para un

inversor multiniveles híbrido y en estudiar el impacto que estos modos de operación tienen en el

contenido armónico de las formas de onda de salida. Para ello, se llevó a cabo, un análisis de los

modos de inversión de siete y trece niveles con los que puede operar el inversor, a fin de determinar el

modo en que se debían conmutar los transistores para obtener formas de onda moduladas a la salida del

convertidor.

Las señales de control de los transistores para los modos de operación PWM fueron producidas

usando un algoritmo simplificado, que emplea una sola forma de onda modulante para generar las

secuencias de conmutación de los transistores. Este algoritmo fue implementado en un

microcontrolador de 8 bits para corroborar su correcta operación.

La operación teórica del convertidor en los modos de operación de siete y trece niveles PWM,

fue verificada en simulaciones y experimentalmente usando un prototipo de 1 kW y las señales de

control implementadas.

VI

Contenido

AGRADECIMIENTOS ........................................................................................................... II

ABSTRACT ............................................................................................................................ IV

RESUMEN ................................................................................................................................ V

CONTENIDO ......................................................................................................................... VI

LISTADO DE FIGURAS ......................................................................................................... X

LISTADO DE TABLAS ...................................................................................................... XIII

PUBLICACIONES .............................................................................................................. XIV

NOMENCLATURA .............................................................................................................. XV

CAPÍTULO I INTRODUCCIÓN Y ESTADO DEL ARTE ................................................ 1

1.1. Introducción ............................................................................................................................................... 1

1.2. Estado del arte y marco teórico ................................................................................................................ 1 1.2.1. Convertidores Multiniveles ................................................................................................................ 2

1.3. Convertidor híbrido multiniveles propuesto ........................................................................................... 5 1.3.1. Modo de inversión de siete niveles ..................................................................................................... 6

1.3.1.1.Producción de la forma de onda vRN de siete niveles ........................................................................... 8 1.3.1.2.Control del convertidor en el modo de siete niveles .......................................................................... 12

1.3.2. Modo de inversión de trece niveles .................................................................................................. 12 1.3.2.1.Producción de la forma de onda vRN de trece niveles ........................................................................ 16 1.3.2.2.Control del convertidor en el modo de inversión de trece niveles ..................................................... 18

1.4. Objetivos del trabajo de investigación ................................................................................................... 19

1.5. Propuesta de la tesis ................................................................................................................................ 20

VII

1.6. Descripción de la tesis ............................................................................................................................. 20

1.7. Resumen ................................................................................................................................................... 21

1.8. Referencias ............................................................................................................................................... 21

CAPÍTULO II INVERSIÓN DE VOLTAJE DE SIETE NIVELES PWM ..................... 24

2.1. Introducción ............................................................................................................................................. 24

2.2. Operación del inversor en el modo de siete niveles PWM ................................................................... 24

2.3. Deducción del esquema de señales de control para el modo de inversión de siete niveles PWM ..... 28

2.4. Producción de la forma de onda vRN de siete niveles ............................................................................ 32

2.5. Análisis armónico de las formas de onda de salida .............................................................................. 33 2.5.1 Análisis armónico de la forma de onda promediada v2.5.2 Análisis armónico de la forma de onda modulada vRN .......................................................................... 35

RN ....................................................................... 33

2.6. Verificación de la operación de siete niveles PWM del convertidor a través de simulación y experimentación .................................................................................................................................................... 39

2.6.1 Resultados experimentales y de simulación .......................................................................................... 41

2.7. Resumen ........................................................................................................................................................ 43

2.8. Referencias .................................................................................................................................................... 44

CAPÍTULO III INVERSIÓN DE VOLTAJE DE TRECE NIVELES PWM ................. 45

3.1. Introducción ............................................................................................................................................. 45

3.2. Operación del inversor en el modo de trece niveles PWM ........................................................................ 45

3.3. Deducción del esquema de control para el modo de inversión de trece niveles PWM ........................... 50

3.4. Producción de la forma de onda vRN de trece niveles modulada ............................................................... 51

3.5. Análisis armónico de las formas de onda de salida .............................................................................. 53 3.5.1 Análisis armónico de la forma de onda modulada vRN .......................................................................... 53

3.6. Verificación de la operación de trece niveles PWM del convertidor a través de simulación y experimentación .................................................................................................................................................... 60

3.6.1. Resultados experimentales y de simulación ..................................................................................... 61

3.7. Resumen ........................................................................................................................................................ 62

3.8. Referencias .................................................................................................................................................... 63

VIII

CAPÍTULO IV ALGORITMOS DE CONTROL PWM DEL CONVERTIDOR .......... 64

4.1. Introducción ............................................................................................................................................. 64

4.2. Control para el modo de inversión de siete niveles PWM .................................................................... 64 4.2.1. Algoritmo de control para el modo de inversión de siete niveles PWM........................................... 65

4.2.1.1.Generador de Interrupciones PWM ................................................................................................... 65 4.2.1.2.Generador de Secuencias de Control para siete niveles PWM .......................................................... 67 4.2.1.3.Bloque de Actualización de Secuencia para siete niveles PWM ....................................................... 69

4.2.2. Implementación del algoritmo en el microcontrolador ATMEGA 2560 .......................................... 69 4.2.2.1.Configuración del Timer 1 para siete niveles PWM .......................................................................... 69

4.2.3. Verificación experimental de las señales de control para siete niveles PWM .......................................... 71

4.3. Control para el modo de inversión de trece niveles PWM ................................................................... 71 4.3.1. Algoritmo de control para el modo de inversión de trece niveles PWM .......................................... 73

4.3.1.1.Generador de Secuencias de Control para trece niveles PWM .......................................................... 73 4.3.1.2.Bloque de Actualización de Secuencia para siete niveles PWM ....................................................... 75

4.3.2. Implementación del algoritmo en el microcontrolador ATMEGA 2560 .......................................... 76 4.3.2.1.Configuración del Timer 1 para trece niveles PWM ......................................................................... 76

4.3.3. Verificación experimental de las señales de control para trece niveles PWM ......................................... 77

4.4. Resumen ................................................................................................................................................... 78

4.5 Referencias ............................................................................................................................................... 78

CAPÍTULO V DISEÑO Y CONSTRUCCIÓN DEL PROTOTIPO INVERSOR DE 1 KW ............................................................................................................................................ 79

5.1. Introducción ............................................................................................................................................. 79

5.2. Especificaciones del prototipo ................................................................................................................ 79

5.3. Etapa de potencia .................................................................................................................................... 80 5.3.1. Transformador delta-estrella ............................................................................................................. 80

5.3.1.1.Diseño del transformador ................................................................................................................... 82 5.3.2. Puentes inversores trifásicos ............................................................................................................. 84 5.3.3. Circuitos driver para los transistores ................................................................................................ 84 5.3.4. Switch Bidireccional ......................................................................................................................... 85 5.3.5. Filtro de salida .................................................................................................................................. 85 5.3.6. Capacitores del riel de CD ................................................................................................................ 86

5.4. Etapa de interface .................................................................................................................................... 86

5.5. Etapa de control ...................................................................................................................................... 88

5.6. Diseño final del prototipo ........................................................................................................................ 88

5.7. Resumen ................................................................................................................................................... 89

IX

5.8. Referencias ............................................................................................................................................... 89

CAPÍTULO VI CONCLUSIONES ...................................................................................... 91

APÉNDICE A DERIVACIÓN DE LA EXPRESIÓN ARN(N) GENERALIZADA ........... 94

APÉNDICE B DERIVACIÓN DEL CONTENIDO ARMÓNICO DE VMG PARA SIETE Y TRECE NIVELES .................................................................................................. 97

APÉNDICE C DIAGRAMA DE SIMULACIÓN .............................................................. 99

APÉNDICE D CIRCUITOS IMPRESOS DE LA ETAPA DE POTENCIA ................ 101

APÉNDICE E CIRCUITOS IMPRESOS DE LA ETAPA DE INTERFACE .............. 103

APÉNDICE F PROGRAMA DE CONTROL PARA SIETE NIVELES PWM ........... 107

APÉNDICE G PROGRAMA DE CONTROL PARA TRECE NIVELES PWM ......... 112

APÉNDICE H FOTOGRAFÍAS DEL PROTOTIPO ...................................................... 118

APÉNDICE I .......................................................................................................................... 120

PUBLICACIONES ................................................................................................................ 120

X

Listado de Figuras

Figura 1.2. Estructura típica de un inversor trifásico de tres niveles de capacitores flotantes (FCMLI). .................................................................................................................................................................. 3 Figura 1.1. Estructura típica de un inversor trifásico de tres niveles de diodo anclado (NPCMLI). ..... 3 Figura 1.3. Estructura típica de un inversor trifásico de cinco niveles con conexión de puentes inversores H en cascada (SCHBMLI). .................................................................................................... 4 Figura 1.4. Inversor híbrido multiniveles, topología para modo de inversión de siete y trece niveles. . 5 Figura 1.5. Inversor híbrido multiniveles, topología para modo de inversión de siete niveles. ............. 6 Figura 1.7. Formas de onda ideales para el modo de inversión de siete niveles. ................................... 7 Figura 1.6. Circuito equivalente del convertidor y configuraciones para el modo de siete niveles. (a) Circuito equivalente; (b) Configuración 1; (c) Configuración 2. ............................................................. 7 Figura 1.8. Producción de la forma de onda vRN de siete niveles. .......................................................... 9 Figura 1.9. Formas de onda de control para inversión en el modo de siete niveles. (a) Grupo de señales de para el puente inversor inferior; (b) Grupo de señales para el puente inversor superior; (c) Forma de onda vMG y Vectores de Estado de los Transistores, TSV, involucrados en su producción. .. 10 Figura 1.10. Circuito equivalente del convertidor y configuraciones para el modo de trece niveles. (a) Circuito equivalente; (b) Configuración 1; (c) Configuración 2; (d) Configuración SB. ...................... 13 Figura 1.11. Formas de onda ideales para el modo de inversión de trece niveles. ............................... 14 Figura 1.12. Producción de la forma de onda vRN de trece niveles. ...................................................... 15 Figura 1.13. Formas de onda de control para inversión en el modo de trece niveles. .......................... 17 Figura 2.1. Circuito inversor de potencia de siete niveles PWM. ........................................................ 25 Figura 2.3. Formas de onda ideales para la operación PWM de siete niveles. .................................... 26 Figura 2.2. Circuito equivalente del convertidor y configuraciones. (a) Circuito equivalente; (b) Configuración 1; (c) Configuración 2. ................................................................................................... 26 Figura 2.4. Producción de la forma de onda vRN promediada. .............................................................. 27 Figura 2.5. Formas de onda de control para inversión en el modo de siete niveles PWM. (a) Grupo de señales de para el puente inversor inferior; (b) Grupo de señales para el puente inversor superior; (c) Forma de onda vMG y Vectores de Estado de los Transistores, TSV, involucrados en su producción. .. 29 Figura 2.6. Producción de la forma de onda vRN de siete niveles PWM. .............................................. 31 Figura 2.7. (a) Acercamiento a un periodo de las formas de onda v

Figura 2.8. Magnitud normalizada de los armónicos de bajo orden de

RN y vMG modulada. (b) Acercamiento al m-ésimo pulsos derecho e izquierdo de la forma de onda vMG modulada. .................. 34

RNv . κ = Vs/2. ........................ 35 Figura 2.9. Magnitud normalizada de los armónicos de bajo orden de vRN para el modo de inversión de siete niveles PWM. fsw = 6.84 kHz. ................................................................................................... 38 Figura 2.10. Magnitud normalizada de los armónicos de bajo orden de vRN para siete niveles y siete niveles PWM. fsw = 6.84 kHz. ................................................................................................................ 39 Figura 2.11. Formas de onda de simulación, lado derecho, y experimentales, lado izquierdo. (a) vMG; (b) vR1N; (c) vRSec; (d) vRN. Voltaje de suministro VS = 250 V; frecuencia fundamental f = 60Hz; frecuencia de switcheo fsw = 6.84kHz. .................................................................................................... 40

XI

Figura 2.12. Pulsos deformados de la forma de onda vRN debido a la inductancia magnetizante del transformador. Voltaje de suministro VS = 250 V; frecuencia fundamental f = 60Hz; frecuencia de switcheo fsw = 6.84kHz. 50 V/div; 500 us/div. ....................................................................................... 42 Figura 2.12. Formas de onda vRN, vYN y vBN experimentales para el modo de inversión de siete niveles PWM. ..Voltaje de suministro VS = 260 V; frecuencia fundamental f = 60Hz; frecuencia de switcheo fsw = 6.84kHz. 50 V/div; 2.5 ms/div. ...................................................................................................... 43 Figura 3.1. Circuito inversor de potencia de trece niveles PWM. ........................................................ 46 Figura 3.2. Circuito equivalente del convertidor y configuraciones para el modo de inversión de trece niveles. (a) Circuito equivalente; (b) Configuración 1; (c) Configuración 2; (d) Configuración SB. ... 47 Figura 3.3. Formas de onda ideales para la operación PWM de trece niveles. .................................... 48 Figura 3.4. Formas de onda de control para inversión en el modo de trece niveles PWM. (a) Grupo de señales de para el puente inversor inferior; (b) Grupo de señales para el puente inversor superior; (c) Señal del switch bidireccional; (d) Forma de onda vMG y Vectores de Estado de los Transistores, TSV, involucrados. .......................................................................................................................................... 49 Figura 3.3. Formas de onda ideales para la operación PWM de trece niveles. .................................... 52 Figura 3.6. (a) Acercamiento a un periodo de las formas de onda MGv y vMG modulada; (b) Análisis del m-ésimo pulso de la forma de onda modulada vMG. ......................................................................... 54 Figura 3.7. Magnitud normalizada de los armónicos de bajo orden de vRN para el modo de inversión de trece niveles PWM. fsw = 5.76 kHz. .................................................................................................. 56 Figura 3.8. Magnitud normalizada de los armónicos de bajo orden de vRN para el modo de inversión de trece niveles y de trece niveles PWM. fsw = 5.76 kHz. ...................................................................... 57 (a) ........................................................................................................................................................... 58 (b) ........................................................................................................................................................... 58 Figura 3.9. Magnitud normalizada de los primeros 150 armónicos de vRN para: (a) Modo de siete de siete niveles PWM; fsw = 6.84 kHz, y (b) Modo de inversión de trece niveles; fsw = 5.76 kHz. ............ 58 Figura 3.10. Formas de onda de simulación, lado derecho, y experimentales, lado izquierdo. (a) vMG; (b) vR1N; (c) vRSec; (d) vRN. Voltaje de suministro VS = 250 V; frecuencia fundamental f = 60Hz; frecuencia de switcheo fsw = 5.76kHz. .................................................................................................... 59 Figura 3.11. Formas de onda vRN, vYN y vBN experimentales para el modo de inversión de trece niveles PWM. ..Voltaje de suministro VS = 260 V; frecuencia fundamental f = 60Hz; frecuencia de switcheo fsw = 5.76kHz. 50 V/div; 2.5 ms/div. ...................................................................................................... 61 Figura 4.1. Diagrama a bloques del algoritmo de control para el modo de inversión de siete niveles. (a) Etapa Generadora de Interrupciones PWM; (b) Etapa Generadora de Secuencias de Control. ...... 66 Figura 4.2. (a) Diagrama de interrupciones para el algoritmo de la etapa Generador de Interrupciones PWM. (b) Diagrama de interrupciones para el Timer 1. ...................................................................... 67 Figura 4.3. Lógica de generación de los TSV en el bloque Actualiza Secuencia del diagrama a bloques del algoritmo de control de siete niveles PWM. ....................................................................... 68 Figura 4.4. Señales de control experimentales generadas usando un microcontrolador AVR ATMEGA 2560. D1 a D12 corresponden a vge1 a vge12 respectivamente. Frecuencia fundamental 60 Hz, 19 pulsos por ciclo de vMG. 2 ms/div. ..................................................................................................................... 71 Figura 4.5. Etapa Generadora de Secuencias de Control para la operación de trece niveles PWM. ... 74 Figura 4.6. Lógica de generación de los TSV en el bloque Actualiza Secuencia del diagrama a bloques del algoritmo de control de siete niveles PWM. ....................................................................... 75 Figura 4.7. Señales de control experimentales para trece niveles PWM generadas usando un microcontrolador AVR ATMEGA 2560. D1 a D12 corresponden a vge1 a vge12 respectivamente. Frecuencia fundamental 60 Hz, 19 pulsos por ciclo de vMG. 2 ms/div. .................................................. 77 Figura 5.1. Diagrama a bloques del sistema de experimentación. ....................................................... 80 Figura 5.2. (a) Voltaje en el devanado primario del transformador, vRSec, y (b) Densidad de flujo en el núcleo que lo produce. ........................................................................................................................... 83 Figura 5.3. Diagrama eléctrico de conexión de los circuitos driver para los transistores del inversor. 85

XII

Figura 5.4. Diagrama lógico simplificado de la etapa de interface. (a) Fase de procesamiento; (b) Fase de des habilitación. ........................................................................................................................ 87 Figura B.1. Aproximación de un ciclo de vMG para (a) modo de inversión de siete niveles y (b) modo de inversión de trece niveles. ................................................................................................................. 98 Figura C.1. Diagrama esquemático empleado para realizar las simulaciones del convertidor en los modos de siete y trece niveles PWM en SABER. ................................................................................ 100 Figura D.1. Circuito impreso de la etapa de potencia diseñado en PROTEL 98, cara superior. ....... 102 Figura D.2. Circuito impreso de la etapa de potencia diseñado en PROTEL 98, cara inferior. ......... 102 Figura E.1. Circuito impreso de la etapa de interface diseñado en ALTIUM 2009, cara superior. ... 104 Figura E.2. Circuito impreso de la etapa de interface diseñado en ALTIUM 2009, cara inferior. .... 105 Figura E.3. Circuito impreso de la etapa de interface diseñado en ALTIUM 2009. Ubicación de los componentes. ........................................................................................................................................ 106 Figura H.1. Fotografía del prototipo convertidor multiniveles construido. ....................................... 119

XIII

Listado de Tablas

Tabla 1.1. Vectores de Estado de los Transistores y Vectores de Voltaje de Salida para Siete Niveles. ................................................................................................................................................................ 11 Tabla 1.2. Niveles de voltaje que conforman la forma de onda de trece niveles vRN. .......................... 16 Tabla 1.3. Vectores de Estado de los Transistores y Vectores de Voltaje de Salida para Trece Niveles. ................................................................................................................................................................ 18 Tabla 4.1. Vectores de Estado de los Transistores y Vectores de Voltaje de Salida para Siete Niveles. ................................................................................................................................................................ 65 Tabla 4.2. Valores de intersección entre la forma de onda modulante vM y la portadora vC para 19 pulsos. Modo de operación de siete niveles. ......................................................................................... 70 Tabla 4.3. Vectores de Estado de los Transistores y Vectores de Voltaje de Salida para Trece Niveles. ................................................................................................................................................................ 72 Tabla 4.4. Valores de intersección entre la forma de onda modulante vM y la portadora vC para 16 pulsos en el modo de operación de trece niveles. ................................................................................... 76 Tabla 5.1. Parámetros de diseño del prototipo. .................................................................................... 79 Tabla 5.2. Parámetros de los devanados del transformador. ................................................................ 83 Tabla 5.3. Parámetros de los devanados del transformador. ................................................................ 84 Tabla 5.4. Características del microcontrolador ATMEGA 2560 empleado en la etapa de control. ... 87

XIV

Publicaciones

• Villarruel-Parra, A;. Araujo-Vargas, I.; Mondragón-Escamilla, N.; Forsyth, J.C.; “Control of a

hybrid seven level inverter,” will be presented at the 12th International Conference on Power

Electronics, San Luis Potosí, Mexico, 2010.

• Mondragón-Escamilla, N.; Villarruel-Parra, A.; Araujo-Vargas, I.; Sanchez-Garcia J.C., “Design

and Construction of a Three-Phase Transformer for a 1 kW Multi-level Converter,” in Proceedings

of International Conference On Electrical, Communications and Computers, Cholula, Puebla, Feb.

26 – 28, 2009, pp. 74-78.

• Nicolas-Alba, C.; Araujo-Vargas, I.; Villarruel-Parra, A.; Mondragón-Escamilla, N.; “A space

vector PWM algorithm for a hybrid multilevel inverter,” will be presented at the 12th International

Conference on Power Electronics, San Luis Potosí, Mexico, 2010.

XV

Nomenclatura

CD Corriente Directa CA Corriente Alterna NPCMLI Inversor multiniveles de punto neutro anclado FCMLI Inversor multiniveles de capacitores flotantes SCHBMLI Inversor multiniveles con conexión de puentes inversores H en cascada HMLI Inversor multiniveles híbrido QB Transistor inferior del circuito equivalente QT Transistor superior del circuito equivalente DB Diodo superior del circuito equivalente DT Diodo inferior del circuito equivalente i1 Corriente de salida del puente inversor inferior en el circuito equivalente i2 Corriente de salida del puente inversor superior en el circuito equivalente vge-B Señal de control del transistor inferior del circuito equivalente vge-T Señal de control del transistor superior del circuito equivalente vB Voltaje de entrada del puente inversor inferior vT Voltaje de entrada del puente inversor superior vMG Voltaje entre los nodos M y G del convertidor M Punto medio entre los puentes inversores trifásicos G Punto medio del riel de corriente directa VS Voltaje de suministro vRN Voltaje de salida de la fase R vYN Voltaje de salida de la fase Y vBN Voltaje de salida de la fase B vR1G Voltaje de salida de la fase R del puente inversor inferior respecto al nodo G vY1G Voltaje de salida de la fase Y del puente inversor inferior respecto al nodo G vB1G Voltaje de salida de la fase B del puente inversor inferior respecto al nodo G vR2G Voltaje de salida de la fase R del puente inversor superior respecto al nodo G vY2G Voltaje de salida de la fase Y del puente inversor superior respecto al nodo G vY2G Voltaje de salida de la fase B del puente inversor superior respecto al nodo G vR1N Voltaje de salida de la fase R del puente inversor inferior respecto al nodo N vY1N Voltaje de salida de la fase Y del puente inversor inferior respecto al nodo N vB1N Voltaje de salida de la fase B del puente inversor inferior respecto al nodo N vRPrim Voltaje de la fase R del devanado primario del transformador vRSec Voltaje de la fase R del devanado secundario del transformador TSV Vector de Estado de los Transistores L1-L6 Niveles de la forma de onda de trece niveles OVV Vectores de Voltaje de Salida CS1 Capacitor de suministro 1 CS2 Capacitor de suministro 2

XVI

sv1-sv12 Vector de estado de los transistores 1 a 12 sv1b-sv12b Vector de estado de los transistores 1b a 12b Q1-Q12 Transistores de los puentes inversores D1-D12 Diodos de los puentes inversores a1 Devanado primario de la fase R del transformador b1 Devanado primario de la fase Y del transformador c1 Devanado primario de la fase B del transformador a2 Devanado secundario de la fase R del transformador b2 Devanado secundario de la fase Y del transformador c2 Devanado secundario de la fase B del transformador Lf Inductor de filtro Cf Capacitor de filtro PWM Modulación por ancho de pulso por sus siglas en inglés R1 Nodo central entre los transistores de la fase R del puente inversor inferior B1 Nodo central entre los transistores de la fase B del puente inversor inferior Y1 Nodo central entre los transistores de la fase Y del puente inversor inferior R2 Nodo central entre los transistores de la fase R del puente inversor superior B2 Nodo central entre los transistores de la fase B del puente inversor superior Y2 Nodo central entre los transistores de la fase Y del puente inversor superior N Nodo neutro de las cargas trifásicas del inversor R Nodo R ubicado del lado izquierdo de los inductores del filtro Y Nodo Y ubicado del lado izquierdo de los inductores del filtro B Nodo B ubicado del lado izquierdo de los inductores del filtro ARN(n) Contenido armónico de la forma de onda de salida de la fase R AMG(n) Contenido armónico de la forma de onda vMG A Contenido armónico de la forma de onda de salida de la fase R promediada RN(n)

v Forma de onda de salida de voltaje promediado RN

A Contenido armónico de la forma de onda vMG promediada MG(n) v Forma de onda promediada de voltaje entre los nodos M y G del convertidor MG κ Amplitud de la señal modulante Vpulse Amplitud de la forma de onda vMG

THD Distorsión Armónica Total v Armónica fundamental del voltaje de salida promediado RN(1) δ1mr Ancho 1 del m-ésimo pulso derecho δ1ml Ancho 1 del m-ésimo pulso izquierdo δ2mr Ancho 2 del m-ésimo pulso derecho δ2ml Ancho 2 del m-ésimo pulso izquierdo δ1m Ancho 1 del m-ésimo pulso δ2m Ancho 2 del m-ésimo pulso TS Periodo de switcheo AMGP(n) Contenido armónico de un solo pulso de la señal vMG

fSW Frecuencia de switcheo f Frecuencia fundamental vM Señal modulante vMOD Señal modulada vC Señal portadora p Número de pulso Ptot Potencia total IS Corriente de suministro

XVII

RLoad Resistencia de carga VLoad Voltaje en la carga ILoad Corriente en la carga NWPL Número de conductores por capa en el transformador NL Número de capas del transformador Bpk Densidad de flujo pico Bmax Densidad de flujo máxima RCo Resistencia del total del devanado Ll Inductancia de fuga LM Inductancia magnetizante RC Resistencia del núcleo del transformador TR1 Señal del Tótem R1 TR1 Señal del Tótem Y1 TY1 Señal del Tótem B1 TB2 Señal del Tótem R2 TY2 Señal del Tótem Y2 TB2 Señal del Tótem B2 InvB Señal del puente inversor inferior InvT Señal del puente inversor superior Dis Señal de deshabilitación ~Dis Señal de deshabilitación negada

1

Capítulo I

Introducción y Estado del Arte

1.1. Introducción

En este capítulo se presentan, los motivos que han despertado en los últimos años, un creciente

interés en el estudio, desarrollo y aplicación de los convertidores multiniveles. De esta forma se

introduce al tema y se desarrolla un breve resumen del estado del arte de estos convertidores.

Adicionalmente, se exponen los objetivos, el alcance y las principales aportaciones realizadas en este

trabajo.

1.2. Estado del arte y marco teórico

Desde la aparición del primer dispositivo semiconductor, la evolución de la electrónica ha

crecido de manera exponencial. Es incuestionable, que el impacto de esta evolución sobre la conducta

humana ha alcanzado niveles que eran inimaginables hasta hace algunos años, pero también es

indiscutible, que esta evolución ha traído consigo grandes avances en diversas áreas y ha mejorado la

calidad de vida sustancialmente. Una clara evidencia es el desarrollo de los equipos electrónicos en

diversas áreas de aplicación, como son la doméstica, la industrial e incluso la médica.

Particularmente, la electrónica de potencia ha evolucionado rápidamente y ha adquirido una

gran importancia sobre otras áreas afines a la electrónica. Esto ha sido originado por diversas razones.

La principal, es la disminución de los costos de fabricación de equipos electrónicos que ha

incrementado el número de dispositivos electrónicos conectados a las diversas redes de distribución

eléctrica, propiciando una peor calidad de la tensión en la red a causa de la contaminación armónica

inyectada por estos dispositivos. Por otra parte, otra de las razones que ha tomado más auge en la

actualidad, es la creciente preocupación social por el uso de combustibles fósiles, por la eficiencia en el

uso de los recursos naturales y por el cuidado del medio ambiente, la cual, ha despertado un mayor

interés y exigencia en el empleo de energías renovables.

Capítulo I Introducción y Estado del Arte

2

Tomando en cuenta que la electrónica de potencia, es en esencia, un área de la electrónica

enfocada a los sistemas de alimentación de energía, resulta obvio que se halla íntimamente relacionada

con los objetivos anteriores. La consecución de estos objetivos constituye un reto en el ámbito de la

electrónica de potencia, y ha contribuido al desarrollo de nuevos dispositivos semiconductores,

estrategias de control y nuevas topologías de circuitos, como son los convertidores multiniveles. Por

su constitución estos convertidores presentan características adecuadas para alcanzar los objetivos

anteriores, especialmente en las aplicaciones de media y alta potencia.

1.2.1. Convertidores Multiniveles

De acuerdo con la historia, el concepto de conversión multiniveles existe antes de los trabajos

presentados por Nabae, Takahashi y Akagi [1-1], en 1980, pero a partir de esta fecha se considera el

punto de partida de los convertidores multiniveles actuales. Es por ello que la comunidad científica y

la industria han enfocado sus investigaciones y desarrollo en estos convertidores. La técnica de

conversión multiniveles, se considera un área joven en el campo de la conversión de energía,

presentando unas expectativas que hacen pensar en un gran potencial para una más amplia aplicación

en el futuro.

La tecnología de los convertidores multiniveles es muy atractiva para aplicaciones de medio a

alto voltaje (2 – 13 kV), que incluyen sistemas de control de motores [1-2 – 1-4], distribución de

energía [1-5] y calidad y acondicionamiento de suministros eléctricos [1-6]. Las ventajas de los

convertidores multiniveles en comparación con los inversores de dos niveles convencionales son: su

alta capacidad de voltaje, reducción del contenido armónico de entrada y salida, perdidas por switcheo

reducidas y un menor dv/dt, [1-7]. Sin embargo, las principales desventajas de los inversores

multiniveles incluyen dificultad para balancear voltajes en los capacitores y alto costo de

implementación.

Los tipos más comunes de inversores multiniveles existentes, son los siguientes: Inversor

multiniveles de diodo anclado o de punto neutro anclado (NPCMLI por sus siglas en inglés), Inversor

multiniveles de capacitores flotantes (FCMLI por sus siglas en inglés), Inversor multiniveles con

conexión en cascada de puentes inversores H (SCHBMLI por sus siglas en inglés) e Inversor

multiniveles híbrido (HMLI por sus siglas en inglés), [1-8].

El inversor multiniveles de diodo anclado fue mostrado por primera vez en [1-1] y

posteriormente fue generalizado en [1-9]. Este convertidor genera formas de onda de voltaje

multiniveles a su salida, a través de la conexión de las fases del convertidor a un banco de capacitores

conectados en serie. La Figura 1.1, muestra un NPCMLI trifásico de tres niveles típico. En esta figura


3

es posible apreciar que este convertidor utiliza varios transistores conectados en serie que al operar el

circuito cargan de manera desbalanceada los capacitores. Existen diversos métodos de balanceo de

voltaje en los capacitores de este tipo de convertidores, pero incrementan la complejidad del circuito.

La aplicación más común de este convertidor es en control de motores de CA [1-10].

La Figura 1.2, muestra la estructura típica de un inversor trifásico de tres niveles de capacitores

flotantes. Esta topología involucra la conexión en serie de varias celdas de switcheo capacitivas, [1-

11], y presenta únicas y atractivas características en comparación con el NPCMLI. Una de estas

características es que en este convertidor no es necesario colocar diodos de anclaje. Además, el

FCMLI tiene una redundancia de switcheo, que puede ser utilizada para balancear los capacitores del

convertidor de manera que solo una fuente de suministro de voltaje es requerida. Las aplicaciones

Figura 1.1. Estructura típica de un inversor trifásico de tres niveles de diodo anclado (NPCMLI).

Figura 1.2. Estructura típica de un inversor trifásico de tres niveles de capacitores flotantes (FCMLI).


4

típicas de este tipo de convertidores son convertidores para tracción locomotiva [1-12] y convertidores

industriales de medio voltaje [1-13].

La Figura 1.3, muestra la configuración típica de un inversor trifásico de cinco niveles con

conexión de puentes inversores en cascada. Este convertidor a diferencia de los dos anteriores está

basado en la conexión de puentes H aislados más que en la conexión de dispositivos en serie y requiere

de un transformador de aislamiento de entrada. Algunas variaciones de este convertidor pueden

presentar conexiones a su salida con diversas configuraciones de transformadores, delta-estrella, zig-

zag, con el fin de incrementar el número de niveles de voltaje sin aumentar el número de celdas

inversoras. Este convertidor es popularmente usado para control de motores [1-14], suministros de

energía [1-15] y sistemas de inversión de voltaje [1-16].

Finalmente, los inversores híbridos, HMLI combinan una o más de estas topologías [1-17 – 1-

19] y sus aplicaciones varían dependiendo de su configuración, ya que generalmente surgen como

soluciones a algún problema en específico.

El convertidor empleado en esta tesis es un convertidor híbrido que puede operar en un modo

de inversión de siete niveles o de trece niveles. En la siguiente sección se detalla la operación de este

convertidor.

Figura 1.3. Estructura típica de un inversor trifásico de cinco niveles con conexión de puentes inversores H

en cascada (SCHBMLI).


5

1.3. Convertidor híbrido multiniveles propuesto

A lo largo de esta sección se hace una breve descripción de los dos modos de operación del

inversor mostrado en la Figura 1.4, ya que en los capítulos subsecuentes de esta tesis se examina la

ampliación del control de este convertidor, utilizando una modulación de ancho de pulso de alta

frecuencia.

El circuito convertidor está compuesto por dos puentes inversores trifásicos conectados en

serie a través de sus entradas, a una fuente de voltaje de CD, lado izquierdo, y en sus salidas a través de

un transformador delta – estrella, lado derecho. El transformador delta – estrella tiene una relación de

número de vueltas 3 :1 . Por otra parte, entre el transformador y la carga se encuentra conectado un

filtro LC por cada fase del circuito, con el objetivo de reducir el contenido armónico de las formas de

onda de salida.

Este convertidor tiene dos modos de operación que producen formas de onda de siete niveles o

de trece niveles a la salida del mismo. La operación de siete niveles se logra con los transistores de

ambos puentes inversores, sin utilizar el switch bidireccional, mientras que la operación de trece

niveles sincroniza el switch bidireccional con todos los transistores del circuito. A continuación se

abordan brevemente los aspectos básicos de cada uno de estos modos de operación ya que son de vital

importancia para el entendimiento de la implementación de la modulación en alta frecuencia.

Figura 1.4. Inversor híbrido multiniveles, topología para modo de inversión de siete y trece niveles.


6

1.3.1. Modo de inversión de siete niveles

El siguiente análisis detalla de manera breve, las bases de la operación del convertidor para un

modo de inversión de siete niveles. La Figura 1.5 muestra la topología del convertidor para el modo de

inversión de siete niveles, en donde es notoria la ausencia de la implementación del switch

bidireccional o circuito inyector, ya que en este modo de operación no es requerido. Este análisis se

lleva a cabo haciendo uso de los circuitos equivalentes de la Figura 1.6 y las formas de onda de voltaje

de la Figura 1.7, asumiendo que el convertidor opera en estado estable bajo las siguientes condiciones

ideales: componentes sin pérdidas, suministro ideal de CD y corriente de magnetización nula en el

transformador.

El circuito equivalente de la Figura 1.6(a) muestra los dos puentes inversores trifásicos del

circuito original representados por los transistores, QB y QT, que son considerados activos siempre que

ambos transistores de un solo tótem estén encendidos simultáneamente, y se considerarán desactivados

en cualquier otro caso; los diodos de marcha libre, DB y DH, que están conectados en anti-paralelo con

los transistores QB y QT y conectados en paralelo a las fuentes de corriente i1 e i2, se asumirán activos

siempre y cuando exista una reversión de corriente en el tótem correspondiente, y por último, las

fuentes de corriente i1 e i2, que son equivalentes a las corrientes de salida de ambos inversores, y son

causadas por la conmutación de los transistores.

La Figura 1.7, presenta como primer par de formas de onda, las señales de control de los

transistores QB y QT, vge-B y vge-T respectivamente, que son un tren de pulsos complementarios, con un

Figura 1.5. Inversor híbrido multiniveles, topología para modo de inversión de siete niveles.


7

periodo de π/3 radianes y un ciclo de trabajo del 50%. El segundo par de formas de onda mostradas,

son los voltajes del tótem inferior y superior, vB y vT, que de acuerdo con las señales de control, son

formas de onda cuadradas. La última forma de onda mostrada es el voltaje entre el punto medio de los

puentes inversores, M, y el punto medio del riel de CD, G, vMG.

Inicialmente, el circuito se encuentra en la Configuración 1, Figura 1.6(b). Durante esta

configuración, el transistor QB se encuentra encendido, mientras que QT se encuentra apagado,

Figura 1.6. Circuito equivalente del convertidor y configuraciones para el modo de siete niveles. (a)

Circuito equivalente; (b) Configuración 1; (c) Configuración 2.

Figura 1.7. Formas de onda ideales para el modo de inversión de siete niveles.


8

permitiendo que la corriente i2 fluya libremente al suministro y sujetando los voltajes vB a +VS, vT a

cero, y vMG a -VS/2, como es mostrado en las formas de onda de la Figura 2.3. El diodo DB se considera

en estado de conducción en caso de que la corriente i2 se revierta. La Configuración 1 termina cuando

QB es desactivado.

El circuito pasa a la Configuración 2, Figura 1.6(c) cuando QT es activado. El circuito

equivalente de esta configuración, es un circuito espejo de la Configuración 1, en la cual el transistor

QB se encuentra apagado y QT encendido. Esta configuración traza un camino para que la corriente i1

fluya al suministro, y sujeta los voltajes vT a +VS, vB a cero, y vMG a +VS/2 como se observa en las

formas de onda de la Figura 2.3. De manera similar que en la Configuración 1, el diodo DT se

considera, en caso de que la corriente i2 revierta su dirección de flujo. Esta configuración termina una

vez que el transistor QT es desactivado para regresar a la Configuración 1.

El circuito equivalente, se encuentra alternando entre las Configuraciones 1 y 2 a una

frecuencia seis veces mayor a la frecuencia fundamental de las formas de onda de siete niveles vRN, vYN

y vBN. El modo en que estas formas de onda son producidas a partir de la forma de onda vMG se

describe de manera resumida en la siguiente sección.

1.3.1.1.Producción de la forma de onda vRN de siete niveles

La Figura 1.8 será empleada para deducir la generación de las formas de onda de voltaje de

siete niveles del lado izquierdo de los inductores de filtro respecto al nodo neutro de las cargas, N; por

simplicidad solo se muestra la deducción de la forma de onda vRN.

En primer lugar, en la Figura 1.8 se muestra la forma de onda vMG que es una forma de onda

cuadrada que va desde -VS/2 hasta +VS/2 con una frecuencia seis veces mayor que la frecuencia de la

forma de onda vRN. Las formas de onda mostradas en la Figura 1.8 ilustran un periodo completo de los

voltajes de salida del puente inversor inferior respecto al nodo medio del riel de CD, vR1G, vY1G y vB1G.

Estos voltajes involucran durante π radianes tres ciclos de la forma vMG y posteriormente se mantienen

constantes en –VS/2 durante el resto del periodo.

Los voltajes vR1G, vY1G y vB1G pueden ser referidos al nodo neutro de las cargas, N, sustrayendo

el voltaje de modo común, vGN, a través de la matriz mostrada en la Ecuación (1.1):

1 1

1 1

1 1

2 1 11 1 2 13

1 1 2

R N R G

Y N Y G

B N B G

v vv vv v

− − = − − − −

(1.1)


9

Figura 1.8. Producción de la forma de onda vRN de siete niveles.


10

Figura 1.9. Formas de onda de control para inversión en el modo de siete niveles. (a) Grupo de señales de

para el puente inversor inferior; (b) Grupo de señales para el puente inversor superior; (c) Forma de onda vMG y Vectores de Estado de los Transistores, TSV, involucrados en su producción.


11

La forma de onda vR1N es la quinta forma de onda mostrada en la Figura 1.8 y se obtiene

usando la Ecuación (1.1). Los voltajes de salida del puente inversor superior, vR2G y vB2G, se muestran

como la sexta y séptima formas de onda de la Figura 1.8, y son similares a los voltajes vR1G y vB1G ya

que de igual manera su amplitud es de ±VS/2 durante π radianes, pero se mantienen constantes en +VS/2

durante el resto del periodo. La forma de onda de voltaje en la fase R del devanado primario del

transformador, vRPrim, se obtiene por medio de la diferencia de estos voltajes, Ecuación (1.3):

Pr 2 2R im R G B Gv v v= − (1.2)

La octava forma de onda mostrada en la Figura 1.8 es voltaje en el devanado secundario de la

fase R del transformador, vRSec, que puede ser deducido empleando vRPrim con solo multiplicar la

Ecuación (1.3) por la relación del número de vueltas del transformador:

( )2 213RS ec R G B Gv v v= − (1.3)

La última forma de onda mostrada en la Figura 1.8 es vRN que es una forma de onda de siete

niveles, construida por la suma de los voltajes vR1N y vRSec, esto es:

1RN R N RSecv v v= + (1.4)

La siguiente sección describe el modo en que los transistores del convertidor deben ser

controlados para producir las Configuraciones 1 y 2 del circuito equivalente y producir el voltaje vRN.

Tabla 1.1. Vectores de Estado de los Transistores y Vectores de Voltaje de Salida para Siete Niveles.

Config.

Vectores de Estado de los Transistores

(TSV)

Q12 Q11 Q10 Q9 Q8 Q7 Q6 Q5 Q4 Q3 Q2 Q1

Vector de Voltaje de Salida (OVV)

vRN vYN vBN

1 sv1 1 1 0 0 0 1 1 1 1 0 0 1 0 3SV− 3SV+ 2 sv2 1 1 0 0 1 1 1 1 0 0 0 1 3SV+ 2 3SV− 3SV+ 1 sv3 1 0 0 0 1 1 1 1 0 0 1 1 3SV+ 3SV− 0 2 sv4 1 0 0 1 1 1 1 0 0 0 1 1 2 3SV+ 3SV− 3SV− 1 sv5 0 0 0 1 1 1 1 0 0 0 1 1 3SV+ 0 3SV− 2 sv6 0 0 1 1 1 1 0 0 0 0 1 1 3SV+ 3SV+ 2 3SV− 1 sv7 0 0 1 1 1 0 0 0 1 1 1 1 0 3SV+ 3SV− 2 sv8 0 1 1 1 1 0 0 0 1 1 1 0 3SV− 2 3SV+ 3SV− 1 sv9 0 1 1 1 0 0 0 1 1 1 1 0 3SV− 3SV+ 0 2 sv10 1 1 1 1 0 0 0 1 1 1 0 0 2 3SV− 3SV+ 3SV+ 1 sv11 1 1 1 0 0 0 1 1 1 1 0 0 3SV− 0 3SV+ 2 sv12 1 1 1 0 0 1 1 1 1 1 0 0 3SV− 3SV− 2 3SV+

* Los estados de los transistores 1 and 0 significan Encendido y Apagado respectivamente.


12

1.3.1.2.Control del convertidor en el modo de siete niveles

Las Figuras 1.9(a) y (b), muestran un periodo completo de las señales de control de los

transistores del circuito inversor. Las señales del primer grupo, Figura 1.9(a), pertenecen al puente

inversor inferior, en donde es posible observar que las formas de onda permanecen encendidas durante

7π/12 radianes, y que cada una de ellas está retrasada π/3 radianes o bien 60° entre sí. Las señales del

segundo grupo, Figura 1.9(b), pertenecen al puente inversor superior, y es posible apreciar que son

muy similares a las del primer grupo, sin embargo, el segundo grupo está adelantado π/6 radianes o

bien 30° con respecto al grupo del inversor inferior.

Las Figuras 1.9(a) y (b), están divididas en doce secciones de π/6 radianes, que van desde sv1

hasta sv12. Cada una de estas secciones, llamadas Vectores de Estado de los Transistores, TSV por sus

siglas en inglés, presenta combinaciones distintas de transistores encendidos y apagados, que además

de corresponder a las Configuraciones 1 y 2 del circuito equivalente, producen distintos niveles de

voltaje a la salida de cada fase del convertidor. El arreglo de los niveles de voltaje producidos en cada

fase del convertidor a través de los TSV es llamado Vector de Voltaje de Salida, OVV por sus siglas en

inglés. La Tabla 1.1 muestra los doce TSV ordenados de manera que los OVV produzcan las formas

de onda de siete niveles a la salida de cada fase del convertidor. Asimismo, en la primera columna de

esta tabla, se muestra la configuración del circuito equivalente del convertidor asociada a cada TSV

que dan lugar a la generación de la forma de onda vMG, la cual es mostrada en la Figura 1.9(c). En esta

misma figura, se muestra en un recuadro sombreado, el periodo de traslape de los transistores de un

tótem, ya sea del inversor inferior o superior.

1.3.2. Modo de inversión de trece niveles

Como se mencionó anteriormente, es posible operar el convertidor mostrado en la Figura 1.5

en un modo de inversión de trece niveles añadiendo entre el punto medio del riel de CD, G, y el punto

medio de los puentes inversores, M, un switch bidireccional compuesto de 4 diodos y un transistor; la

topología del convertidor con este circuito inyector se muestra en la Figura 1.4. Este circuito agrega un

nivel de voltaje adicional a la forma de onda vMG. A continuación se aborda brevemente el análisis

básico del modo de inversión de trece niveles, haciendo uso del circuito equivalente del convertidor y

sus diferentes configuraciones, Figura 1.10, además de las formas de onda de operación ideales de este

circuito equivalente, Figura 1.11.

La Figura 1.10(a) muestra el circuito equivalente del convertidor, que es muy similar al de la

Figura 1.6(a), con la excepción de la incorporación del switch bidireccional. De manera similar al


13

circuito equivalente del modo de siete niveles, los transistores QB y QT representan los tótems de los

puentes inversores superior e inferior, los cuales se considerarán activos siempre que los transistores de

un tótem se encuentren encendidos, y desactivados en cualquier otro caso. Los diodos DB y DT

representan los diodos de marcha libre de los tótems de los puentes inversores que se consideran

activos en caso de reversión de corriente. Las fuentes de corriente i1 e i2 son las corrientes de salida de

los puentes inversores, generadas por la conmutación de los transistores; y el switch ideal QSB

representa el switch bidireccional conectado entre los nodos M y G del inversor.

La Figura 1.11, muestra como primera forma de onda la señal de activación del switch

bidireccional, vgsb, que tiene una frecuencia de switcheo de doce veces la frecuencia fundamental de

salida, con un ciclo de trabajo del 50%. La segunda y tercera formas de onda de la Figura 1.11, son las

señales de activación de los transistores QB y QT, vge-B y vge-T, que a diferencia de las de la operación de

siete niveles, tienen un ciclo de trabajo del 25. Los voltajes vB y vT son la cuarta y quinta formas de

onda mostradas en la Figura 1.11, que a diferencia de las mostradas en la Figura 1.7, pasan a ser formas

de onda cuasi-cuadradas de tres niveles con nivel promedio, debido a la operación del switch

bidireccional. Finalmente, la última forma de onda mostrada es vMG, que en este modo de operación es

una forma de onda cuasi-cuadrada con niveles: 0, VS/2 y VS.

Figura 1.10. Circuito equivalente del convertidor y configuraciones para el modo de trece niveles. (a)

Circuito equivalente; (b) Configuración 1; (c) Configuración 2; (d) Configuración SB.


14

En la Figura 1.11, el circuito se encuentra inicialmente en la Configuración 1, Figura 1.10(b).

En esta configuración, el transistor QB se encuentra activo corto-circuitando el voltaje vB, mientras que

los transistores QT y QSB se encuentran desactivados, sujetando el voltaje vT a VS, y por tanto el voltaje

vMG a -VS/2. La Configuración 1 termina con la desactivación del transistor QB para dar paso a la

Configuración SB.

En la Configuración SB, Figura 1.10(c) los transistores QB y QT se encuentran apagados y el

transistor QSB se encuentra activo, corto-circuitando los nodos M y G, y sujetando vMG a cero y los

voltajes vB y vT a +VS/2. Esta configuración termina cuando el switch bidireccional es desactivado.

Posteriormente, el circuito pasa a la Configuración 2, Figura 1.10(d). En esta configuración, el

transistor QT se encuentra activo corto-circuitando el voltaje vT, mientras que los transistores QB y QSB

se encuentran desactivados, sujetando el voltaje vB a VS, y por tanto el voltaje vMG a +VS/2. Finalmente,

el circuito regresa nuevamente a la Configuración SB para así concluir el ciclo y comenzar nuevamente

con la Configuración 1.

Figura 1.11. Formas de onda ideales para el modo de inversión de trece niveles.


15

Figura 1.12. Producción de la forma de onda vRN de trece niveles.


16

1.3.2.1.Producción de la forma de onda vRN de trece niveles

El análisis de la generación de las forma de onda de trece niveles, vRN, es idéntico al análisis de

la Sección 1.3.2, por lo que no se realizará una descripción tan detallada. La Figura 1.12, al igual que

la Figura 1.8, muestra las formas de onda necesarias para realizar este análisis.

La primera forma de onda mostrada es vMG que es una forma de onda cuasi-cuadrada simétrica

con un periodo de π/3. Las formas de onda vR1G, vY1G y vB1G, se muestran como la segunda, tercera y

cuarta formas de onda respectivamente y están desfasadas 2π/3 una respecto a la otra. Estas formas de

onda involucran tres periodos de vMG y durante el resto de su periodo se mantienen constantes a –VS/2.

La quinta forma de onda mostrada en la Figura 1.12 es vR1N, que puede ser deducida a partir de las tres

formas de onda anteriores usando la Ecuación (1.2); esta forma de onda está construida por siete

niveles de voltaje.

La sexta y séptima formas de onda son vR2G y vB2G, cuya diferencia es utilizada para determinar

el voltaje en el devanado secundario del transformador, vRSec, a través de la Ecuación (1.4); vRSec es la

octava forma de onda mostrada en la Figura 1.12. La última forma de onda mostrada, es la forma de

onda de trece niveles vRN, que puede ser deducida utilizando la Expresión (1.5). La Tabla 1.2 muestra

los trece niveles de voltaje que componen esta forma de onda.

La siguiente sección describe el modo en que los transistores del convertidor deben ser

controlados para producir las Configuraciones 1 y 2 del circuito equivalente y producir el voltaje vRN.

Tabla 1.2. Niveles de voltaje que conforman la forma de onda de trece niveles vRN.

Símbolo Nivel de Voltaje

±L1 6SV ±

±L2 3SV ±

±L3 62 3S SV V

± +

±L4 3SV

±

±L5 32 3S SV V

± +

±L6 23

SV ±


17

Figura 1.13. Formas de onda de control para inversión en el modo de trece niveles.


18

1.3.2.2.Control del convertidor en el modo de inversión de trece niveles

De acuerdo con las formas de onda de operación ideales de la Figura 1.11, el circuito inyector

debe ser operado con una frecuencia de doce veces la frecuencia fundamental de salida, o bien, con un

periodo de π/6 y un ciclo de trabajo del 50%. Durante los lapsos de tiempo en que el inyector se

encuentra encendido, es necesario evitar que cualquier tótem de los puentes inversores se encuentre

activo, ya que de lo contrario los capacitores CS1 y CS2 podrían cortocircuitarse y comprometer la

integridad del inversor. Dadas estas circunstancias, las formas de onda de control de la Figura 1.9

fueron modificadas al incluir la señal de control del circuito inyector, incrementando el número de

TSV y OVV involucrados en la operación del convertidor de doce a veinticuatro y reduciendo su

duración a π/12. La Figura 1.13 (a) y (b) muestran las nuevas formas de onda de control de los

transistores de los puentes inversores inferior y superior respectivamente, y es posible apreciar que al

Tabla 1.3. Vectores de Estado de los Transistores y Vectores de Voltaje de Salida para Trece Niveles.

Config. Vectores de Estado de los Transistores

(TSV) QSB Q12 Q11 Q10 Q9 Q8 Q7 Q6 Q5 Q4 Q3 Q2 Q1


vRN vYN vBN

1 sv1 0 1 1 0 0 0 1 1 1 1 0 0 1 0 -L4 +L4

SB sv1b 1 1 1 0 0 0 1 1 1 0 0 0 1 +L1 -L5 +L3

2 sv2 0 1 1 0 0 1 1 1 1 0 0 0 1 +L2 -L6

+L2

SB sv2b 1 1 0 0 0 1 1 1 1 0 0 0 1 +L3 -L5 +L1

1 sv3 0 1 0 0 0 1 1 1 1 0 0 1 1 +L4 -L4

0 SB sv3b 1 1 0 0 0 1 1 1 0 0 0 1 1 +L5 -L3 -L1

2 sv4 0 1 0 0 1 1 1 1 0 0 0 1 1 +L6 -L2

-L2

SB sv4b 1 0 0 0 1 1 1 1 0 0 0 1 1 +L5 -L1 -L3

1 sv5 0 0 0 0 1 1 1 1 0 0 0 1 1 +L4 0 -L4

SB sv5b 1 0 0 0 1 1 1 0 0 0 1 1 1 +L3 +L1 -L5

2 sv6 0 0 0 1 1 1 1 0 0 0 0 1 1 +L2 +L2

-L6

SB sv6b 1 0 0 1 1 1 0 0 0 0 1 1 1 +L1 +L3 -L5

1 sv7 0 0 0 1 1 1 0 0 0 1 1 1 1 0 +L4 -L4

SB sv7b 1 0 0 1 1 1 0 0 0 1 1 1 0 -L1 +L5 -L3

2 sv8 0 0 1 1 1 1 0 0 0 1 1 1 0 -L2 +L6

-L2

SB sv8b 1 0 1 1 1 0 0 0 0 1 1 1 0 -L3 +L5 -L1

1 sv9 0 0 1 1 1 0 0 0 1 1 1 1 0 -L4 +L4

0 SB sv9b 1 0 1 1 1 0 0 0 1 1 1 0 0 -L5 +L3 +L1

2 sv10 0 1 1 1 1 0 0 0 1 1 1 0 0 -L6 +L2

+L2

SB sv10b 1 1 1 1 0 0 0 0 1 1 1 0 0 -L5 +L1 +L3

1 sv11 0 1 1 1 0 0 0 1 1 1 1 0 0 -L4 0 +L4

SB sv11b 1 1 1 1 0 0 0 1 1 1 0 0 0 -L3 -L1 +L5

2 sv12 0 1 1 1 0 0 1 1 1 1 1 0 0 -L2 -L2

+L6

SB sv12b 1 1 1 0 0 0 1 1 1 1 0 0 0 -L1 -L3 +L5



19

igual que las señales de control de siete niveles, se encuentran desfasadas π/3 radianes entre sí; además

las señales del grupo superior se encuentran retrasadas π/6 radianes respecto a las señales del grupo

inferior. La Figura 1.13(c) muestra la forma de onda de control del circuito inyector que tiene una

frecuencia de doce veces la frecuencia fundamental del sistema. Finalmente, la Figura 1.13(d) muestra

la forma de onda vMG para trece niveles, línea sólida, y para siete niveles, línea punteada, a fin de que

puedan ser comparadas.

La Tabla 1.3 muestra los Vectores de Estado de los Transistores, TSV, deducidos de estas

formas de onda de control así como su correspondencia con los Vectores de Voltaje de Salida, OOV, y

las configuraciones del circuito equivalente para este modo de operación. Es posible observar en esta

tabla que la Configuración SB del circuito equivalente introduce un nuevo TSV denotado como svnb, el

cual apaga el transistor próximo a desactivarse en svn y próximo a activarse en svn+1 de manera que al

encender el switch bidireccional no se cause un corto circuito. Por ejemplo, entre sv1 y sv2 el transistor

Q4 se apaga y el transistor Q8 se enciende, por tanto sv1b que se encuentra entre estos dos TSV se

encarga de mantener apagados estos dos transistores mientras que el switch bidireccional está activado.

1.4. Objetivos del trabajo de investigación

Los objetivos del trabajo de investigación propuesto en esta tesis se pueden resumir de la

siguiente manera:

• Obtener una panorámica extensa del estado actual del arte en convertidores multiniveles.

• Analizar la operación básica del convertidor multiniveles híbrido propuesto en sus dos

modos de operación distintos.

• Determinar las ventajas y desventajas de los modos de operación de siete y trece niveles.

• Proponer un esquema de control para implementar una modulación por ancho de pulso en

los diversos modos de operación del convertidor.

• Estudiar el impacto que la implementación de la modulación por ancho de pulso conlleva

en el desempeño del convertidor a través de su análisis harmónico.

• Proponer una estrategia para generar las señales de control PWM de los transistores del

inversor, a través del análisis de los esquemas de control que no incluyen modulación

PWM.

• Verificar las estrategias propuestas a través de modelos precisos de simulación.


20

• Implementar los algoritmos de control PWM en un microcontrolador de 8-bits.

• Verificar la operación del convertidor en los modos de operación PWM, usando un

prototipo de 1 kW y comprobar su congruencia con los resultados de simulación.

• Comparar y analizar los resultados obtenidos tanto para los modos de operación normal

como los PWM.

1.5. Propuesta de la tesis

De acuerdo a los objetivos de investigación anteriormente establecidos, se propone por tanto,

que el estudio de esta tesis esté enfocado a determinar la manera en que el convertidor híbrido

multiniveles mostrado en la Figura 1.4 puede ser controlado de manera que se obtengan formas de

onda de voltaje de siete y trece niveles con modulación por ancho de pulso a la salida del convertidor,

y a realizar un estudio de las ventajas y desventajas que la implementación de la modulación conlleva

respecto a los modos de inversión sin modulación.

1.6. Descripción de la tesis

Esta tesis está organizada en seis capítulos principales. En el Capítulo I se hace una

introducción al tema propuesto de la tesis analizando el estado del arte de los convertidores

multiniveles y la operación básica del convertidor multiniveles propuesto. Además se establecen los

objetivos principales de la tesis y se hace una descripción del contenido de la misma.

En el Capítulo II se describe de manera detallada el modo de inversión de siete niveles con

modulación por ancho de pulso del convertidor, haciendo una descripción del modo en que debe ser

operado, realizando el análisis armónico de las formas de onda de salida y verificando

experimentalmente y a través de simulaciones la operación teórica del convertidor.

La operación de trece niveles con modulación por ancho de pulso se aborda ampliamente en el

Capítulo III. Al igual que en el modo de inversión de siete niveles PWM, se describen las bases de la

operación del convertidor, se desarrolla el análisis armónico de las formas de onda de salida y se

presentan los resultados experimentales y de simulación.

El Capítulo IV abarca el análisis y la implementación de un algoritmo de control en un

microcontrolador de 8-bits para generar las señales de control de los transistores del convertidor en los

modos de inversión de siete y trece niveles.


21

El diseño, selección de componentes y construcción del prototipo inversor se describe en el

Capitulo V en tres partes principales que componen el convertidor: la etapa de control, la etapa de

interface y la etapa de potencia.

Finalmente, el Capítulo VI presenta las conclusiones de este trabajo de investigación y futuras

líneas de investigación derivadas de este trabajo realizado. También se incorporan varios apéndices

que permiten complementar algunos de los temas tratados en esta tesis.

1.7. Resumen

En este capítulo se presentó una introducción al tema de tesis propuesto, haciendo un breve

resumen del estado del arte de los convertidores multiniveles. Posteriormente, se hizo un análisis de

los modos de operación del convertidor multiniveles híbrido empleado, y se concluyó describiendo los

objetivos, la propuesta y la estructura de esta tesis.

1.8. Referencias

[1-1] Nabae, Akira; Takahashi, Isao; Akagi, Hirofumi; “A neutral-point-clamped PWM

inverter,” in IEEE Transactions on Industry Applications, vol. IA-17, no. 5, Sept. 1981.

[1-2] L. Tolbert, F.Z. Peng, and T.G. Habetler, “Multilevel Inverters for Electric Vehicle

Applications,” IEEE Power Electronics in Transportation, pp. 79-84, Dearborn, MI,

October 22-23, 1998.

[1-3] L.M. Tolbert, F.Z. Peng, and T.G. Habetler, “Multilevel Converters for Large Electric

Drives,” IEEE Transactions on Industry Applications, Vol. 35, No.5, pp. 36-44,

January/February, 1999.

[1-4] G. Sinha and T.A. Lipo, “A four level rectifier inverter system for drive applications,”

Proceedings of the IEEE Industry Applications Society, pp. 980-987, 1996.

[1-5] P.K. Steiner and M.D. Manjrekar, “Practical Medium Voltage Converter Topologies

for High Power Applications,” IEEE IAS Conference records, Vol. 3, pp. 1723-1730,

2001

[1-6] C.K. Lee, J.S.K. Leung, R. Hui and H.S. Chung, “Circuit-Level Comparison of

STATCOM Technologies,” IEEE Transactions on Power Electronics, Vol. 18, No.4,

pp. 1084-1092, July 2003.


22

[1-7] C. Hochgraf, R.H. Lasseter, D.M. Divan, and T.A. Lipo, “Comparison of multilevel

Inverters for Static Var Compensation,” Research Report 94-26, Wisconsin Power

Electronics Center, University of Wisconsin-Madison, 1994.

[1-8] P. Panagis, F. Stergiopoulos, P. Marabeas, S. Manias, “Comparison of state of the art

multilevel inverters,” in Proc. IEEE Power Electron. Specialists Conf., Rhodes, Jun. 15

– 19, 2008, pp. 4296-4301.

[1-9] P.M. Bhagwatt and V.R. Stefanovic, “Generalized structure of a multilevel PWM

inverter”, IEEE Transactions on Industry Applications, IA-19, No.5, pp 1057-1069,

November/December, 1983.

[1-10] http://www.abb.com/drives, ABB ACS 6000 Series Drives, 2010.

[1-11] T. A. Meynard and H. Foch, “Multi-level Conversion: High Voltage Choppers and

Voltage-source Inverters,” Proceedings of the IEEE Power Electronics Specialist

Conference, 1992, pp. 397-403.

[1-12] T. A. Meynard, H. Foch, P. Thomas, J. Courault, R. Jakob, M. Nahrstaedt, “Multicell

Converters: Basic Concepts and Industry Applications,” IEEE Trans. on Industrial

Electronics, Oct 2002, vol. 49, Issue 5, pp. 955-964.

[1-13] G. Beinhold, R. Jacob, and M. Nahrstaedt, “A new range of medium voltage multilevel

inverter drives with floating capacitor technology,” Proc. European Power Electronics

Conf., 2001.

[1-14] M. Marchesoni and M. Mazzucchelli, “Multilevel converters for high power AC

drives: A review,” in Proc. IEEE International Symposium Industry Electronics

(ISIE’93), Budapest, Hungary, 1993, pp. 38-43.

[1-15] M. Calais, V. G. Agelidis, L. J. Borle, and M. S. Dymond, “A transformer less five

level cascaded inverter based single phase photovoltaic system,” in Proc. IEEE Power

Electron. Spec. Conf., Galway, Ireland, June 2000, pp. 1173-1178.

[1-16] F. Z. Peng, J. W. McKeever, and D. J. Adams, “A power line conditioner using

cascade multilevel inverters for distribution systems,” in Proc. IEEE Industry.

Applications. Society. Conference, Oct. 1997, pp. 1316-1321.

[1-17] M. Manjrekar and T. Lipo, “A hybrid multilevel inverter topology for drive

applications,” in Proc. IEEE Appl. Power Electron. Conf., 1998, vol. 2, pp. 523-529.

http://www.abb.com/drives�


23

[1-18] M. Manjrekar, P. Steimer, and T. Lipo, “Hybrid multilevel power conversion system:

A competitive solution for high-power applications,” IEEE Trans. on Ind. Appl., May

2000, vol. 36, no. 3, pp. 834-841.

[1-19] F. Peng, “A generalized multilevel inverter topology with self voltage balancing,”

IEEE Trans. Ind. Appl., Mar.2001, vol. 37, no. 2, pp. 611-618.

24

Capítulo II

Inversión de Voltaje de Siete Niveles

PWM

2.1. Introducción

En este capítulo se describe la implementación de una modulación PWM para la operación de

siete niveles del convertidor de la Figura 1.5. Primeramente, se detalla el principio de operación del

convertidor en una modalidad de control por modulación de ancho de pulso, PWM; posteriormente se

hace un análisis armónico de las formas de onda de salida que es comparado con el espectro armónico

del modo de inversión de siete niveles, y finalmente se presentan los resultados de simulación y

experimentales de un prototipo del inversor.

2.2. Operación del inversor en el modo de siete niveles PWM

La Figura 2.1 muestra el diagrama eléctrico del inversor de siete niveles de voltaje. El

siguiente análisis detalla la operación básica del convertidor haciendo uso de los circuitos equivalentes

de CD de la Figura 2.2 y las formas de onda de voltaje de la Figura 2.3. Este análisis se realizará

asumiendo que el convertidor opera en estado estable y bajo condiciones ideales: componentes sin

pérdidas, suministro ideal de CD y corriente de magnetización nula en el transformador.

El circuito equivalente de la Figura 2.2(a) muestra los dos puentes inversores trifásicos del

circuito original representados por dos transistores, QB y QT, dos diodos de marcha libre, DB y DT, y

dos fuentes de corriente i1 e i2. Los transistores QB y QT se considerarán activos siempre que ambos

transistores de un solo tótem estén encendidos simultáneamente, y se considerarán desactivados en

cualquier otro caso. De igual manera, los diodos de marcha libre, DB y DT, que están conectados en

anti-paralelo con los transistores QB y QT y conectados en paralelo a las fuentes de corriente i1 e i2, se

Capítulo II Inversión de Voltaje de Siete Niveles PWM

25

asumirán activos siempre y cuando un par de diodos de los tótems de los puentes inversores,

conduzcan simultáneamente. Por último las fuentes de corriente i1 e i2, son equivalentes a las

corrientes de salida de ambos inversores, pero conmutadas debido a la acción de los transistores.

La Configuración 1 del circuito equivalente, Figura 2.2(b), muestra que QB se encuentra

encendido y QT apagado, permitiendo que la corriente i2 fluya libremente al suministro y sujetando los

voltajes vT a +Vs/2 y vB a cero. Esta configuración termina cuando el transistor QB es desactivado,

dando paso a la Configuración 2.

La Configuración 2, Figura 2.2(c), es un circuito espejo de la Configuración 1, en la cual el

transistor QT se encuentra encendido y QB apagado. Esta configuración traza un camino para que la

corriente i1 fluya al suministro, y sujeta los voltajes vB a -VS/2 y vT a cero. Al finalizar esta

configuración, el transistor QT es desactivado, permitiendo que la Configuración 1 inicie nuevamente.

El modo de operación de siete niveles de voltaje PWM se logra alternando las Configuraciones

1 y 2 en alta frecuencia y de acuerdo con la modulación por ancho de pulso como se explica a

continuación.

La Figura 2.3 muestra las formas de onda ideales del circuito equivalente de la Figura 2.2(a).

La primera señal mostrada, corresponde a la señal de control del transistor QB, vge-B, la cual está

conformada por tres periodos de π/3 radianes, durante los cuales un tótem del inversor inferior se

encuentra alternando su estado de activo a inactivo de acuerdo con el esquema de modulación PWM.

El tótem correspondiente se encuentra denotado en la parte superior de la forma de onda, siendo la

Figura 2.1. Circuito inversor de potencia de siete niveles PWM.


26

secuencia de activación: B1, Y1 y R1. La segunda señal de control mostrada, vge-T, corresponde al

transistor QT y es complementaria a la señal de control vge-B; por esta razón los periodos de operación

de los tótems de este inversor y del inversor inferior se encuentran desfasados π/6 radianes, provocando

que a al periodo de operación de un tótem del inversor inferior correspondan la mitad de un periodo de

operación de dos tótems distintos del inversor superior. Nuevamente, los tótems activos están

denotados en la parte superior de la forma de onda, siendo la secuencia de activación: B2, Y2 y R2.

La tercera forma de onda mostrada en la Figura 2.3 es el voltaje de entrada del puente inversor

inferior, vB. Este voltaje será sujetado a VS siempre que el circuito se encuentre en la Configuración 2 y

Figura 2.2. Circuito equivalente del convertidor y configuraciones. (a) Circuito equivalente; (b)

Configuración 1; (c) Configuración 2.

Figura 2.3. Formas de onda ideales para la operación PWM de siete niveles.


27

Figura 2.4. Producción de la forma de onda vRN promediada.


28

sujetado a cero para la Configuración 1. La cuarta forma de onda es el voltaje de entrada del puente

inversor superior, vT, el cual es complementario al voltaje vB.

Por último, en la Figura 2.3 se muestra la forma de onda de voltaje entre el punto medio del

riel de CD, G, y el punto medio entre los inversores, M, vMG. Este voltaje es –VS/2 siempre que el

circuito se encuentre en la Configuración 1 y +VS/2 siempre que se encuentre en la Configuración 2;

por esta razón en la parte inferior y superior de esta forma de onda se denotan las Configuraciones 1 y

2 respectivamente.

Es posible observar que las últimas tres formas de onda de la Figura 2.3 están divididas en

periodos de π/6 radianes ya que cada uno de estos periodos involucra a dos tótems distintos del

inversor, los cuales están denotados en la parte superior de la forma de onda vge-B.

Por otra parte, la portadora de la modulación PWM es una forma de onda triangular con

amplitud +Vs/2 como puede apreciarse en la Figura 2.3, y fue elegida utilizando el método presentado

en [2-1] debido a la similitud entre el rectificador con inyección activa analizado y el inversor híbrido

empleado en esta tesis.

Este método de determinación de la portadora fue estudiado y descrito en [2-2] y consiste, a

grandes rasgos, en derivar un par de ecuaciones a través de la transformada de espacio vectorial, SV

por sus siglas en inglés, que describan el conjunto de formas de onda de voltaje multiniveles vRN, vYN y

vBN. Estas dos ecuaciones se igualan con las ecuaciones que describen en SV la forma de onda de

salida deseada, en este caso una señal sinusoidal, y se desarrollan para encontrar una forma de onda

promediada vMG que es la solución. De manera similar a la Figura 1.8 del Capítulo 1, la Figura 2.5

ilustra la generación de la forma de onda de salida vRN utilizando la forma de onda triangular

promediada de vMG.

2.3. Deducción del esquema de señales de control para el modo de

inversión de siete niveles PWM

En la sección 1.3.1.2 del Capítulo I de esta tesis se asocia a cada configuración del circuito

equivalente de la operación de siete niveles con un Vector de Estado de los Transistores, TSV por sus

siglas en inglés. Esta asociación se muestra en la Tabla 1.1 en donde es posible notar que la

Configuración 1 siempre está asociada a un TSV impar, mientras que para la Configuración 2 se

relaciona con los TSV pares. Las configuraciones del circuito equivalente son idénticas para el modo

de operación de siete niveles normal y PWM, por lo que es posible deducir el esquema de control de

los transistores usando los TSV, como se explica a continuación.


29

Figura 2.5. Formas de onda de control para inversión en el modo de siete niveles PWM. (a) Grupo de

señales de para el puente inversor inferior; (b) Grupo de señales para el puente inversor superior; (c) Forma de onda vMG y Vectores de Estado de los Transistores, TSV, involucrados en su producción.


30

De acuerdo con el análisis de la sección anterior, la operación PWM se logra alternando el

circuito equivalente entre las Configuraciones 1 y 2 a alta frecuencia y siguiendo el esquema de

modulación durante fracciones de tiempo de π/6 radianes para involucrar a tótems distintos. Por tanto,

es necesario alternar el convertidor durante π/6 radianes entre un par de TSV consecutivos

correspondientes a la Configuración 1 y 2 del circuito equivalente.

La Figura 2.5 presenta las señales de control de los transistores deducidas usando la lógica

anterior y la manera en que se relacionan con la forma de onda vMG modulada. En primer lugar, la

Figura 2.5(a) muestra el grupo de señales de control correspondiente a los transistores del puente

inversor inferior. Estas señales están retrasadas π/3 radianes, o bien, 60º entre sí y presentan

inicialmente, un periodo de conmutación acorde con la modulación que dura π/6 radianes.

Posteriormente se mantienen activas de manera constante durante π radianes y finalizan con otro

periodo de conmutación con una duración de π/6 radianes; el resto del periodo permanecen

desactivadas. La Figura 2.5(b) muestra el grupo de señales de control para los transistores del puente

inversor superior, y es posible apreciar que son similares a las señales del grupo inferior, sin embargo,

el grupo superior está adelantado π/6 radianes respecto al grupo inferior. Finalmente, la Figura 2.5(c)

muestra la forma de onda de voltaje vMG.

En comparación con las señales empleadas para la operación de siete niveles, Figuras 1.9(a) y

(b), el tiempo en que cada transistor se encuentra conmutando, ha sido extendido angularmente por π/6

radianes: π/12 radianes antes de ser activados y π/12 después de ser desactivados. Esta extensión del

angular de la activación da lugar a un traslape de π/6 radianes en el funcionamiento de los transistores

y está mostrado en la Figura 2.5 como secciones sombreadas y no sombreadas. El traslape de la

conmutación es complementario para cada par de transistores y es posible comprobar que corresponden

a la Configuración 1 y 2 del circuito equivalente. Por ejemplo, para la primera sección sombreada de

la Figura 2.5, la señal de control del transistor Q5, vge5, está encendida, mientras que la señal del

transistor Q2, vge2, se encuentra conmutando de acuerdo con la modulación, causando que el transistor

QB del circuito equivalente se active y desactive de acuerdo con vge2. Por otro lado, sobre la misma

sección de la Figura 2.5, la señal de control del transistor Q8, vge8, está encendida mientras que la señal

del transistor Q11, vge11, se encuentra conmutando de manera complementaria a vge2, provocando que el

transistor QT se active y desactive de manera complementaria a QB. Esta conmutación de los

transistores lleva al circuito equivalente a alternar entre las Configuraciones 1 y 2.

La siguiente sección detalla la manera en que son producidas las formas de onda de voltaje de

siete niveles PWM a la salida de cada fase del inversor.


31

Figura 2.6. Producción de la forma de onda vRN de siete niveles PWM.


32

2.4. Producción de la forma de onda vRN de siete niveles

La Figura 2.6 muestra las formas de onda de voltaje utilizadas para deducir la generación de las

formas de onda de voltaje de siete niveles del lado izquierdo de los inductores respecto al nodo neutro

del circuito de CA, N. Por simplicidad solo se muestra la deducción de la forma de onda vRN.

En primer lugar, en la Figura 2.6 se muestra la forma de onda vMG que tiene un sexto del

periodo de la forma de onda vRN y que además se encuentra alternando de acuerdo con la modulación

PWM, entre +VS/2 y –VS/2. Las siguientes formas de onda mostradas ilustran un periodo completo de

los voltajes de salida del puente inversor inferior respecto al punto medio del riel de CD vR1G, vY1G y

vB1G. Estos voltajes involucran durante π radianes tres ciclos de la forma vMG y posteriormente se

mantienen constantes en –VS/2 durante el resto del periodo.

Los voltajes vR1G, vY1G y vB1G pueden ser referidos al nodo neutro del circuito de CA, N,

sustrayendo el voltaje de modo común, vGN, a través de la matriz mostrada en la Ecuación (2.1):

1 1

1 1

1 1

2 1 11 1 2 13

1 1 2

R N R G

Y N Y G

B N B G

v vv vv v

− − = − − − −

(2.1)

Derivando vR1N a través de la Ecuación (2.1) resulta:

[ ]1 1 1 11 23R N R G Y G B Gv v v v= − − (2.2)

La forma de onda vR1N es la quinta forma de onda mostrada en la Figura 2.6 y se obtiene

usando la Ecuación (2.2). Los voltajes de salida del puente inversor superior, vR2G y vB2G, están

mostrados como la sexta y séptima formas de onda de la Figura 2.6. y son similares a los voltajes vR1G

y vB1G ya que de igual manera cambian entre +VS/2 y –VS/2 durante π radianes, pero se mantienen

constantes en +VS/2 durante el resto del periodo. La diferencia de estos dos voltajes multiplicada por

el inverso de la relación del número de vueltas del transformador, Ecuación (2.3), sirve para deducir la

forma de onda de voltaje en la fase R del secundario del transformador, vRSec, mostrada como la séptima

forma de onda:

( )2 213RS ec R G B Gv v v= − (2.3)

La última forma de onda mostrada en la Figura 2.6 es vRN que es una forma de onda de siete

niveles PWM construida por la suma de los voltajes vR1N y vRSec, esto es:


33

1RN R N RSecv v v= + (2.4)

2.5. Análisis armónico de las formas de onda de salida

El análisis armónico de vRN, vYN y vBN se llevó a cabo únicamente para vRN, ya que las formas de

onda son muy similares. Por otra parte, para facilitar su desarrollo, se determinó una expresión general

de los armónicos del voltaje vRN, ARN(n):

( )( )

( ) 4 1 & 12 1, 1,2,3,...

0 en otros casos

n SMG n

RN n

Vj A j n n k kA nπ

− − ∀ = = ± ==

(2.5)

La Ecuación (2.5) expresa ARN(n) en términos del contenido armónico del voltaje vMG, AMG(n),

que es una forma de onda más sencilla de analizar y que está involucrada en la construcción de vRN

como se analizó en la sección anterior. La obtención de esta expresión puede ser consultada en el

Apéndice A de ésta tesis.

2.5.1 Análisis armónico de la forma de onda promediada vRN

Los componentes armónicos de ( )RN nAvRN, , fueron calculados usando la Expresión (2.5). Para

ello ( )MG nA fue calculada usando la serie exponencial de Fourier de la Ecuación (2.6) y la Figura 2.7,

que muestra un ciclo de la forma de onda v

6

6( )

12

jn tMG n MGA v e d t

π

π

ω ωπ

−

−= ∫

MG en donde se ha establecido como origen, ωt = 0, la cresta

de la señal triangular.

(2.6)

Sustituyendo la función que describe a v

6

6

0

( ) 0

1 12 122

jn t jn tMG nA t e d t t e d t

π

π

ω ωκ κω κ ω ω κ ωπ π π

− −

−

= + + − + ∫ ∫

MG en la Ecuación (2.6):

(2.7)

Finalmente, trabajando con la Expresión (2.7), es posible encontrar:

( )12 1 cos sin

6 6MG nA n nn nκ π ππ π = − −

(2.8)

en donde κ es la amplitud de la forma de onda triangular. Sustituyendo la Ecuación (2.8) en la

Expresión (2.5), ( )RN nA queda denotada:


34

…

… (2.9)

A través de la Expresión (2.9) y haciendo que la amplitud de la forma de onda triangular para

obtener THD mínima sea / 2SVκ = , como fue determinado en [2-1], se encontró que el valor absoluto

( )

12( ) 4 1 cos sin 1 & 12 1, q 1,2,3,...6 6

0 en otros casos

n S

RN n

Vj n n j n n qA n n n

κ π ππ π π − − − − ∀ = = ± = =

Figura 2.7. (a) Acercamiento a un periodo de las formas de onda vRN y vMG modulada. (b) Acercamiento al m-

ésimo pulsos derecho e izquierdo de la forma de onda vMG modulada.


35

de la fundamental de vRN, |vRN(1)|, es 0.6517VS y la Distorsión Armónica Total, o THD por sus siglas en

inglés, obtenida para los primeros 39 armónicos fue del 1.055%. La Figura 2.8 muestra la magnitud

normalizada de los primeros 39 armónicos de v

2.5.2 Análisis armónico de la forma de onda modulada vRN

El procedimiento empleado para determinar el espectro armónico de la forma de onda

modulada vRN, mostrada en la Figura 2.6, es similar al que fue utilizado para

RN obtenidos a través de la Expresión (2.9).

vRN. De igual manera, se

derivó una expresión para los componentes armónicos de la forma de onda modulada vMG, AMG(n), con

el fin de ser sustituida en la Ecuación (2.5) y así obtener finalmente ARN(n).

La forma de onda vMG, mostrada en la Figura 2.7(a), está compuesta de p pulsos y es obtenida a

través de una técnica PWM de balance voltaje-tiempo. En esta técnica se asigna a cada pulso dos

anchos, δ1m y δ2m, los cuales son asimétricos y están referidos al centro del periodo de switcheo, TS.

Estos anchos de pulso son calculados igualando el área de la señal de referencia,

La Figura 2.7(b) muestra un acercamiento a dos periodo de switcheo de las señales

vMG, y de la señal

modulada, vMG, sobre un periodo de switcheo, como se detalla a continuación.

MGv y vMG,

con el que se realizó el cálculo de los anchos de pulso δ1ml y δ2ml pertenecientes al m-ésimo pulso

izquierdo, y δ1mr y δ2mr pertenecientes al m-ésimo pulso derecho. Por inspección del m-ésimo pulso

Figura 2.8. Magnitud normalizada de los armónicos de bajo orden de RNv . κ = Vs/2.


36

izquierdo de la Figura 2.7(b), las áreas Ap1l y Ap2l se determinaron como las Expresiones (2.10) y (2.11)

respectivamente:

( )1 1 02p l pulse mlA V δ δ= − (2.10)

( )2 2 02p l pulse mlA V δ δ= − (2.11)

y las áreas As1l y As2l de v

( )1 0 0122 1s l mA κδ α δπ

= + −

MG, como las Expresiones (2.12) y (2.13):

(2.12)

( )2 0 0122 1s l mA κδ α δπ

= + + (2.13)

Igualando las áreas Ap1l = As1l y Ap2l = As2l, y despejando δ1ml y δ2ml respectivamente:

( )01 0 0

121ml mpulseVκδ

δ α δ δπ

= + − + (2.14)

( )02 0 0

121ml mpulseVκδ

δ α δ δπ

= + + + (2.15)

Usando un análisis similar para el m-ésimo pulso derecho, es posible determinar los anchos de

pulso δ1mr y δ2mr:

( )01 0 0

121mr mpulseVκδ

δ α δ δπ

= − − + (2.16)

( )02 0 0

121mr mpulseVκδ

δ α δ δπ

= − + + (2.17)

Por otra parte, el espectro armónico AMG(n) puede ser calculado como la suma de los armónicos

de cada uno de los pulsos de la forma de onda vMG, AMGP(n), esto es:

( ) ( , )1

p

MG n MGP m nm

A A=

=∑ (2.18)

en donde p es el número total de pulsos que compone la forma de onda vMG y que debe ser impar para

que el convertidor trabaje adecuadamente en este modo de operación.

Los coeficientes complejos de AMGP(m,n) pueden ser calculados utilizando el m-ésimo pulso

izquierdo de la Figura 2.7(b) y la serie exponencial de Fourier:


37

0

0

2

( , )2

12

m

m

jn tMGP m n MGPA v e d t

α δω

α δ

ωπ

+−

−

= ∫ (2.19)

Reorganizando los límites de la integral (2.19) de acuerdo con la Figura 2.7(b):

1 2 0

0 1 2

2

( , )2

12

m m m m m

m m m m m

jn t jn t jn tMGP m n pulse pulse pulseA V e d t V e d t V e d t

α δ α δ α δω ω ω

α δ α δ α δ

ω ω ωπ

− + +− − −

− − +

= − + −

∫ ∫ ∫ (2.20)

en donde los anchos de pulso δ1ml y δ2ml han sido generalizados a δ1m y δ2m con el fin de utilizar la

expresión para cualquier pulso en el periodo de vMG. Desarrollando las integrales y reduciendo la

Expresión (2.20) es posible obtener:

( ) ( )2 1( , ) 0sin 2m m mpulse jn jn jn

MGP m n

jVA j e e n e

nδ δ αδ

π− − − = − − (2.21)

que denota los coeficientes complejos del espectro armónico del m-ésimo pulso de la señal vMG.

Sustituyendo (2.21) en (2.18) y usando los anchos de pulso δ1ml, δ2ml, δ1mr y δ2mr,

correspondientes a las ecuaciones (2.14) a (2.17), AMG(n) puede ser expresada como:

( ) ( )2 1

1 1

2 2

1 1( , ) 0

1 2 2

1 1

2 2

1 2

1sin 2 2

1 2

m m m

m ml

m ml

ppulse m mljn jn jn

MG m nm m mr

m mr

m mr

pm

jV pA j e e n e mn

pm

δ δ α

δ δδ δ

δ δδ

δ δπ

δ δδ δ

− − −

=

= +∀ < =

= + = − − ∀ = = = + ∀ >=

∑ (2.22)

en donde αm es el centro del periodo de switcheo y puede ser expresada como:

1

2m swpT mα + = −

(2.23)

Finalmente, el espectro armónico ARN(n) puede ser calculado sustituyendo la Ecuación (2.22) en

(2.5):

( ) ( )2 10

1

( )

1 2( ) sin 2 ...

... 1 & 12 1, 1,2,3,...

0

m m m

pjn jn jnnS

m

RN n

Vj j j e e n en

A n n k k

δ δ αδπ

− − −

=

− + − − = ∀ = = ± =

∑

en otros casos

(2.24)

en donde VS = 2Vpulse, y:


38

1 1

2 2

1 1

2 2

1 1

2 2

1 2

1 2

1 2

m ml

m ml

m ml

m mr

m mr

m mr

pm

pm

pm

δ δδ δ

δ δδ δ

δ δδ δ

= +∀ <=

= +∀ ==

= +∀ >=

(2.25)

Usando la Expresión (2.24) con un número de pulsos p = 19, o bien, una frecuencia de

switcheo, fsw, de 6840 Hz, se encontró que el valor absoluto de la fundamental de vRN, |vRN|, es de

0.6514VS con una THD para los primeros 39 armónicos del 1.03%. El número de pulsos fue elegido en

base a un estudio preliminar realizado en [2-2] de manera que se obtuviera una THD mínima a la salida

del convertidor. La Figura 2.9 presenta la magnitud normalizada de los primeros 39 armónicos de vRN

calculados con la Expresión (2.24) que son muy semejantes a los del espectro de v

RN presentados en la

Figura 2.8. La mayor discrepancia entre estos dos espectros se presenta en las armónicas de orden

mayor a la 90ª en donde la implementación de la modulación aumenta de manera significativa la

magnitud de los armónicos pero sin rebasar el 10% de la fundamental; estos armónicos no son

presentados debido a que la resolución de las gráficas se reduce, pero pueden ser determinados usando

la expresión (2.24).

Figura 2.9. Magnitud normalizada de los armónicos de bajo orden de vRN para el modo de inversión de siete niveles PWM. fsw = 6.84 kHz.


39

En la Figura 2.10 se grafica de manera comparativa, la magnitud normalizada de los primeros

39 armónicos de vRN para siete niveles, y de vRN para siete niveles PWM. Así mismo, también se

presenta la THD calculada con los primeros 39 armónicos de cada espectro. Los armónicos de vRN para

siete niveles PWM presentados en la Figura 2.10, fueron calculados usando la Expresión (2.24) para

una frecuencia de switcheo de 6.84 kHz, mientras que los armónicos de vRN para siete niveles fueron

determinados usando la Expresión (B.3) cuya obtención se detalla en el Apéndice B de esta tesis. La

gráfica de la Figura 2.10, muestra que de manera inherente a la operación del convertidor, la mayor

parte de los armónicos son eliminados a excepción de las bandas laterales de los múltiplos de la 12ª.

Por otra parte, la implementación de la modulación PWM reduce en más de un 70% la magnitud de los

armónicos de bajo orden respecto a la operación de siete niveles, disminuyendo la THD en un 92.56%.

2.6. Verificación de la operación de siete niveles PWM del convertidor a

través de simulación y experimentación

Con el fin de verificar la operación teórica del convertidor en el modo de siete niveles PWM,

se elaboró un prototipo de 1 kW. Este prototipo está constituido por tres etapas: la etapa de control, la

etapa de interface y la etapa de potencia.

Figura 2.10. Magnitud normalizada de los armónicos de bajo orden de vRN para siete niveles y siete niveles

PWM. fsw = 6.84 kHz.


40

Figura 2.11. Formas de onda de simulación, lado derecho, y experimentales, lado izquierdo. (a) vMG; (b) vR1N; (c) vRSec; (d) vRN. Voltaje de suministro VS = 250 V; frecuencia fundamental f = 60Hz; frecuencia de

switcheo fsw = 6.84kHz.


41

La etapa de control consta de un microcontrolador AVR ATMEGA 2560 en donde se

implementó un algoritmo para generar las señales de control de los transistores, de manera que la

frecuencia fundamental de las formas de onda de salida fuera de 60 Hz y que la modulación PWM

tuviera 19 pulsos por periodo de la forma de onda vMG, produciendo en las formas de onda de salida

una frecuencia de switcheo 6.84 kHz. La implementación del programa de control para el

microcontrolador se describe en el Capítulo IV de esta tesis.

La etapa de interface, está constituida por un arreglo de compuertas lógicas y tiene la finalidad

de evitar que el convertidor se cortocircuite debido a algún error en la etapa de control.

Finalmente la etapa de potencia está basada en el circuito esquemático del inversor, Figura 2.1,

y está constituida de dos puentes inversores trifásicos CM15TF-12H, y un transformador delta-estrella

de 1 kW cuya relación de número de vueltas por fase es 278:481, [2-4]. El diseño y método de

construcción de este prototipo se detalla en el Capítulo V.

2.6.1 Resultados experimentales y de simulación

Los resultados experimentales fueron obtenidos sin el filtro de salida, alimentando el prototipo

del inversor con un banco de 22 baterías de ácido-plomo de 12 V @ 7 A, y con cargas resistivas de 50

Ohm @ 300 W por fase. El voltaje de suministro medido durante las pruebas varió de 260 V a 250 V a

lo largo de las mediciones debido a la descarga de las baterías.

Por otra parte, la simulación del circuito se llevó a cabo en SABER. El circuito simulado está

constituido por transistores y diodos ideales, además de un transformador delta-estrella cuyos

elementos parásitos fueron establecidos en base a los elementos parásitos del transformador construido

para el prototipo. Las condiciones de simulación utilizadas son idénticas a las de experimentación y el

diagrama eléctrico de la simulación puede ser consultado en la Figura C.1 del Apéndice C.

Las Figuras 2.11 presentan una comparación entre los resultados de simulación, lado izquierdo,

y los experimentales, lado derecho, y es posible observar que las formas de onda de simulación son

consistentes con las formas de onda medidas en el prototipo. Las Figuras 2.11 (a) y (b) muestran el

voltaje vMG, con el cual es posible confirmar la correcta operación de cada uno de los transistores de los

puentes inversores. Las Figuras 2.11 (c) y (d) muestran el voltaje vR1N, que consta de cinco niveles de

voltaje: +2VS/3, + VS/3, 0, -VS/3 y -2VS/3, tal y como se esperaba teóricamente.

Por otra parte, en las Figuras 2.11 (e) y (f) se encuentra graficado el voltaje en el devanado

secundario de la fase R del transformador, VRSec; como se esperaba, este voltaje presenta una forma de

onda pulsante con niveles de voltaje de 3SV+ , cero y 3SV− . Finalmente, las Figuras 2.11 (g) y


42

(h) muestran el voltaje de salida vRN, el cual presenta los siete niveles de voltaje esperados teóricamente

pero con una deformación o curvatura en cada uno de los pulsos de la modulación. La Figura 2.12

muestra la magnificación de uno de los escalones de la forma de onda vRN en donde es posible apreciar

con más detalle la deformación de los pulsos. Esta deformación se debe a los elementos parásitos del

transformador, y en particular a la inductancia de fuga. Esta inductancia parásita puede ser

aprovechada al implementar el filtro de salida, con lo que podría reducirse el tamaño de los inductores

del filtro o incluso eliminarlos del diseño.

La principal discrepancia entre los resultados de simulación y los experimentales se encuentra

en el sobre-voltaje producido durante el encendido y el apagado de algunos transistores para las formas

de onda referidas al nodo neutro del circuito de CA, vR1N y vRN. Estos sobre-voltajes pueden ser

causados por elementos parásitos del transformador no considerados en la simulación. Por otra parte,

al observar con más detalle la forma de onda vRN experimental, es posible notar que los sobre-voltajes

son más severos en las porciones de la forma de onda producidas por la conmutación de los transistores

de los tótems Y2 y principalmente Y1. Es posible que esto se deba a que las terminales de los puentes

inversores, se encuentran soldadas de manera inadecuada, causando elementos parásitos que generan

estos transitorios.

La Figura 2.13 presenta una captura de la pantalla del osciloscopio, que muestra las formas de

onda de siete niveles PWM de las tres fases del convertidor: vRN, vYN y vBN. De acuerdo con esta figura,

Figura 2.12. Pulsos deformados de la forma de onda vRN debido a la inductancia magnetizante del

transformador. Voltaje de suministro VS = 250 V; frecuencia fundamental f = 60Hz; frecuencia de switcheo fsw = 6.84kHz. 50 V/div; 500 us/div.


43

el voltaje de la fase vBN presenta un ligero desbalance del 6.25% en su amplitud con respecto a las

formas de onda vRN y vYN.

2.7. Resumen

En este capítulo se analizó el modo de operación de siete niveles PWM del inversor. La

operación PWM se logró introduciendo un pequeño periodo de conmutación de alta frecuencia en las

formas de onda de control de siete niveles. La implementación de la modulación permitió reducir el

contenido armónico de bajo orden de las formas de onda de salida del convertidor en más de un 50%

reduciendo del THD total en un92.56%.

Los resultados teóricos de la operación fueron confirmados a través de simulaciones y

experimentalmente empleando un prototipo del convertidor de 1 kW. Los resultados obtenidos por

ambos métodos fueron congruentes y presentan un comportamiento muy similar al esperado

teóricamente.

En comparación con otras técnicas de control que producen formas de ondas de siete niveles

usando prototipos distintos [2-4 – 2-6], el prototipo y esquema de control propuestos tienen las

siguientes ventajas:

• El número de dispositivos de switcheo es pequeño.

Figura 2.12. Formas de onda vRN, vYN y vBN experimentales para el modo de inversión de siete niveles PWM. ..Voltaje de suministro VS = 260 V; frecuencia fundamental f = 60Hz; frecuencia de switcheo fsw = 6.84kHz.

50 V/div; 2.5 ms/div.


44

• La utilización de un transformador trifásico en la topología del convertidor, no es muy

atractiva, pero evita que se utilicen topologías de circuitos sujetos a la fase neutra,

capacitores flotantes, o la utilización diversas fuentes de corriente directa.

• La implementación de la operación PWM no requiere que los transistores operen a alta

frecuencia durante todo el periodo de la forma de onda fundamental, evitando así que las

pérdidas por switcheo sean pequeñas.

2.8. Referencias

[2-1] Araujo-Vargas, I. Forsyth, A.J. Chivite-Zabalza, F.J., “High-Performance Multipulse Rectifier With Single-Transistor Active Injection,” in IEEE Transactions on Power Electronics, vol. 23, no. 3, pp. 1299 – 1308, May 2008.

[2-2] Araujo-Vargas, I. Forsyth, A.J. Chivite-Zabalza, F.J., “Determination of an Ideal

Ripple Injection Technique for High Performance Multi-Pulse Rectifiers,” in Proc. 11th International Power Electronics Conf., pp. 147 – 155.

[2-3] Mondragón-Escamilla, N.; Villarruel-Parra, A.; Araujo-Vargas, I.; Sanchez-Garcia

J.C., “Design and Construction of a Three-Phase Transformer for a 1 kW Multi-level Converter,” in Proceedings of International Conference On Electrical, Communications and Computers, Cholula, Puebla, Feb. 26 – 28, 2009, pp. 74-78.

[2-4] Chen Alian, He Xiangning, “A hybrid clamped multilevel inverter topology with neutral point voltage balancing ability,” in Proc. IEEE Power Electronics Specialists Conf., Aachen, Germany, Jun. 20 – 25, 2004, vol. 5, pp. 20-25.

[2-5] Zhang Fan, Yang Shuitao, F.Z. Peng, Qian Zhaoming, “A zigzag cascaded multilevel

inverter topology with self voltage balancing,” in Proc. IEEE Applied Power Electron. Conf. And Expo., Austin, TX, Feb. 24 – 28, 2008, pp. 1632-1635.

[2-6] Wang Kui, Li Yongdong, Zheng Zedong, “A new transformerless cascaded multilevel

converter topology,” in Proc. IEEE Energy Conversion Congress and Expo., San Jose, CA, Sept. 20 – 24, 2009, pp. 3124-3129.

45

Capítulo III

Inversión de Voltaje de Trece Niveles

PWM

3.1. Introducción

De igual manera que en la operación de siete niveles, es posible implementar una modulación

PWM para el modo de inversión de trece niveles, modificando las formas de onda de control de los

transistores del inversor.

En este capítulo se analiza la forma en que la operación de trece niveles PWM del convertidor

puede ser producida haciendo uso de los circuitos equivalentes del inversor. Posteriormente, se realiza

el análisis armónico de las formas de onda de salida y finalmente, los resultados teóricos son

verificados experimentalmente y a través de simulaciones.

3.2. Operación del inversor en el modo de trece niveles PWM

La Figura 3.1 muestra el diagrama eléctrico del circuito inversor que se emplea para este modo

de operación. Cabe resaltar que a diferencia del diagrama mostrado en la Figura 2.1 del Capítulo II,

este nuevo circuito incorpora un switch bidireccional, o bien, circuito inyector, el cual se encuentra

conectado entre el punto medio del riel de CD, G, y el punto medio entre los puentes inversores, M.

A continuación se describe la operación del convertidor. Para ello se considerará que el

circuito opera en estado estable y bajo condiciones ideales: componentes sin pérdidas, suministro ideal

de CD y corriente de magnetización nula en el transformador.

La Figura 3.2(a) muestra el circuito equivalente de CD del convertidor. En este circuito

equivalente, al igual que en el del Capítulo II, los transistores QB y QT representan los tres tótems de los

puentes inversores inferior y superior respectivamente. Estos transistores serán considerados activos si

Capítulo III Inversión de Voltaje de Trece Niveles PWM

46

ambos transistores de un tótem del puente inversor correspondiente, se encuentran encendidos

simultáneamente y desactivados en cualquier otro caso. Por otra parte, los diodos de marcha libre DB y

DT que se encuentran conectados a los transistores QB y QT en antiparalelo, representan al par de diodos

de marcha libre de un tótem del puente inversor correspondiente, que al igual que los transistores, se

consideran en estado de conducción, si y solo si, ambos diodos de un tótem conducen

simultáneamente. Las fuentes de corriente i1 e i2 representan las corrientes de salida de los puentes

inversores, que son causadas por la conmutación de los transistores del convertidor. Por último, y a

diferencia del circuito equivalente empleado para la operación de siete niveles, se incluye un switch

bidireccional conectado entre el punto medio de los transistores, M, y el punto medio del riel de CD, G.

Este circuito equivalente, puede presentar diversas configuraciones, pero para los fines de explicación

del funcionamiento básico, solo las tres configuraciones mostradas en la Figura 3.2 son consideradas.

La Figura 3.3 muestra las formas de onda del circuito equivalente. Como primera forma de

onda se muestra la señal de control del switch bidireccional, vgsb, la cual es un tren de pulsos

modulados, cuya frecuencia fundamental es doce veces mayor a la frecuencia fundamental del sistema

y por tanto, dos veces mayor a la frecuencia fundamental de la forma de onda vMG. La segunda y

tercera formas de onda mostradas, son las señales de control de los transistores QB y QT, vge-B y vge-T

respectivamente. Estas señales se encuentran activas durante π/6 radianes conmutando de manera

complementaria a la señal vgsb, y presentan un lapso de inactividad durante el resto de su periodo.

Los voltajes de entrada de los puentes inversores, vB y vT, son la cuarta y quinta formas de onda

mostradas en la Figura 3.3, que a diferencia de la operación de siete niveles, son trenes de pulsos

Figura 3.1. Circuito inversor de potencia de trece niveles PWM.


47

modulados que presentan tres niveles de voltaje: cero, +VS/2 y +VS. La sexta forma de onda mostrada

es vMG, la cual presenta una frecuencia fundamental seis veces mayor a la frecuencia fundamental del

sistema y es un tren de pulsos modulados que durante la mitad de su periodo conmuta entre –VS/2 y 0 y

durante la otra mitad entre 0 y +VS/2. Además sobre esta forma de onda, se muestra la señal modulante

triangular, que al igual que en el Capítulo II, se eligió para obtener una THD mínima a partir de [3-1].

La última forma de onda mostrada en la Figura 3.3 es una aproximación al primer periodo de la

forma de onda vMG, en la que se denotan las configuraciones del circuito equivalente involucradas en su

construcción, y en donde es posible observar que se constituye de una parte negativa y una positiva,

cuya duración es de π/6 cada una. Durante la parte negativa, el circuito equivalente se encuentra

conmutando entre las Configuraciones 1 y SB. La Configuración 1, Figura 3.2(b), contempla los

transistores QT y el switch QSB apagados, mientras que el transistor QB está encendido permitiendo que

la corriente i2 fluya al suministro y sujetando los voltajes vB a cero, vT a +VS y vMG a –VS/2, Figura 3.3.

Esta configuración finaliza una vez que el transistor QB es desactivado dando paso a la Configuración

SB. La Figura 3.2(d) muestra la Configuración SB en donde los transistores QB y QT se encuentran

desactivados mientras que el switch bidireccional QSB se encuentra activado, sujetando los voltajes vB y

vT a +VS/2 y el voltaje vMG a cero, Figura3.3; esta configuración acaba cuando el switch es apagado

dando paso nuevamente a la Configuración 1 y repitiendo el ciclo hasta que la parte negativa de la

forma de onda vMG termina.

Figura 3.2. Circuito equivalente del convertidor y configuraciones para el modo de inversión de trece

niveles. (a) Circuito equivalente; (b) Configuración 1; (c) Configuración 2; (d) Configuración SB.


48

Durante la parte positiva de la forma de onda vMG, el circuito equivalente alterna entre las

Configuraciones SB y 2. La configuración SB sujeta los voltajes vB y vT a +VS/2 y el voltaje vMG a

cero, Figura 3.3, y al finalizar da paso a la Configuración 2. La Configuración 2, mostrada en la Figura

3.2(c), presenta al transistor QB y al switch QSB desactivados, y al transistor QT activo, permitiendo que

la corriente i1 fluya libremente al suministro y que los voltajes vB, vT y vMG sean sujetados a +VS, cero y

+VS/2 respectivamente, Figura 3.3. La Configuración 2 termina cuando el transistor QT es desactivado

dando paso a la Configuración SB nuevamente repitiendo el ciclo durante π/6 radianes.

En resumen, a diferencia de la operación PWM de siete niveles que intercala permanentemente

las Configuraciones 1 y 2 de acuerdo con el esquema de modulación, la operación PWM de trece

niveles intercala durante la mitad del ciclo de la forma de onda vMG a las Configuraciones 1 y SB,

mientras que para la otra mitad a las Configuraciones SB y 2.

Figura 3.3. Formas de onda ideales para la operación PWM de trece niveles.


49

Figura 3.4. Formas de onda de control para inversión en el modo de trece niveles PWM. (a) Grupo de

señales de para el puente inversor inferior; (b) Grupo de señales para el puente inversor superior; (c) Señal del switch bidireccional; (d) Forma de onda vMG y Vectores de Estado de los Transistores, TSV, involucrados.


50

3.3. Deducción del esquema de control para el modo de inversión de trece

niveles PWM

La Tabla 1.3 del Capítulo I muestra los Vectores de Estado de los Transistores, TSV,

involucrados en la producción de los diferentes niveles de voltaje de las formas de onda de trece

niveles a la salida del convertidor. Además esta tabla muestra la relación que guarda cada uno de estos

TSV con las configuraciones del circuito equivalente para trece niveles, en donde es posible observar

que los TSV impares corresponden a la Configuración 1, los TSV pares a la Configuración 2 y los TSV

que están denotados como svnb y que se encuentran entre un TSV par y uno impar, corresponden a la

Configuración SB.

Por otra parte, una característica común entre la operación de trece niveles normal y la

operación de trece niveles PWM, es que, tanto los circuitos equivalentes como sus configuraciones son

idénticos, y por ello los TSV de la Tabla 1.3 pueden ser utilizados para deducir las señales de control

del inversor de manera similar a como fue realizado en el Capítulo II.

De acuerdo con el análisis de la sección anterior, la operación PWM de trece niveles se logra

alternando el circuito equivalente a alta frecuencia durante π/6 radianes entre las Configuraciones 1 y

SB y durante otros π/6 radianes entre las Configuraciones SB y 2, produciendo la forma de onda vMG

bipolar de tres niveles modulada. Por tanto, el inversor debe ser conmutado en cuatro fases distintas

con una duración de π/12 radianes para lograr la modulación de la forma de onda vMG como se explica

a continuación. Durante la primera fase el convertidor debe ser alternado entre sv1 y sv1B a fin de

conmutar entre las Configuraciones 1 y SB. En la segunda fase la conmutación debe ser entre sv1B y

sv2 para lograr la conmutación de la primera mitad de las Configuraciones SB y 2. La tercera fase

alterna entre sv2 y sv2B para lograr la conmutación de la segunda mitad de las Configuraciones 2 y SB.

Finalmente la cuarta fase alterna el circuito entre sv2B y sv3 intercambiando el circuito entre las

Configuraciones SB y1 nuevamente y finalizando el ciclo. Este ciclo se repite seis veces a lo largo del

periodo de las formas de onda de salida, de manera que todos los TSV sean abarcados.

La Figura 3.4 presenta las señales de control de los transistores deducidas usando la lógica

anterior y la manera en que se relacionan con la forma de onda vMG modulada. En primer lugar, la

Figura 3.4(a) muestra el grupo de señales de control correspondiente a los transistores del puente

inversor inferior. Estas señales están retrasadas π/3 radianes, o bien, 60º entre sí y presentan

inicialmente, un periodo de conmutación acorde con la modulación que dura π/12 radianes.

Posteriormente se mantienen activas de manera constante durante π radianes y finalizan con otro

periodo de conmutación con una duración de π/12 radianes; el resto del periodo permanecen


51

desactivadas. La Figura 3.4(b) muestra el grupo de señales de control para los transistores del puente

inversor superior, las cuales son similares a las señales del grupo inferior, sin embargo, el grupo

superior está adelantado π/6 radianes respecto al grupo inferior. La señal de control del switch

bidireccional es mostrada en la Figura 3.4(c) y finalmente, la Figura 3.4(d) muestra la forma de onda

de voltaje vMG.

En comparación con las señales empleadas para la operación de trece niveles, Figuras 1.13(a) y

(b), el tiempo en que cada transistor se encuentra conmutando, ha sido extendido angularmente por π/6

radianes: π/12 radianes antes de ser activados y π/12 después de ser desactivados. Esta extensión

angular de la activación da lugar a un traslape de π/12 radianes en el funcionamiento de los transistores

y el switch bidireccional, el cual, corresponde a la cambio entre las diferentes configuraciones del

circuito equivalente.

La siguiente sección detalla la manera en que son producidas las formas de onda de voltaje de

siete niveles PWM a la salida de cada fase del inversor.

3.4. Producción de la forma de onda vRN de trece niveles modulada

La Figura 3.5 muestra la manera en que la modulación PWM afecta a las formas de onda de

trece niveles del inversor. La primera forma de onda mostrada en la Figura 3.5 es el voltaje vMG que, es

una forma de onda bipolar que presenta un tren de pulsos modulados con una sección negativa de –

VS/2 a cero y una sección positiva de cero a +VS/2. Además se presenta la forma de onda modulante

que es una onda triangular la cual de acuerdo con el análisis presentado en [3-1] se determinó como la

forma de onda para obtener un mínimo THD en las formas de onda de salida del convertidor.

Las segunda forma de onda mostrada en la Figura 3.5, es el voltaje de salida de la fase R del

puente inversor inferior del convertidor, vR1G. Este voltaje presenta a lo largo de su periodo, tres ciclos

de la forma de onda vMG y permanece sujeto a –VS/2 el resto del mismo. La tercera y cuarta formas de

onda son los voltajes de salida de las fases Y y B del puente inversor inferior referidos al punto medio

del riel de CD, vY1G y vB1G, los cuales son iguales a vR1G pero desfasados 2π/3 radianes entre sí. Como

ya fue mencionado en Capítulos anteriores, es posible referir los voltajes vR1G, vY1G y vB1G al nodo

neutro del circuito de CA, sustrayéndoles el voltaje de modo común a través de la Ecuación (2.1). El

voltaje de salida de la fase R del puente inversor inferior, referido al nodo neutro del circuito de CA,

vR1N, es mostrado como la quinta forma de onda de la Figura 3.5 y es una forma de onda de seis niveles

de voltaje con una frecuencia fundamental igual a la frecuencia fundamental del sistema.


52

Figura 3.3. Formas de onda ideales para la operación PWM de trece niveles.


53

La sexta y séptima formas de onda de la Figura 3.5 son los voltajes de salida de las fases R y B

del puente inversor superior, vR2G y vB2G, las cuales son muy parecidas a las formas de onda vR1G y vB1G

presentado a lo largo de su periodo tres ciclos de la forma de onda vMG pero permaneciendo sujetos a

+VS/2 el resto del mismo. El voltaje en el devanado secundario de la fase R del transformador, vRSec es

presentado como la octava forma de onda de la Figura 3.5 y puede ser deducido como la diferencia de

los voltajes vR2G y vB2G multiplicada por la relación del número de vueltas del transformador, Ecuación

(2.3). Finalmente, en la Figura 3.5 se muestra la forma de onda de voltaje de trece niveles modulada

vRN que puede ser calculada como la suma de los voltajes vR1N y vRSec, Ecuación (2.4).

3.5. Análisis armónico de las formas de onda de salida

Para facilitar el desarrollo de la obtención del espectro armónico de las formas de onda de trece

niveles moduladas, se determinó una expresión general del espectro de vRN, ARN(n):

( )( )

( ) 4 1 & 12 1, 1,2,3,...

0 en otros casos

n SMG n

RN n

Vj A j n n k kA nπ

− − ∀ = = ± ==

; (3.1)

esta ecuación, expresa ARN(n) en términos del contenido armónico de la forma de onda vMG, AMG(n), que

tiene una complejidad menor y que está involucrada en la construcción d vRN como se ha descrito en

secciones anteriores. La deducción de AMG(n) se lleva a cabo a continuación.

3.5.1 Análisis armónico de la forma de onda modulada vRN

El procedimiento empleado para determinar el espectro armónico de la forma de onda

modulada de trece niveles vRN, es similar al que fue utilizado para la forma de onda vRN de siete niveles

en el Capítulo II. De igual manera, se derivó una expresión para los componentes armónicos de la

forma de onda modulada vMG, AMG(n), para ser sustituida en la Expresión (3.1) y determinar ARN(n).

La Figuras 3.6(a), (b) y (c) son empleadas para complementar la explicación del

procedimiento. La primera forma de onda mostrada en la Figura 3.6(a) es la forma de onda vMG

promediada, la cual es empleada como forma de onda de referencia para producir la forma de onda

modulada vMG, a través de una técnica PWM de balance voltaje tiempo; la forma de onda vMG

modulada se muestra como la segunda forma de onda de la Figura 3.6(a). La Figura 3.6(b) es una

simplificación de la forma de onda vMG en la cual se muestran únicamente cuatro pulsos, con el fin de

enfatizar la simetría presente y facilitar la determinación de su espectro armónico. Por otra parte, la

Figura 3.6(c) es utilizada para deducir los anchos del m-ésimo pulso de la forma de onda vMG.


54

En la Figura 3.6(b) es posible apreciar que los pulsos de vMG presentan dos tipos de simetría. La

primera de ellas es simetría par respecto al origen ωt = 0, de manera que los pulsos vMGP1 y vMGP2 son

un espejo de los pulsos vMGP3 y vMGP4; la segunda es simetría impar respecto a los ejes ficticios ωt =

±π/12 de manera que los pulsos vMGP2 y vMGP4 son un espejo invertido del pulsos vMGP1 y vMGP3

respectivamente. Estas simetrías son empleadas para simplificar el análisis armónico de la forma de

onda vMG como se describe a continuación.

Figura 3.6. (a) Acercamiento a un periodo de las formas de onda MGv y vMG modulada; (b) Análisis del m-

ésimo pulso de la forma de onda modulada vMG.


55

El espectro armónico AMG(n) puede ser calculado como la suma de los armónicos de cada uno

de los pulsos de la forma de onda vMG, AMGP(n), esto es:

( ) ( , )

1

p

MG n MGP m nm

A A=

=∑ (3.2)

en donde:

( ) 1( ) 2( ) 3( ) 4( )MGP n MGP n MGP n MGP n MGP nA A A A A= + + + , (3.3)

y p es el número total de pulsos de la forma de onda vMG dividido entre 4. Los coeficientes complejos

de AMGP(n) pueden ser calculados a través de la serie exponencial de Fourier, utilizando la Figura 3.6(b):

( )6

( , ) 2 1 3 4

6

12

jn tMGP m n MGP MGP MGP MGPA v v v v e d t

π

ω

π

ωπ

+

−

−

= + + +∫ (3.4)

Reorganizando los límites de la integral (3.3) de acuerdo con la Figura 3.6(b):

2 1

1 2

2 1

1 2

12 12

12 12( , )

12 12

12 12

...1

2...

m m m m

m m m m

m m m m

m m m m

jn t jn tpulse pulse

MGP m n

jn t jn tpulse pulse

V e d t V e d t

A

V e d t V e d t

π πα δ α δω ω

π πα δ α δ

π πα δ α δω ω

π πα δ α δ

ω ω

πω ω

− − + − + +

− −

− − − − + −

− + + +

− −

− − + −

− + + = + + −

∫ ∫

∫ ∫

(3.4)

Desarrollando las integrales y reduciendo la Expresión (3.4) es posible obtener:

( )( ) ( )( )( , ) 1 2

2sin cos cos

12pulse

MGP m n m m m m

VA n n n

nπ α δ α δ

π = − + − −

(3.5)

la cual denota los coeficientes complejos del espectro armónico del m-ésimo pulso de la señal vMG. Por

otra parte, la Figura 3.6(c) muestra un periodo de switcheo de las señales vMG promediada y vMGP1 para

realizar el cálculo de los anchos de pulso δ1m y δ2m. Por inspección de la Figura 3.6(c), las áreas AP1 y

AP2 pueden ser calculadas como:

1 2P pulse mA V δ= (3.6)

y

2 1P pulse mA V δ= , (3.7)

en donde Vpulse es la amplitud de los pulsos de la forma de onda vMG modulada. Por otro lado, las áreas

AS1 y AS2 de MGv , fueron determinadas como las expresiones (3.8) y (3.9) respectivamente:


56

1 0 0122 1

12S mA πκδ α δπ

= + − − (3.8)

2 0 0122 1

12S mA πκδ α δπ

= + + − (3.9)

en donde κ es la amplitud de la forma de onda vMG promediada. Igualando las áreas AP1 = AS1 y AP2 =

AS2, y despejando δ2m y δ1m respectivamente:

1 0 0

122 112m m

pulseVκ πδ δ α δ

π = + + −

(3.10)

2 0 0

122 112m m

pulseVκ πδ δ α δ

π = + − −

(3.11)

que son los anchos de pulso buscados. Sustituyendo la expresión (3.4) en la expresión (3.2) es posible

encontrar AMG(n):

( )( ) ( )( )( ) 1 21

2sin cos cos

12

ppulse

MG n m m m mm

VA n n n

nπ α δ α δ

π =

= − + − − ∑ (3.12)

en donde las Expresiones (3.10) y (3.11) son los anchos de pulso δ1m y δ2m respectivamente y αm puede

ser expresada como:

Figura 3.7. Magnitud normalizada de los armónicos de bajo orden de vRN para el modo de inversión de trece

niveles PWM. fsw = 5.76 kHz.


57

12m swT mα = −

(3.13)

Finalmente, el espectro armónico ARN(n) puede ser calculado sustituyendo la Expresión (3.13)

en la Expresión (3.1):

( )( ) ( )( )1

1 21

( )

4( ) sin cos cos 1 ... 12

... 1 & 12 1, 1, 2,3,...0

pnS

m m m mm

RN n

Vj j n n n

nA

n n k k

π α δ α δπ

−

=

− − − + − − + =∀ = = ± =

∑

en otros casos

(3.14)

La Figura 3.7(a) presenta una gráfica con la magnitud normalizada de los primeros 39

armónicos de vRN obtenidos a partir de la Expresión (3.14) estableciendo p = 4, con el cual el número

total de pulsos en un periodo de vMG fue de 16 o bien con una frecuencia de switcheo, fsw, de 5.76 kHz

para obtener una THD mínima, [3-2]. En esta gráfica se observa que los armónicos menores a la 39ª

tienen una magnitud menor al 1% de la magnitud de la fundamental. La Figura 3.7(b) muestra una

comparación entre los armónicos de bajo orden para la operación de trece niveles normal y para la

operación de trece niveles modulada. De acuerdo a esta figura, la implementación de la modulación

PWM reduce en más del 50% la magnitud de las armónicas, disminuyendo la THD de 6.13% a 1.04%,

o bien, en un 83.03% respecto a la THD de la operación de trece niveles.

Figura 3.8. Magnitud normalizada de los armónicos de bajo orden de vRN para el modo de inversión de trece

niveles y de trece niveles PWM. fsw = 5.76 kHz.


58

(a)

(b)

Figura 3.9. Magnitud normalizada de los primeros 150 armónicos de vRN para: (a) Modo de siete de siete niveles PWM; fsw = 6.84 kHz, y (b) Modo de inversión de trece niveles; fsw = 5.76 kHz.

0 50 100 1500

1

2

3

4

5

6

7

8

9

10

Orden Armónico (n)

2|A

RN(n

)| %

Contenido Armónic Normalizado de VRN para una operación de 7 niveles PWM

X= 109Y= 8.8851

X= 107Y= 7.4255

X= 119Y= 9.2811

X= 121Y= 7.9164

0 50 100 1500

1

2

3

4

5

6

7

8

9

10

Orden Armónico (n)

2|A

RN(n

)| %

Contenido Armónico Normalizado de VRN para una operación de 13 niveles PWM

X= 83Y= 3.6756

X= 109Y= 4.2232

X= 107Y= 4.5598X= 85

Y= 4.0677


59

Figura 3.10. Formas de onda de simulación, lado derecho, y experimentales, lado izquierdo. (a) vMG; (b) vR1N; (c) vRSec; (d) vRN. Voltaje de suministro VS = 250 V; frecuencia fundamental f = 60Hz; frecuencia de

switcheo fsw = 5.76kHz.


60

Por otra parte, el análisis armónico llevado a cabo para la operación de siete niveles PWM

arrojó una THD para los armónicos de bajo orden del 1.03%, la cual es menor a la a la THD de la

operación de trece niveles PWM. Este resultado no es atractivo y podría llevar a pensar que la

implementación de la modulación PWM en el modo de trece niveles no tiene ningún beneficio; pero al

observar el comportamiento del espectro de ambas operaciones para armónicos de alto orden, se puede

llegar a una conclusión diferente.

Las Figuras 3.9(a) y (b) presentan una comparación de los espectros armónicos de los modos

de inversión de siete y trece niveles PWM, para los primeros 150 armónicos. En la Figura 3.9(a) es

posible observar que las bandas laterales de las armónicas 108ª y 120ª incrementan su magnitud,

mientras que en la Figura 3.9(b) son las bandas laterales de las armónicas 84ª y 108ª. Estás armónicas

se ven incrementadas debido a la modulación de alta frecuencia y es posible comprobar que son bandas

laterales de la frecuencia de switcheo; por ejemplo, para la Figura 3.9(a) la frecuencia de switcheo, fsw,

es de 6.84 kHz o bien 114 veces la frecuencia fundamental del sistema y las armónicas 108ª y 120ª,

cuyas bandas laterales se ven incrementadas, son a su vez, bandas laterales de la 114ª.

De acuerdo con las Figuras 3.9(a) y (b) las magnitudes de las armónicas de alta frecuencia para

la operación de siete niveles PWM son menores al 10%, mientras que para la operación de trece

niveles PWM no rebasan el 5%. Esta diferencia, hace más atractiva la operación de trece niveles PWM

ya que al implementar un filtro de salida, la potencia en el mismo es menor debido a la magnitud de

estas armónicas.

3.6. Verificación de la operación de trece niveles PWM del convertidor a

través de simulación y experimentación

La operación teórica del convertidor fue verificada a través de simulaciones, y

experimentalmente usando un prototipo de 1 kW del convertidor. Este prototipo fue construido usando

dos puentes inversores trifásicos CM15TF-12H, y un transformador delta-estrella elaborado con un

núcleo enrollado tipo E de la marca Wiltan y con una relación de número de vueltas por fase de

278:481, [3-3]. Los capacitores de filtrado del suministro, Cf, están formados por dos capacitores de

polipropileno de 10 uF @ 360 V CD y un capacitor electrolítico de 100 uF @ 350 V CD conectados en

paralelo. El diseño y construcción del prototipo del inversor se detalla en el Capítulo V. Las señales

de control empleadas fueron generadas con un microcontrolador AVR ATMEGA 2560 cuyo algoritmo

de programación se describe en el Capítulo IV.


61

Para la obtención de los resultados experimentales de esta sección se retiro el filtro de salida y

el prototipo fue alimentado con un banco de 22 baterías de ácido-plomo de 12 V @ 7 Ah generando un

voltaje de suministro que varió durante las pruebas de VS = 260 V a VS = 250 V debido a la descarga de

las baterías. El algoritmo de control en el microcontrolador fue implementado fue programado para

generar una frecuencia fundamental de salida, f, de 60Hz y una frecuencia de switcheo para la

modulación, fsw, de 5.76 kHz.

Por otra parte, la simulación del circuito se llevó a cabo en SABER reproduciendo las mismas

condiciones en las que se realizaron las pruebas experimentales. El diagrama esquemático

implementado para la simulación se muestra en la Figura C.1 del Apéndice C.

3.6.1. Resultados experimentales y de simulación

La Figura 3.10 muestra una comparación de un ciclo completo de los resultados de simulación,

lado derecho, y experimentales, lado izquierdo, del inversor. Las Figuras 3.10(a) y(b) presentan el

voltaje vMG con el cual es posible verificar la correcta operación de los transistores de los puentes

inversores y del switch bidireccional, ya que la activación de los tótems del inversor dan lugar a esta

forma de onda. Las Figuras 3.10(c) y (d) muestran el voltaje de salida de la fase R del puente inversor

inferior respecto al nodo neutro del circuito de CA, vR1N. Este voltaje está conformado por siete niveles

de voltaje, incluyendo el nivel cero, como se esperaba teóricamente. El voltaje en la fase R del

Figura 3.11. Formas de onda vRN, vYN y vBN experimentales para el modo de inversión de trece niveles PWM. ..Voltaje de suministro VS = 260 V; frecuencia fundamental f = 60Hz; frecuencia de switcheo fsw = 5.76kHz.

50 V/div; 2.5 ms/div.


62

devanado secundario del transformador, vRSec, es presentado en las Figuras 3.10(e) y (f). Finalmente las

Figuras 3.10(g) y (h) muestran el voltaje de salida modulado de trece niveles vRN.

Al igual que en la operación de siete niveles, es posible observar en los resultados

experimentales que existen varios sobre-voltajes durante el encendido y el apagado de los transistores.

Se piensa que estos sobre-voltajes se deben en mayor parte a la presencia de elementos parásitos en el

prototipo los cuales dificultan el apagado y el encendido de los transistores.

Por otro lado, la forma de onda de salida vRN, presenta, una deformación en los pulsos debido a

la inductancia de fuga del transformador; y es notable, como debido a esta deformación, la forma de

onda de salida se asemeja más a una forma de onda sinusoidal. Esta inductancia, como se mencionó en

capítulos anteriores, puede ser empleada para formar el filtro de salida del inversor.

La Figura 3.11 muestra las formas de onda de salida de las tres fases del inversor vRN, vYN y vBN,

las cuales presentan un ligero desbalance en la forma de onda vBN cuya magnitud está reducida en un

6.25% respecto a la amplitud de vRN y vYN. Este desbalance se debe a una asimetría presente en el

devanado de la fase B del transformador.

3.7. Resumen

En este capítulo se analizó el modo de inversión de trece niveles PWM del convertidor. Este

modo de inversión, a diferencia del modo de inversión de siete niveles, emplea un transistor extra

conectado entre las terminales M y G para aumentar el número de escalones de voltaje en la forma de

onda de salida vRN.

La operación PWM se logró modificando el esquema de control de la inversión de trece

niveles normal, traslapando la operación del switch bidireccional y de los transistores a modo de que

durante un breve periodo de tiempo, conmutaran complementariamente de acuerdo con el esquema de

modulación.

El análisis armónico de las formas de onda de salida de trece niveles PWM, permitió concluir

que la distorsión armónica total para los armónicos de bajo orden es reducida un 83.03% con respecto a

la operación de trece niveles; pero, en comparación con la distorsión armónica obtenida para la

operación de siete niveles PWM, no existe una diferencia significativa. Por esta razón, se realizó un

análisis del espectro armónico de alto orden para los modos de inversión de siete y trece niveles PWM

con el que se concluyó que la operación PWM de trece niveles es más atractiva debido a que la

magnitud de sus armónicos de alta frecuencia es aproximadamente 50% menor a la magnitud de los

armónicos de alta frecuencia de la operación de siete niveles modulada.


63

Finalmente, la operación teórica fue verificada a través de resultados de simulación obtenidos

en SABER, y experimentales obtenidos en un prototipo de 1 kW.

3.8. Referencias

[3-1] Araujo-Vargas, I. Forsyth, A.J. Chivite-Zabalza, F.J., “High-Performance Multipulse Rectifier With Single-Transistor Active Injection,” in IEEE Transactions on Power Electronics, vol. 23, no. 3, pp. 1299 – 1308, May 2008.

[3-2] Araujo-Vargas, I. Forsyth, A.J. Chivite-Zabalza, F.J., “Determination of an Ideal

Ripple Injection Technique for High Performance Multi-Pulse Rectifiers,” in Proc. 11th International Power Electronics Conf., pp. 147 – 155.

[3-3] Mondragón-Escamilla, N.; Villarruel-Parra, A.; Araujo-Vargas, I.; Sanchez-Garcia


64

Capítulo IV

Algoritmos de Control PWM del

Convertidor

4.1. Introducción

En este capítulo se describen los algoritmos de control desarrollados para generar las señales

de control del convertidor en los modos de inversión de siete y trece niveles con modulación por ancho

de pulso. Primeramente, se retoma el análisis de las formas de onda de control realizado en los

Capítulos II y III con el fin de resumir las características más importantes de estas señales.

Posteriormente se describe la manera en que los algoritmos desarrollados trabajan y fueron

implementados en un microcontrolador de 8-bits. El capítulo se concluye verificando la operación de

estos algoritmos experimentalmente.

4.2. Control para el modo de inversión de siete niveles PWM

En la Figura 2.5 del Capítulo II de esta tesis se presenta el esquema de control de los

transistores del convertidor para un modo de operación de siete niveles PWM. En este esquema de

control es posible observar que durante un periodo angular de π/6 radianes un transistor del puente

inversor inferior y un transistor del puente inversor superior tienen un traslape de operación, durante el

cual, conmutan de manera complementaria y de acuerdo con el esquema de modulación PWM. Esta

conmutación corresponde a alternar el convertidor entre un par consecutivo de los doce distintos

Vectores de Estado de los Transistores, TSV, mostrados en la Tabla 4.1.

En esta tabla es posible apreciar que los TSV están relacionados con distintos Vectores de

Voltaje de Salida, OVV, que producen los niveles de voltaje de las formas de onda moduladas de siete

Capítulo IV Algoritmos de Control PWM del Convertidor

65

niveles a la salida del convertidor. La Tabla 4.1 es idéntica a la Tabla 1.1 del Capítulo I y se presenta

nuevamente en este capítulo para facilitar su consulta.

4.2.1. Algoritmo de control para el modo de inversión de siete niveles PWM

El algoritmo que se propone a continuación, fue diseñado para ser implementado en un

microcontrolador de 8-bits ATMEGA 2560, pero la lógica empleada es generalizada para que pueda

ser implementado incluso usando arreglos de compuertas lógicas.

El objetivo principal al diseñar este algoritmo fue emplear una sola señal modulada para

controlar el periodo en que el estado de los transistores de cada TSV es mostrado en un puerto del

microcontrolador. Este algoritmo consta de dos etapas: el generador de interrupciones PWM y el

generador de las secuencias de control cuyo diagrama a bloques se muestra en las Figuras 1.1(a) y (b).

Las siguientes secciones describen de manera detallada la operación de cada una de estas etapas.

4.2.1.1.Generador de Interrupciones PWM

La operación de esta etapa será descrita empleando la Figura 4.1(a) y el diagrama de

interrupciones de la Figura 4.2. La Figura 4.2, muestra como primeras formas de onda, la señal

modulante, vM, que es una señal triangular cuya frecuencia es seis veces mayor que la frecuencia

fundamental del sistema y la señal portadora, vC. La comparación de vM y vC da lugar a la forma de

Tabla 4.1. Vectores de Estado de los Transistores y Vectores de Voltaje de Salida para Siete Niveles.

Config.

Vectores de Estado de los Transistores

(TSV)

Q12 Q11 Q10 Q9 Q8 Q7 Q6 Q5 Q4 Q3 Q2 Q1


vRN vYN vBN

1 sv1 1 1 0 0 0 1 1 1 1 0 0 1 0 3SV− 3SV+ 2 sv2 1 1 0 0 1 1 1 1 0 0 0 1 3SV+ 2 3SV− 3SV+ 1 sv3 1 0 0 0 1 1 1 1 0 0 1 1 3SV+ 3SV− 0 2 sv4 1 0 0 1 1 1 1 0 0 0 1 1 2 3SV+ 3SV− 3SV− 1 sv5 0 0 0 1 1 1 1 0 0 0 1 1 3SV+ 0 3SV− 2 sv6 0 0 1 1 1 1 0 0 0 0 1 1 3SV+ 3SV+ 2 3SV− 1 sv7 0 0 1 1 1 0 0 0 1 1 1 1 0 3SV+ 3SV− 2 sv8 0 1 1 1 1 0 0 0 1 1 1 0 3SV− 2 3SV+ 3SV− 1 sv9 0 1 1 1 0 0 0 1 1 1 1 0 3SV− 3SV+ 0 2 sv10 1 1 1 1 0 0 0 1 1 1 0 0 2 3SV− 3SV+ 3SV+ 1 sv11 1 1 1 0 0 0 1 1 1 1 0 0 3SV− 0 3SV+ 2 sv12 1 1 1 0 0 1 1 1 1 1 0 0 3SV− 3SV− 2 3SV+



66

onda modulada, vMOD, mostrada como la segunda señal en la Figura 4.2. La señal vM es generada

digitalmente a través de un timer de 16 bits que tiene un registro de acceso representado por el bloque

Registro Timer, por otra parte, la señal vC es generada a través de dos tablas de consulta denotadas por

los bloques Tabla Intersecciones Filo de Ascenso y Tabla Intersecciones Filo Descenso que fueron

previamente determinadas usando los valores instantáneos de intersección entre vM y vC.

Los cuatro registros de comparación A a D representados por los bloques Registro Comp. A a

D producen vMOD. El registro de comparación A, es usado para generar una Interrupción por filo de

Ascenso cada vez que vM interseca a vC produciendo un filo de ascenso en la forma de onda vMOD. Esta

interrupción incrementa el valor del índice de la Tabla Intersecciones Filo de Ascenso en uno y carga

la siguiente intersección al registro de comparación A.

El registro de comparación B es usado de manera similar al registro de comparación A, pero al

ocurrir una intersección entre vM y vC en la pendiente positiva de vC causando un filo de descenso en vM,

se produce una Interrupción por Filo de Descenso la cual incrementa en uno el índice de la Tabla

Intersecciones Filo Descenso y carga el nuevo valor de la intersección al registro de comparación B.

El registro de comparación C produce una Interrupción Valle cuando vM alcanza su valor

mínimo, la cual reinicia los índices de las tablas para empezar con un nuevo ciclo de vMOD; mientras

que el registro de comparación D, produce una Interrupción Cresta cuando vMOD alcanza su valor

máximo. Estas tres interrupciones, son utilizadas para controlar la etapa del generador de secuencias

de control como se describe a continuación.

Figura 4.1. Diagrama a bloques del algoritmo de control para el modo de inversión de siete niveles. (a) Etapa

Generadora de Interrupciones PWM; (b) Etapa Generadora de Secuencias de Control.


67

4.2.1.2.Generador de Secuencias de Control para siete niveles PWM

La operación de esta etapa será descrita usando el diagrama a bloques de la Figura 4.1(b) y las

formas de onda de la Figura 4.2(a). El Generador de Secuencias consiste de un Detector de Filos y un

Detector de Pendiente, que están representados en el diagrama a bloques por dos flip-flops que usan las

cuatro interrupciones descritas anteriormente como entradas y cuyas salidas se encuentran conectadas a

una compuerta lógica X-OR. Así mismo en esta etapa se puede encontrar un bloque llamado Selector

de Registro el cual está conectado a la salida de la compuerta XOR y está encargado de seleccionar

entre dos registros, Reg1 y Reg2, que contienen dos TSV consecutivos, para ser enviados al puerto de

salida. Finalmente el bloque Actualiza Secuencia está encargado de cargar el TSV contenido en Reg2 a

Reg1 y calcular el siguiente TSV para después cargarlo en Reg2.

Inicialmente, en la Figura 4.2(a), el Timer se encuentra en la pendiente positiva de la señal

modulante, poco después de la Interrupción por Valle, por lo que del Detector de Pendiente tiene un

estado lógico “0” a su salida. Tiempo después, vM interseca a vC produciendo una Interrupción Filo de

Ascenso que hace que el Detector de Filo cambie su estado lógico a “1”, el cual, al ser procesado por la

Figura 4.2. (a) Diagrama de interrupciones para el algoritmo de la etapa Generador de Interrupciones PWM. (b)

Diagrama de interrupciones para el Timer 1.


68

compuerta XOR junto con el estado lógico del Detector de Pendiente, permite que el Selector de

Registro cargue los datos de Reg2 al puerto de salida. La siguiente interrupción producida por la

intersección entre vM y vC es una Interrupción por Filo de Descenso. Esta interrupción cambia el

estado lógico del Detector de Filo a “0” causando a través de la compuerta XOR que el Selector de

Registro cargue el contenido de Reg1 al puerto de salida. Eventualmente, las intersecciones entre vM y

vC continúan, alternando el contenido del puerto entre los datos de Reg1 y Reg2 hasta que vM alcanza su

valor máximo, causando una Interrupción Cresta. Esta interrupción activa a través de la compuerta

OR el bloque Actualiza Secuencia, el cuál actualiza los TSV contenidos en Reg1 y Reg2, y además

cambia el estado lógico del Detector de pendiente a “1”, el cual invierte el comportamiento de esta

etapa ante las interrupciones por filos de ascenso y descenso, en otras palabras, cuando ocurra una

Interrupción Filo Ascenso, el contenido del Reg1 será cargado al puerto, y cuando ocurra una

Interrupción Filo Descenso los datos del Reg2 serán cargados al puerto de salida.

Las interrupciones por filo de ascenso y descenso ocurren repetidamente a lo largo de la

pendiente negativa de vM hasta que esta alcanza su valor mínimo generando una Interrupción Valle la

cual activa nuevamente el bloque Actualiza Secuencia y cambia el estado lógico del Detector de

Pendiente a “0”, permitiendo que el ciclo inicie nuevamente.

La lógica empleada para calcular los TSV en el bloque Actualiza Secuencia se detalla en la

siguiente sección.

Figura 4.3. Lógica de generación de los TSV en el bloque Actualiza Secuencia del diagrama a bloques del algoritmo de control de siete niveles PWM.


69

4.2.1.3.Bloque de Actualización de Secuencia para siete niveles PWM

Los doce Vectores de Estado de los Transistores para la operación de siete niveles, que son

mostrados en la Tabla 4.1, pueden ser generados usando operaciones lógicas binarias como se muestra

en la Figura 4.3. La Figura 4.3(a) muestra los dos primeros vectores, sv1 y sv2, divididos en dos

registros de seis bits, que corresponden al estado de los transistores del puente inversor inferior y

superior. Al analizar estos vectores es posible inferir que sv2-inferior es igual a sv1-superior, debido al

desfase que existe entre las señales de control del grupo inferior y superior mostradas en la Figura 2.5

del Capítulo II. Así mismo, es posible deducir que sv2-superior es igual a sv1-inferior rotado a la

izquierda un bit. Esta lógica puede ser confirmada en la Figura 4.3(b), en donde los vectores de estado

de los transistores sv3 y sv4 son producidos usando sv2. Estos vectores generados pueden ser

verificados usando la Tabla 4.1. El bloque Actualiza Secuencia de la etapa Generador de Secuencias

de Control, utiliza esta lógica para generar los TSV nuevos y actualizar los registros Reg1 y Reg2.

4.2.2. Implementación del algoritmo en el microcontrolador ATMEGA 2560

El algoritmo descrito en la sección anterior fue implementado en un microcontrolador AVR de

8-bits ATMEGA 2560 y el código del programa diseñado puede ser consultado en el Apéndice F. En

esta sección se describirá la configuración del Timer 1

4.2.2.1.Configuración del Timer 1 para siete niveles PWM

El microcontrolador ATMEGA 2560, está dotado con 4 timers de 16 bits. Cada uno de estos

timers es capaz de operar en cinco modos distintos: Modo normal, Modo de borrado de timer en

comparación verdadera (CTC por sus siglas en inglés), Modo PWM rápido, Modo PWM de fase

corregida y Modo PWM de fase y frecuencia corregida. El timer empleado para la implementación,

fue el Timer 1, operando en un Modo CTC debido a que fue el único que se adaptaba a las necesidades

del algoritmo anteriormente descrito. Este timer tiene cuatro registros de comparación que pueden ser

utilizados para generar interrupciones: ICR1 (Input Compare Register 1), OCR1A (Output Compare

Register 1 A), OCR1B (Output Compare Registe 1 B), y OCR1C (Output Compare Register 1 C).

La Figura 4.2(b) ilustra la manera en que los registros de comparación del Timer fueron

empleados para generar las interrupciones de la etapa de Generación de Interrupciones PWM del

algoritmo de control de siete niveles PWM. De acuerdo con esta figura, el registro ICR1A fue

empleado para definir el valor máximo de la forma de onda modulante y generar la Interrupción por

Valle, el valor de este registro fue calculado de acuerdo con la Ecuación (4.1):


70

( )( )1 clk

DModulante

fICR Af ps

= (4.1)

en donde ps es el valor del prescaler empleado. Para un cristal de 16 Mhz, una frecuencia de vM seis

veces mayor que la frecuencia fundamental, o bien de 360 Hz, y sin usar prescaler, el valor de ICR1A

calculado fue de 44444D o bien AD9CH.

El registro de comparación OCR1A fue empleado para definir la cresta de vM como se muestra

en la Figura 4.2(b) cuyo valor es de la mitad de ICR1A, por tanto el valor calculado para OCR1A fue

56CEH. Los registros de comparación OCR1B y OCR1C se emplearon para generar las Interrupciones

Filo de Ascenso y Descenso, cuyos valores fueron calculados en MATLAB usando las Ecuaciones

(2.14), (2.15), (2.16) y (2.17) del Capítulo II para un número de pulsos p = 19. La Tabla 4.2 muestra

los valores calculados y el porcentaje de error debido a truncamiento de los decimales.

Tabla 4.2. Valores de intersección entre la forma de onda modulante vM y la portadora vC para 19 pulsos. Modo de operación de siete niveles.

OCR1BD OCR1CD Error OCR1B (%) OCR1BH OCR1CH

1139 1262 0.0175 0473 04EE 3355 3724 0.004 0D1B 0E8C 5571 6187 0.001 15C3 182B 7787 8649 0.0008 1E6B 21C9 10003 11111 0.0002 2713 2B67 12219 13573 0.0001 2FBB 3505 14435 16036 0.0004 3863 3EA4 16651 18498 0.0006 410B 4842 18867 20960 0.0008 49B3 51E0 21083 23361 0.0009 525B 5B41 23484 25577 0.0003 5BBC 63E9 25946 27793 0.0007 655A 6C91 28409 30009 0.0001 6EF9 7539 30871 32225 0.0007 7897 7DE1 33333 34441 0 8235 8689 35796 36657 0.0006 8BD4 8F31 38258 38873 0.0001 9572 97D9 40720 41090 0.0004 9F10 A082 43183 43306 0.0001 A8AF A92A

Error Total Promedio para OCR1B (%) 0.0016


71

4.2.3. Verificación experimental de las señales de control para siete niveles PWM

La Figura 4.4 muestra una captura de pantalla del osciloscopio que muestra las 12 señales de

control producidas usando el algoritmo anteriormente descrito. Estas señales fueron generadas usando

una frecuencia de 360 Hz para vM y una frecuencia de 6.84kHz para vc, causando 19 pulsos en la señal

modulada vMOD.

4.3. Control para el modo de inversión de trece niveles PWM

La Figura 3.4 del Capítulo III de esta tesis presenta el esquema de control de los transistores

del convertidor para un modo de operación de trece niveles PWM. En este esquema de control, es

posible observar que durante un periodo angular de π/12 radianes, un transistor del puente inversor

inferior y el transistor del switch bidireccional tienen un traslape de operación, y durante el periodo

Figura 4.4. Señales de control experimentales generadas usando un microcontrolador AVR ATMEGA 2560. D1 a D12 corresponden a vge1 a vge12 respectivamente. Frecuencia fundamental 60 Hz, 19 pulsos por ciclo de vMG. 2

ms/div.


72

angular de π/12 radianes contiguo el switch bidireccional se traslapa con un transistor del puente

inversor superior. Durante estos traslapes, el switch bidireccional y el transistor correspondiente,

conmutan de manera complementaria y de acuerdo con el esquema de modulación PWM del switch,

cuya frecuencia fundamental es el doble de la frecuencia fundamental de vMG. Estos traslapes

corresponden a alternar el convertidor entre un par consecutivo de los veinticuatro distintos Vectores

de Estado de los Transistores, TSV, mostrados en la Tabla 4.3.

En esta tabla es posible apreciar que los TSV están relacionados con distintos Vectores de

Voltaje de Salida, OVV, que producen los niveles de voltaje de las formas de onda moduladas de trece

niveles a la salida del convertidor. La Tabla 4.3 es idéntica a la Tabla 1.3 del Capítulo I y se presenta

nuevamente en este capítulo para facilitar su consulta.

Tabla 4.3. Vectores de Estado de los Transistores y Vectores de Voltaje de Salida para Trece Niveles.

Config. Vectores de Estado de los Transistores

(TSV) QSB Q12 Q11 Q10 Q9 Q8 Q7 Q6 Q5 Q4 Q3 Q2 Q1


vRN vYN vBN

1 sv1 0 1 1 0 0 0 1 1 1 1 0 0 1 0 -L4 +L4

SB sv1b 1 1 1 0 0 0 1 1 1 0 0 0 1 +L1 -L5 +L3

2 sv2 0 1 1 0 0 1 1 1 1 0 0 0 1 +L2 -L6

+L2

SB sv2b 1 1 0 0 0 1 1 1 1 0 0 0 1 +L3 -L5 +L1

1 sv3 0 1 0 0 0 1 1 1 1 0 0 1 1 +L4 -L4

0 SB sv3b 1 1 0 0 0 1 1 1 0 0 0 1 1 +L5 -L3 -L1

2 sv4 0 1 0 0 1 1 1 1 0 0 0 1 1 +L6 -L2

-L2

SB sv4b 1 0 0 0 1 1 1 1 0 0 0 1 1 +L5 -L1 -L3

1 sv5 0 0 0 0 1 1 1 1 0 0 0 1 1 +L4 0 -L4

SB sv5b 1 0 0 0 1 1 1 0 0 0 1 1 1 +L3 +L1 -L5

2 sv6 0 0 0 1 1 1 1 0 0 0 0 1 1 +L2 +L2

-L6

SB sv6b 1 0 0 1 1 1 0 0 0 0 1 1 1 +L1 +L3 -L5

1 sv7 0 0 0 1 1 1 0 0 0 1 1 1 1 0 +L4 -L4

SB sv7b 1 0 0 1 1 1 0 0 0 1 1 1 0 -L1 +L5 -L3

2 sv8 0 0 1 1 1 1 0 0 0 1 1 1 0 -L2 +L6

-L2

SB sv8b 1 0 1 1 1 0 0 0 0 1 1 1 0 -L3 +L5 -L1

1 sv9 0 0 1 1 1 0 0 0 1 1 1 1 0 -L4 +L4

0 SB sv9b 1 0 1 1 1 0 0 0 1 1 1 0 0 -L5 +L3 +L1

2 sv10 0 1 1 1 1 0 0 0 1 1 1 0 0 -L6 +L2

+L2

SB sv10b 1 1 1 1 0 0 0 0 1 1 1 0 0 -L5 +L1 +L3

1 sv11 0 1 1 1 0 0 0 1 1 1 1 0 0 -L4 0 +L4

SB sv11b 1 1 1 1 0 0 0 1 1 1 0 0 0 -L3 -L1 +L5

2 sv12 0 1 1 1 0 0 1 1 1 1 1 0 0 -L2 -L2

+L6

SB sv12b 1 1 1 0 0 0 1 1 1 1 0 0 0 -L1 -L3 +L5



73

4.3.1. Algoritmo de control para el modo de inversión de trece niveles PWM

El algoritmo que se describe, fue diseñado para ser implementado en un microcontrolador de

8-bits ATMEGA 2560, pero la lógica empleada es generalizada al igual que la del algoritmo de siete

niveles PWM.

El objetivo principal al diseñar este algoritmo fue emplear la misma estrategia empleada en el

algoritmo de siete niveles PWM usando una sola señal modulada para controlar el periodo en que el

estado de los transistores de cada TSV es mantenido en un puerto del microcontrolador. Este

algoritmo consta de dos etapas: el generador de interrupciones PWM y el generador de las secuencias

de control.

La etapa del generador de interrupciones PWM de este modo de operación, es idéntica a la del

modo de operación de siete niveles PWM, Figura 4.1(a), la única diferencia es la frecuencia de la señal

vM que es incrementada al doble y la frecuencia de la portadora que es establecida para generar 16

pulsos en un periodo de la forma de onda modulada. La descripción de esta etapa puede ser consultada

en la Sección 4.2.1.1 de este Capítulo.

Por otra parte la etapa del generador de secuencias es ligeramente distinta a la del algoritmo

para la operación de siete niveles PWM. Esta etapa se detalla en la siguiente sección.

4.3.1.1.Generador de Secuencias de Control para trece niveles PWM

La constitución de esta etapa es muy similar a la del Generador de Secuencias de Control para

siete niveles PWM descrito en la Sección 4.2.1.2 de este Capítulo. La diferencia principal se encuentra

en dos secciones. La primera es la presencia de una compuerta NOT cuya entrada se encuentra

conectada directamente a la salida del Detector de Filos, y cuya salida es la señal de control del switch

bidireccional. La segunda se encuentra en el algoritmo empleado para el bloque Actualiza Secuencia

que es diferente a la de siete niveles debido a que la cantidad de TSV se duplica. Esta etapa se explica

más adelante. La operación de la Generación de Secuencias de Control para trece niveles PWM será

descrita usando el diagrama a bloques de la Figura 4.5 y las formas de onda de la Figura 4.2(a), y

considerando que los registros Reg1 y Reg2 se encuentran cargados con sv1b y sv2 respectivamente.

Cabe resaltar que la frecuencia de la portadora vM en este caso es dos veces la frecuencia fundamental

de la forma de onda vMG.

Inicialmente, en la Figura 4.2(a), el Timer se encuentra en la pendiente positiva de la señal

modulante, poco después de la Interrupción por Valle, por lo que del Detector de Pendiente tiene un

estado lógico “0” a su salida. Tiempo después, vM interseca a vC produciendo una Interrupción Filo de


74

Ascenso que hace que el Detector de Filo cambie su estado lógico a “1”, el cual, al ser procesado por la

compuerta XOR junto con el estado lógico del Detector de Pendiente, permite que el Selector de

Registro cargue los datos de Reg2 al puerto de salida, que en este caso son los estados de sv2. Además,

el cambio del estado lógico del Detector de Filo hace que la señal del switch bidireccional se apague a

través por la compuerta NOT.

La siguiente interrupción producida por la intersección entre vM y vC es una Interrupción por

Filo de Descenso. Esta interrupción cambia el estado lógico del Detector de Filo a “0” causando a

través de la compuerta XOR que el Selector de Registro cargue el contenido de Reg1 al puerto de

salida, en este caso sv1b. El cambio en el estado lógico del Detector de Filo causa que la señal del

switch bidireccional se encienda. Eventualmente, las intersecciones entre vM y vC continúan,

alternando el contenido del puerto entre los datos de Reg1 y Reg2, y apagando y encendiendo el switch

bidireccional, hasta que vM alcanza su valor máximo, causando una Interrupción Cresta. Esta

interrupción activa a través de la compuerta OR el bloque Actualiza Secuencia, el cuál actualiza los

TSV contenidos en Reg1 y Reg2, y además cambia el estado lógico del Detector de pendiente a “1”, el

cual invierte el comportamiento del Selector de Registro ante las interrupciones por filos de ascenso y

descenso pero no altera la operación del inyector, en otras palabras, cuando ocurra una Interrupción

Filo Ascenso, el contenido del Reg1 será cargado al puerto y el inyector será encendido, y cuando

ocurra una Interrupción Filo Descenso los datos del Reg2 serán cargados al puerto de salida y el

inyector será apagado.

Figura 4.5. Etapa Generadora de Secuencias de Control para la operación de trece niveles PWM.


75

Las interrupciones por filo de ascenso y descenso ocurren repetidamente a lo largo de la

pendiente negativa de vM hasta que esta alcanza su valor mínimo generando una Interrupción Valle la

cual activa nuevamente el bloque Actualiza Secuencia y cambia el estado lógico del Detector de

Pendiente a “0”, permitiendo que el ciclo inicie nuevamente.

La lógica empleada para calcular los TSV para este modo de operación en el bloque Actualiza

Secuencia se detalla en la siguiente sección.

4.3.1.2.Bloque de Actualización de Secuencia para siete niveles PWM

Los veinticuatro Vectores de Estado de los Transistores para la operación de trece niveles, que

son mostrados en la Tabla 4.3, pueden ser generados usando operaciones lógicas binarias, de una

manera muy similar a la operación de siete niveles. La Figura 4.6(a) muestra los cuatro primeros

vectores, sv1 sv1b, sv2 y sv2b, divididos en dos registros de seis bits, que corresponden al estado de los

transistores del puente inversor inferior y superior. Al analizar estos vectores es posible inferir que sv2-

inferior es igual a sv1-superior, y que sv2-superior es igual a sv1-inferior rotado a la izquierda un bit; tal

y como se dedujo para la operación de siete niveles. Así mismo es posible deducir que esta misma

lógica se repite para los vectores svnb, o bien, que sv2b-inferior es igual a sv1b-superior, y que sv2b-

superior es igual a sv1b-inferior rotado a la izquierda un bit Esta lógica puede ser confirmada en las

Figura 4.6. Lógica de generación de los TSV en el bloque Actualiza Secuencia del diagrama a bloques del

algoritmo de control de siete niveles PWM.


76

Figuras 4.6 (b) y (c), en donde los vectores de estado de los transistores sv3 y sv4 son producidos

usando sv2 y los vectores sv3b y sv4b son generados usando sv2b. Estos vectores generados pueden ser

verificados usando la Tabla 4.3. El bloque Actualiza Secuencia de la etapa Generador de Secuencias

de Control para trece niveles, utiliza esta lógica para generar los nuevos vectores y actualizar los

registros Reg1 y Reg2.

4.3.2. Implementación del algoritmo en el microcontrolador ATMEGA 2560

El algoritmo de control para la operación de trece niveles fue implementado en un

microcontrolador AVR de 8-bits ATMEGA 2560. El código del programa diseñado puede ser

consultado en el Apéndice G. A continuación se describirá la configuración del Timer 1 para este

modo de operación.

4.3.2.1.Configuración del Timer 1 para trece niveles PWM

Debido a que la etapa de generación de interrupciones PWM de los modos de operación de

siete y de trece niveles son iguales, el Timer 1 del microcontrolador fue configurado de manera similar

a la operación de siete niveles pero variando los valores de los registros OCR1A e ICR1 de manera que

la frecuencia de switcheo fuera la adecuada. De acuerdo con el análisis de la Sección 4.3 de este

capítulo, la frecuencia de la señal modulante vM debe ser de dos veces la frecuencia fundamental de la

Tabla 4.4. Valores de intersección entre la forma de onda modulante vM y la portadora vC para 16 pulsos en el modo de operación de trece niveles.

OCR1Bd OCR1Cd OCR1B Error (%) OCR1Bh OCR1Ch

1166 1440 0.00264709 048E 05A0

3361 4184 0.00789804 0D21 1058

5556 6927 0.00900009 15B4 1B0F

7750 9671 0.00342481 1E46 25C7

9945 12277 0.00031035 26D9 2FF5

12551 14472 0.00250822 3107 3888

15295 16667 0.00149329 3BBF 411B

18038 18861 0.00126617 4676 49AD

Error Total Promedio (%) 0.00158226


77

forma de onda vMG, por tanto el valor de ICR1 fue calculado usando la Expresión (4.1) para un cristal

de 16 MHz, una frecuencia de portadora de 720 Hz y sin prescaler obteniendo un valor de 22222d o

bien 56CEh. El valor de OCR1A correspondiente a la cresta de la señal triangular vM es la mitad de

ICR1 por lo que se calculo como 11111d o bien 2B67h.

Por otra parte, los registros de comparación OCR1B y OCR1C empleados para generar las

Interrupciones Filo de Ascenso y Descenso, fueron calculados en MATLAB usando las Ecuaciónes

(3.10) y (3.11) del Capítulo III para un número de pulsos p = 4 o bien 8 pulsos por periodo de la señal

modulante. La Tabla 4.4 muestra los valores calculados y el porcentaje de error debido a truncamiento

de los decimales.

4.3.3. Verificación experimental de las señales de control para trece niveles PWM

La Figura 4.7 muestra una captura de pantalla del osciloscopio que muestra las 13 señales de

control producidas usando el algoritmo de control de trece niveles PWM. Estas señales fueron

Figura 4.7. Señales de control experimentales para trece niveles PWM generadas usando un microcontrolador

AVR ATMEGA 2560. D1 a D12 corresponden a vge1 a vge12 respectivamente. Frecuencia fundamental 60 Hz, 19 pulsos por ciclo de vMG. 2 ms/div.


78

generadas usando una frecuencia de 720 Hz para vM y una frecuencia de 5.76 kHz para vc, causando 8

pulsos en la señal modulada vMOD.

4.4. Resumen

En este capítulo se presentó la manera en que se generaron los esquemas de control para los

modos de operación de siete y trece niveles del convertidor de los Capítulos II y III de esta tesis. Los

algoritmos de control fueron programados en un microcontrolador de 8-bits AVR ATMEGA 2560

obteniendo resultados congruentes con los esperados teóricamente.

El programa implementado, emplea una sola señal modulada para controlar el tiempo en que

un Vector de Estado de los Transistores, TSV, se encuentra en el puerto de salida del microcontrolador

y así generar los diferentes niveles de voltaje que integran las formas de onda de siete niveles.

Las señales generadas a través de estos algoritmos fueron utilizadas para controlar el prototipo

del inversor de 1 kW cuyo diseño y construcción se presenta en el Capítulo V y cuyos resultados

experimentales se presentan en el Capítulo II y III para los modos de inversión de siete y trece niveles

PWM respectivamente.

4.5 Referencias

[4-1] http://www.atmel.com/dyn/resources/prod_documents/doc2549.pdf, AVR ATmega

2560 Manual, 2010.

http://www.atmel.com/dyn/resources/prod_documents/doc2549.pdf�

79

Capítulo V

Diseño y Construcción del Prototipo

Inversor de 1 kW

5.1. Introducción

Con el fin de verificar la operación teórica del convertidor, se diseño y construyó un prototipo

de 1 kW, que fue utilizado para realizar las pruebas de operación de siete niveles, siete niveles PWM,

trece niveles y trece niveles PWM. El prototipo consta de tres etapas: de control, de interface y de

potencia.

Este capítulo se divide en cuatro secciones. La primera describe el diseño general del

prototipo, la segunda aborda de manera breve las especificaciones de la etapa de control utilizada, la

tercera detalla el diseño y construcción de la etapa de interface y la cuarta describe el diseño y

construcción de la etapa de potencia.

5.2. Especificaciones del prototipo

El prototipo del inversor multiniveles propuesto fue diseñado para operar bajo las condiciones

mostradas en la Tabla 1. La Figura 5.1(a) muestra un diagrama a bloques del sistema empleado para

realizar la experimentación. La fuente de alimentación principal está constituida de un arreglo de 22

baterías de 12 V @ 7 Ah de ácido-plomo conectadas en serie [5-1], por otra parte, las mediciones

Tabla 5.1. Parámetros de diseño del prototipo.

Parámetros de entrada Parámetros de salida

Condiciones Ptot [kW] VS [V] IS [A] RLoad [Ω] Por Fase

VLoad [Vrms] Por fase

ILoad [A] Por fase f [Hz]

Máximas 1 275 3.63 48.09 127 2.62 60

Capítulo V Diseño y Construcción del Prototipo Inversor de 1 kW

80

fueron realizadas con un osciloscopio TEKTRONIX [5-2].

El prototipo consta de tres etapas principales: la etapa de potencia encargada de producir las

formas de onda multiniveles a la salida del convertidor; la etapa de interface responsable de

acondicionar las señales de control y de proteger al inversor contra corto-circuitos generados por las

señales de control; y la etapa de control, encargada de generar las señales de control para los

transistores del convertidor. Cada una de estas etapas es descrita en las siguientes secciones.

5.3. Etapa de potencia

Esta etapa, es la etapa principal del prototipo y está constituida por el transformador trifásico

delta-estrella, los puentes inversores trifásicos, los circuitos driver de los transistores, el switch

bidireccional y el filtro de salida. En las secciones siguientes se detalla el diseño y selección de estos

componentes.

5.3.1. Transformador delta-estrella

Se denomina transformador a una máquina eléctrica que permite aumentar o disminuir el

voltaje o tensión en un circuito eléctrico de corriente alterna, manteniendo la frecuencia. La potencia de

entrada, en el caso de un transformador ideal es igual a la que se obtiene a la salida.

Los transformadores son dispositivos basados en el fenómeno de la inducción electromagnética

y están constituidos, en su forma más simple, por dos bobinas devanadas sobre un núcleo cerrado de

Figura 5.1. Diagrama a bloques del sistema de experimentación.


81

hierro dulce o hierro silicio. Las bobinas o devanados se denominan “devanado primario” y “devanado

secundario” según correspondan a la entrada o salida del sistema, respectivamente.

Si se aplica una fuerza electromotriz alterna en el devanado primario, las variaciones de

intensidad y sentido de la corriente alterna crearán un campo magnético variable dependiendo de la

frecuencia de la corriente. Este campo magnético variable originará, por inducción electromagnética, la

aparición de una fuerza electromotriz en los extremos del devanado secundario.

La relación entre el voltaje en el devanado primario y el voltaje en el devanado secundario, se

obtiene a través de la ley de Faraday y es:

p p

s s

N VN V

= (5.1)

El núcleo del transformador está constituido por un material ferromagnético. Los materiales

ferromagnéticos, compuestos de hierro y sus aleaciones con cobalto, tungsteno, níquel, aluminio y

otros metales, son los materiales magnéticos más comunes y se utilizan para el diseño y constitución de

núcleos de los transformadores y maquinas eléctricas. En un transformador se usan para maximizar el

acoplamiento entre los devanados, así como para disminuir la corriente de excitación necesaria para la

operación del transformador.

Por otra parte, una intensidad de campo magnético, H, origina una densidad de flujo, B, cuyo

valor es:

B µ= Η (5.2)

En donde el factor, μ, es la permeabilidad del material. En los materiales ferromagnéticos se

acostumbra a expresar la permeabilidad como permeabilidad relativa respecto a la del vacío, esto es:

0rµ µ µ= (5.3)

Los valores de de los materiales empleados en los transformadores, acostumbran a estar

comprendidos entre 2000 y 6000. El flujo magnético, B, producido por la acción de un campo

magnético, es continuo a través del núcleo y viene dado por la fórmula:

S

Bdaφ = ∫ (5.4)

Dentro de un núcleo puede considerarse uniforme la densidad de flujo en toda la el área de una

sección, de forma que el flujo total será:

cBAφ = (5.5)


82

Por otra parte, de la ley de Faraday el flujo máximo:

1p

p

V dtN

φ = ∫ (5.6)

Sustituyendo la Expresión (5.6) en la Expresión (5.5), la densidad de flujo queda expresada:

1p

p c

B V dtN A

= ∫ (5.7)

Los materiales ferromagnéticos tienen un límite de densidad de flujo magnético que pueden

transportar y es llamado densidad de flujo de saturación, BSAT. A partir de esta ecuación es posible

empezar el diseño del transformador como se explica a continuación.

5.3.1.1.Diseño del transformador

Los cálculos del diseño fueron elaborados en un programa en Excel debido a la gran cantidad

de datos utilizado y para realizar comparaciones más efectivas.

Para una operación de siete niveles del convertidor, el voltaje del devanado secundario de la

fase R del transformador, vRSec, tiene una forma de onda como la mostrada en la Figura 5.2(a). Usando

vRSec y la Expresión (5.7) es posible determinar la forma de onda de la densidad de flujo magnético

inducido en el núcleo, que se muestra en la Figura 5.2(b). El flujo máximo puede ser deducido a través

de esta forma de onda:

max 12 3o

s c s

VBN A f

= (5.8)

Tomando en cuenta los datos proporcionados, se inició el diseño eligiendo el tipo de núcleo a

utilizar, en este caso se decidió utilizar un núcleo E enrollado constituido de 97% Hierro y 3% Silicio

debido a sus propiedades frente a las pérdidas por efecto pelicular (Skin effect) y por corrientes de

Eddie.

Se consultó el catálogo de transformadores de la empresa WILTAN TELMAG, [5-3], en donde

se presentan núcleos enrollados (cinta de 0.3mm de espesor) tipo E de diversas dimensiones (IEC329)

clasificados desde 3Q1 hasta 3Q12 además de las curvas de pérdidas de los núcleos para diversas

frecuencias y densidades de flujo de saturación. Las tablas con las diversas dimensiones de los núcleos

y los datos de las gráficas de densidad de flujo para 60 Hz fueron cargadas en una hoja de cálculo del

programa en Excel.


83

Una vez que se cargaron los datos de los núcleos, se iniciaron los cálculos proponiendo una

Bmax de 2 T y una densidad de corriente, J, de 5 A/mm2, siguiendo el procedimiento de [5-4]. El núcleo

elegido fue un 3Q6 que tiene un área transversal, AC, de 5.5 cm2. Los parámetros de los devanados por

fase se enlistan en la Tabla 5.2 que fueron obtenidos intentando balancear las pérdidas del cobre y del

núcleo.

La relación del número de vueltas obtenida, fue redondeada a 278 vueltas en el primario y 481

Figura 5.2. (a) Voltaje en el devanado primario del transformador, vRSec, y (b) Densidad de flujo en el núcleo

que lo produce.

Tabla 5.2. Parámetros de los devanados del transformador.

Devanado Primario

Devanado Secundario

Número de Vueltas (N) 278 481

Diámetro del conductor (mm) 0.723 0.511

No. De conductores por vuelta 2 2

Densidad de corriente (A/mm sq) 4.788843327 5.534836493

NWPL 49 70

NL 6 7

Área del devanado (mm sq) 421.5036 384.6094

Longitud del Alambre (m) 46.1341 79.8080298


84

vueltas en el secundario para obtener una relación lo más cercana posible a 1: 3 . Cada una de las

capas de los devanados fue aislada con papel NOMEX y cinta aislante de alta temperatura con el fin de

evitar cortos en los devanados. El núcleo del transformador fue sujetado con cinta metálica

diamagnética. Los elementos parásitos del transformador fueron estimados experimentalmente y se

enlistan en la Tabla 5.3.

Las pérdidas totales del transformador fueron estimadas teóricamente en 48.95 W y son del

orden del 4.8% con respecto a la potencia total de salida.

5.3.2. Puentes inversores trifásicos

Los puentes inversores trifásicos elegidos están constituidos por transistores IGBT conectados

y diodos de rápida recuperación. Estos transistores fueron elegidos de acuerdo a la potencia y

frecuencia de operación del sistema ya que los transistores MOSFET son muy caros para estas

potencias y los BJT son de respuesta lenta. Los puentes inversores elegidos fueron los CM15TF-12H

manufacturados por POWEREX [5-5], que tienen un voltaje colector a emisor máximo de 600 V,

soportan una corriente máxima de 15 A.

5.3.3. Circuitos driver para los transistores

Los circuitos driver elegidos para operar los transistores fueron los ACPL 3130

manufacturados por Avago Technologies [5-6], que tienen una corriente máxima de salida de 2.5 A y

un voltaje máximo de operación de 30 V. La Figura 5.3 muestra el diagrama de conexión utilizado

para estos circuitos que fueron elegidos debido a su capacidad para manejar transistores IGBT de alta

potencia y transistores MOSFET.

Cada uno de estos circuitos solo puede manejar un solo transistor por lo que se requirieron 13

circuitos con fuentes de voltaje independientes para operar todos los transistores el convertidor. Las

fuentes de voltaje fueron construidas usando 3 baterías de 6 V @ 4 Ah de ácido-plomo.

Tabla 5.3. Parámetros de los devanados del transformador.

Parámetro Valor Experimental Resistencia del cobre, RC 1.8 Ω Inductancia de fuga, Ll 1.1 mH

Inductancia magnetizante, LM 966.7 mH Resistencia RC 553.82


85

5.3.4. Switch Bidireccional

El switch bidireccional está constituido por cuatro diodos de recuperación ultra rápida

15ETH06 y un transistor MOSFET HEXFET IRFPC60LC, ambos manufacturados por International

Rectifier [5-7]. Los diodos ultra rápidos soportan un voltaje de polarización inversa de 600 V y tienen

un tiempo máximo de recuperación de 22ns, además tiene una corriente máxima de 15 A en estado de

conducción. El transistor MOSFET soporta un voltaje máximo de fuente a drenador de 600 V con una

corriente máxima de 16 A. La compuerta de este transistor fue controlada usando el driver de la

sección anterior.

5.3.5. Filtro de salida

Éste filtro fue diseñado para obtener una frecuencia de corte, fc, de 420Hz y un factor de

amortiguamiento, para mantener la respuesta en el caso críticamente amortiguado y se determina tal

que el desfase no sea tan drástico. De esta forma el valor de inductor para el filtro de salida, Lf =

26mH y del capacitor Cf=5.3µF.

El inductor fue hecho con un núcleo tipo C compuesto por 97% Hierro y 3% Silicio de la

empresa WILTAN TELMAG, [5-3]. El catálogo presenta núcleos enrollados (cinta de 0.3mm de

espesor) tipo C de diversas dimensiones, clasificados como Q1.1 hasta Q11.2, también se encuentran

las curvas de pérdidas de los núcleos para diversas frecuencias y densidades de flujo de saturación.

Estos datos se introdujeron en una hoja de cálculo y se eligió el núcleo Q8.1 con un número de vueltas,

N= 174, dos alambres por vuelta y un gap de 0.438mm para evitar saturar el núcleo. Los capacitores

de polipropileno fueron de 6.8µF a 305Vca de la compañía VISHAY.

Figura 5.3. Diagrama eléctrico de conexión de los circuitos driver para los transistores del inversor.


86

5.3.6. Capacitores del riel de CD

Se seleccionaron dos capacitores electrolíticos de 100µF y cuatro capacitores de 10µF de

polipropileno para formar un filtro capacitivo de entrada que divide a la mitad el suministro de C.D.

En total se formó un arreglo de dos capacitores de 120µF en serie de tal manera que las componentes

de corriente de baja frecuencia son filtradas a través de los capacitores electrolíticos y las componentes

de corriente de alta frecuencia a través de los capacitores de polipropileno. De esta forma, se minimizó

de forma aceptable el rizo de voltaje de suministro causado por la demanda de corriente del inversor.

5.4. Etapa de interface

Los propósitos del circuito de interface son evitar que la operación errónea de los transistores

conduzca al circuito de potencia a un corto circuito y adecuar las señales de control provenientes del

microcontrolador para que puedan ser conectadas a los dirvers de los transistores. Esta etapa fue

elaborada utilizando arreglos de compuertas lógicas AND y OR.

La Figura 5.4(a) muestra el diagrama eléctrico de la fase de protección del circuito. Esta fase

detecta si un tótem de cualquiera de los inversores está activado, haciendo una comparación entre las

señales de control de sus respectivos transistores, Q1 – Q12, por medio de una compuerta lógica AND,

74F08PC; así pues, si ambas señales son un ‘1’ lógico, o bien si están encendidas, el resultado de la

comparación será un ‘1’ lógico y por tanto se considera que el tótem está activado; en todos los demás

casos resultará un ‘0’ lógico y se considera que el tótem está desactivado.

Estas señales se agrupan de acuerdo al inversor al que pertenecen, resultando así dos grupos de

tres señales, TR1, TY1 y TB1, y TR2, TY2 y TB2. Cada uno de estos grupos es procesado a través de una

compuerta lógica OR de tres entradas, 74F32N. Si alguna de las señales es un ‘1’ lógico, el resultado

de la comparación será un ‘1’ lógico y se interpreta que uno o más tótems del inversor correspondiente

se encuentran activados; en el caso de que no exista ningún tótem activo, el resultado será un ‘0’ lógico

y se interpreta que ningún tótem del inversor está activo. Las señales resultantes de cada una de las

comparaciones son llamadas InvB e InvT, de acuerdo al inversor al que pertenecen.

La Figura 5.4(b) muestra el diagrama eléctrico de la fase de deshabilitación. En esta fase las

señales InvB e InvT provenientes de la fase de procesamiento, son comparadas a través de una

compuerta lógica AND para determinar si existe un corto circuito en el inversor; la señal resultante es

llamada Dis. En el caso en que InvB e InvT sean ‘1’ lógico, el resultado de la comparación será ‘1’

lógico, interpretándose así que uno o más tótems de cada inversor se encuentran activados y que por

tanto existe riesgo de un corto circuito; en caso contrario no existe riesgo de corto.


87

Para poder desactivar todas las señales de control en caso de que exista un corto circuito, la

señal Dis es negada con una compuerta lógica NOT, generando la señal ~Dis. ~Dis es comparada de

manera independiente con cada una de las señales de control con una compuerta lógica AND. De ésta

manera si ~Dis es un ‘0’ lógico, las señales de control serán comparadas contra un ‘0’ lógico en la

compuerta AND y el resultado será un ‘0’ lógico; en caso contrario la señal de control pasará a través

de la compuerta sin ningún problema. Las compuertas AND utilizadas en la fase de deshabilitación

son de colector abierto, 74LS09, ya que está configuración es requerida por el driver que maneja los

transistores en la etapa de potencia.

Se incluyeron dentro del diseño dos conectores para un grupo de señales de des habilitación

asignadas a cada transistor, las cuales provienen de un circuito de expansión aún no elaborado con el

Figura 5.4. Diagrama lógico simplificado de la etapa de interface. (a) Fase de procesamiento; (b) Fase de

des habilitación.

Tabla 5.4. Características del microcontrolador ATMEGA 2560 empleado en la etapa de control.

Flash (kbytes) 256 EEPROM (kbytes) 4

SRAM (bytes) 8192 Terminales de entrada y salida 86

Frecuencia Máxima de Operación 16 MHz Voltaje soportado 1.8 V – 5.5 V

Convertidores A/D de 10 bits 16 16-bit Timers 4 8-bit Timers 2


88

fin de proteger el prototipo contra corto-circuitos causados por el uso del circuito de inyección.

También se incluyeron dos conmutadores: uno que permite deshabilitar el paso de las señales de

control de manera voluntaria y otro que deshabilita el paso de las señales de deshabilitación externas,

cada uno de ellos con circuitos para evitar rebotes, elaborados con compuertas lógicas NAND,

74F37PC.

5.5. Etapa de control

La etapa de control está encargada de producir las formas de onda de control de los transistores

y fue implementada usando una tarjeta de desarrollo ATMEL STK–500, [5-8], con modulo de

expansión STK–503, [5-9], y un microcontrolador AVR ATMEGA 2560 [5-10]. La Tabla 5.4 enlista

las características más importantes de este microcontrolador. Por otra parte, la conexión entre esta

etapa y la etapa de interface se hizo a través de cable plano de diez hilos para cada uno de los grupos de

señales tanto del inversor inferior como superior.

Los programas implementados para generar las señales de control a través de este

microcontrolador se describen en el Capítulo IV de esta tesis.

5.6. Diseño final del prototipo

La conexión entre todos los elementos de la etapa de potencia se realizó en un PCB de dos

caras, que fue diseñado usando un software especializado llamado PROTEL 98. El diseño de este PCB

se enfocó para reducir componentes parásitos en las pistas donde pasan las señales de alta frecuencia y

en las pistas de alta potencia.

La etapa de interface del prototipo fue elaborada en un circuito impreso de dos caras

empleando ALTIUM Summer 2008, [5-11], que es un software especial para diseño de PCBs. El

diseño de esta placa se enfocó a la reducción de interferencias por ruido electromagnético.

Las conexiones entre la etapa de interface y la etapa de potencia se realizaron usando

conectores tipo RS232 en la etapa de interface y conectores tipo Paso-100 en la etapa de potencia. Los

cables empleados fueron de 8 hilos con malla metálica aterrizada, para evitar las interferencias por

EMI. Por otra parte las conexiones entre la tarjeta de desarrollo STK-500 y la etapa de interfase se

realizaron utilizando dos cables planos de diez hilos para cada grupo de señales de control.

Los circuitos impresos que fueron elaborados pueden ser consultados en el Apéndice D para la

etapa de potencia y en el Apéndice E para la etapa de interface. Las fotografías del prototipo pueden

ser consultadas en el Apéndice F.


89

El diseño y construcción de este prototipo se llevó a cabo con la colaboración de la alumna de

Maestría Nancy Mondragón Escamilla.

5.7. Resumen

En este capítulo se presentó una descripción general del diseño y la construcción del prototipo

inversor. La descripción se llevó a cabo en tres partes principales. En la primera de ellas describió los

parámetros generales del prototipo y del sistema de experimentación. A lo largo de la segunda parte se

detalló el diseño, construcción y selección de los elementos que conforman la etapa de potencia del

prototipo, como son el transformador delta-estrella, los capacitores de suministro, los puentes

inversores trifásicos, entre otros. Para finalizar, en la última parte se describió el diseño y construcción

de la etapa de interface que está encargada de proteger el convertidor contra corto-circuitos y de

adecuar las señales de control para los transistores.

5.8. Referencias

[5-1] http://www.steren.com.mx/catalogo/interior3.asp?pdto=BR-1207, STEREN, Batería sellada recargable de ácido-plomo, 2010.

[5-2] Osciloscopio [5-3] http://www.wiltan.co.uk/e-cores/, “Silicon steel wound E&C cores, Wiltan Telmag

magnetic components, 2010. [5-4] Mondragón-Escamilla, N.; Villarruel-Parra, A.; Araujo-Vargas, I.; Sanchez-Garcia


[5-5] http://www.pwrx.com/, POWEREX Power Semiconductors, 2010. [5-6] http://www.avagotech.com/pages/home/, Avago Technologies Semiconductors

Analog, Mixed-signal and Optoelectronic Components, 2010. [5-7] http://www.irf.com/indexnsw.html, International Rectifier The Power Managment

Leader, 2010. [5-8] http://www.atmel.com/dyn/products/tools_card.asp?tool_id=2735, Atmel Products –

AVR Solutions – STK500, 2010. [5-9] http://www.atmel.com/dyn/products/tools_card_v2.asp?tool_id=3569, Atmel Products

– AVR Solutions – Mature STK503, 2010.

http://www.steren.com.mx/catalogo/interior3.asp?pdto=BR-1207�

http://www.wiltan.co.uk/e-cores/�

http://www.pwrx.com/�

http://www.avagotech.com/pages/home/�

http://www.irf.com/indexnsw.html�

http://www.atmel.com/dyn/products/tools_card.asp?tool_id=2735�

http://www.atmel.com/dyn/products/tools_card_v2.asp?tool_id=3569�


90

[5-10] http://www.atmel.com/dyn/products/product_card.asp?part_id=3632], Atmel Products – AVR Solutions – ATmega2560, 2010.

[5-11] http://www.altium.com/na/, Next generation electronics design, 2010.

http://www.atmel.com/dyn/products/product_card.asp?part_id=3632�

http://www.altium.com/na/�

91

Capítulo VI

Conclusiones

En esta tesis se realizó el análisis de la manera en que las operaciones de siete niveles y de

trece niveles de un convertidor híbrido pueden ser mejoradas a través de la implementación de una

modulación por ancho de pulso, PWM por sus siglas en inglés.

El convertidor híbrido multiniveles propuesto, consta de dos puentes inversores trifásicos

conectados en serie a través de un transformador delta – estrella y conectados a un filtro de salida tipo

inductivo-capacitivo; además de un switch bidireccional conectado entre el punto medio del riel de

corriente directa y el punto medio de la conexión entre los puentes inversores.

Primeramente se llevó a cabo una propuesta de la operación básica de los modos de inversión

PWM del convertidor en estado estable y bajo condiciones ideales: suministro de corriente directa sin

rizo, corrientes de magnetización nulas en el transformador y componentes sin pérdidas.

Posteriormente cada uno de estos modos de inversión fue analizado, a fin de deducir un esquema de

control para los transistores de los puentes inversores que constituyen el convertidor.

Así mismo se realizó el análisis harmónico de las formas de onda de salida del convertidor para

los modos de inversión de siete niveles y trece niveles sin modulación y con modulación. Este análisis

permitió concluir que para armónicos de bajo orden, armónicos menores a la 40ª, el comportamiento

del convertidor en los modos de inversión de trece y siete niveles PWM es casi idéntico, reduciendo el

contenido armónico de las operaciones si modulación en más de un 70% y obteniendo una distorsión

armónica para ambos del 1.4% aproximadamente. Por otro lado, el comportamiento de las armónicas

de alto orden, armónicas mayores a la 41ª, para los modos de operación de siete y trece niveles

modulados permitió visualizar que la modulación PWM incrementa la magnitud de éstos armónicos en

las bandas laterales de la frecuencia de switcheo, sin rebasar el 10% para el modo de inversión de siete

niveles PWM y el 5% para el modo de inversión de trece niveles. Estas últimas cifras, inclinan la

preferencia al modo de inversión de trece niveles PWM, que a pesar de incluir un transistor más en el

Capítulo VI Conclusiones

92

prototipo para lograr la operación, permiten reducir las pérdidas de potencia en el filtro debido a que

las armónicas son de menor magnitud.

Los esquemas de control propuestos para cada uno de los modos de operación modulados,

fueron implementados a través de un algoritmo de control que fue diseñado con tal propósito e

implementado en un microcontrolador de 8-bits. El algoritmo propuesto permite controlar la secuencia

de conmutación de los transistores utilizando una sola forma de onda modulada a fin de producir las

formas de onda PWM de siete y trece niveles a la salida del convertidor. Este algoritmo resulto ser

muy eficiente ya que, con ligeras modificaciones, puede producir las señales de control para los modos

de siete y trece niveles con y sin modulación PWM. Además se estima que puede ser utilizado como

base en trabajos a futuro de modulación por espacios vectoriales. El programa implementado en el

microcontrolador fue verificado experimentalmente, y las formas de onda producidas se emplearon

para poner en marcha un prototipo del inversor de 1 kW, y así, corroborar las operaciones teóricas

propuestas.

El prototipo del inversor consta de tres etapas: la etapa de control constituida por un

microcontrolador AVR ATmega2560 y su tarjeta de desarrollo STK-500, en el cual fue implementado

el algoritmo de control previamente diseñado; la etapa de interface encargada de adecuar las señales de

control para los circuitos drivers de los transistores y de evitar corto-circuitos en el inversor debido a

una mala operación de la etapa de control; y finalmente la etapa de potencia que está basada en el

diagrama del convertidor híbrido propuesto y cuyo transformador fue diseñado y construido usando un

núcleo enrollado tipo E, 97% Fe – 3% Si, con una relación de número de vueltas por fase de 278:481 y

con pérdidas totales estimadas teóricamente del 4.8% de la potencia total de la salida del sistema.

Los resultados experimentales fueron obtenidos empleando un voltaje de suministro de 250 V,

cargas trifásicas de 50 Ω @ 300 W y señales de control que produjeran una frecuencia funda mental de

60 Hz y una frecuencia de switcheo de 6.84 kHz para el modo de inversión de siete niveles modulado,

y de 5.76 kHz para el modo de inversión de trece niveles modulado.

Los resultados experimentales obtenidos fueron congruentes con los resultados esperados

teóricamente y con los resultados de simulación que fueron obtenidos en SABER usando condiciones

muy similares a las de experimentación. Las formas de onda generadas por el prototipo presentan

algunos sobre-voltajes transitorios durante la conmutación de los transistores, que se piensa que son

debidos a conmutaciones forzadas de los transistores y que pueden ser corregidos usando circuitos

snubber.

Como trabajo a futuro para el inversor híbrido multiniveles propuesto, puede desarrollarse un

control a través de una modulación por espacios vectoriales que permita regular el voltaje de salida.

Capítulo VI Conclusiones

93

Así mismo, podría desarrollarse un modelo matemático del sistema con el fin de crear un control de

lazo cerrado que permita controlar motores de inducción trifásicos.

94

Apéndice A

Derivación de la Expresión ARN(n)

Generalizada

En éste apéndice se deriva la expresión general del espectro armónico de la forma de onda vRN,

ARN(n), en términos de la forma de onda vMG, AMG(n), que es utilizada ampliamente en el análisis

armónico de las formas de onda de salida para la operación de siete y trece niveles PWM.

El voltaje de entrada del puente inversor inferior, vR1G, involucra tres ciclos de la forma de

onda vMG, y por tanto el contenido armónico de vR1G, AR1G(n) puede ser determinado como:

25 3

6 62 21 ( ) ( )

2

12 2

jn jnjn jnSR G n MG n

VA A e e e d t eπ

π ππ π

π

ωπ

− −− −

−

= + + + −

∫ (A.1)

Desarrollando la Expresión (A.1) es posible obtener:

( )

( )

( )

1 ( )

( )

1 2cos 3 2

1 2cos

3

n SMG n

R G nn

MG n

VA j n j n imparn

AA j n n par

ππ

π

− + − ∀ = = − + ∀ =

(A.2)

en donde:

0 3 1,1 3 ,

1 2cos3 3 ,32 1& 3 1,

n k k imparn k k impar

nn k k parn n k k par

π∀ = ± =

− ∀ = = + = ∀ = = ∀ = = ± =

(A.3)

Sustituyendo (A.3) en (A.2):

Apéndice A Derivación de la Expresión ARN(n) Generalizada

95

( )

1 ( )( )

( )

0 3 1,

( ) 3 ,2

3 ( ) 3 ,

2 ( ) 1&2

n SMG n

R G n nMG n

n SMG n

n k k imparVA j j n k k imparnA

A j n k k parVA j j nn

π

π

∀ = ± =

− − − ∀ = ==

− ∀ = =

− − ∀ = 3 1,n k k par

= ± =

(A.4)

Por otra parte, los armónicos de vR1N, AR1N(n), pueden ser determinados a través de (A.5):

1 ( ) 1 ( )

1 ( ) 1 ( )

1 ( ) 1 ( )

2 1 11 1 2 13

1 1 2

R N n R G n

Y N n Y G n

B N n B G n

A AA AA A

− − = − − − −

(A.5)

quedando:

( )1 ( ) 1 ( ) 1 ( ) 1 ( )1 23R N n R G n Y G n B G nA A A A= − − (A.6)

en donde AY1G(n) y AB1G(n) son iguales a AR1G(n) pero con un desfasamiento de ±2π/3 radianes

respectivamente, por lo que (A.6) puede ser expresada como:

( )2 23 3

1 ( ) 1 ( )1 23

jn jnR N n R G nA A e e

π π−= − − (A.7)

Desarrollando (A.7), es posible encontrar que:

1 ( )1 ( )

1& 3 , 1,2,3,...

0 3 , 1,2,3,...R G n

R N n

A n n k kA

n k k∀ = ≠ =

= ∀ = =

(A.8)

Sustituyendo (A.4) en (A.8) es posible encontrar:

( )1 ( )

2 ( ) 1& 3 1,2

0 en otros casos

n SMG n

R N n

VA j j n n k k parA nπ

− − ∀ = = ± ==

(A.9)

Por otro lado, el contenido armónico del voltaje vRSec, ARSec(n), puede ser expresado:

( )( ) 2 ( ) 2 ( )13RS ec n R N n B N nA A A= − (A.10)

en donde AR2N(n) y AB2N(n) son iguales a AR1N(n) pero desfasados +π/6 y +5π/6 respectivamente, por lo

que (A.10) puede ser expresada como:

Apéndice A Derivación de la Expresión ARN(n) Generalizada

96

( )( ) 1 ( )2 sin

33n

RSec n R N njA A j nπ = −

(A.11)

Desarrollando (A.11) es posible determinar:

1 ( )

( ) 1 ( )

1 ( )

1 ( )

0 3 , 1,2,3,... 1,11,13,23,...

2,4,14,16,...

5,7,17,19,...

8,10,20,22,...

R N n

RSec n R N n

R N n

R N n

n k kA n

A jA nA njA n

∀ = =

∀ == ∀ =− ∀ =− ∀ =

(A.12)

Finalmente, el contenido armónico del voltaje vRN, ARN(n), puede ser calculado como:

( ) 1 ( ) ( )RN n R N n RSec nA A A= + (A.12)

Sustituyendo (A.9) y (A.11) en (A.12) es posible encontrar:

( ) ( )( )

4 1& 12 1, 1,2,3,...

0 en cualquier otro caso.

n SMG n

RN n

Vj A j n n k kA nπ

− − ∀ = = ± ==

(A.13)

que es la expresión generalizada del contenido armónico del voltaje vRN en términos del contenido

armónico del voltaje vMG.

97

Apéndice B

Derivación del Contenido Armónico

de vMG para Siete y Trece Niveles

En este apéndice se deriva el contenido armónico de las formas de onda de voltaje vMG de siete

y trece niveles, a fin de ser utilizadas para obtener el espectro armónico de vRN con fines de

comparación.

La Figura B.1(a) muestra un periodo de la forma de onda vMG para el modo de inversión de

siete niveles, denotada en esta gráfica como vMG7. Los coeficientes complejos del espectro armónico de

esta forma de onda, AMG7(n), pueden ser calculados a través de la serie exponencial de Fourier:

6

7( ) 7

6

12


π

ω

π

ωπ

−

−

= ∫ (B.1)

Reorganizando los límites de la integral de (B.1) de acuerdo con la Figura B.1 (a):

612 12

7( )

6 12 12

12 2 2 2

jn t jn t jn tMG n

Vs Vs VsA e d t e d t e d tππ π

ω ω ω

π π π

ω ω ωπ

−

− − −

− − −

= − + − ∫ ∫ ∫ (B.2)

Desarrollando (B.2) es posible encontrar:

7( ) sin cos 112 12

SMG n

VA n nn

π ππ

= − − (B.3)

que representa el contenido armónico de la forma de onda vMG7. Por otra parte, La Figura B.1(b)

muestra un periodo del voltaje vMG para el modo de inversión de trece niveles, el cual es denotado

como vMG13. Del mismo modo que para vMG7, los coeficientes armónicos de vMG13, AMG13(n), pueden ser

calculados a través de la serie exponencial de Fourier:

Apéndice B Derivación del Contenido Armónico de vMG para Siete y Trece Niveles

98

6

13( ) 13

6

12


π

ω

π

ωπ

−

−

= ∫ (B.4)

Reorganizando los límites de (B.4) de acuerdo con la Figura B.1(b) es posible encontrar:

612 2 12 2

13( )

6 12 2 12 2

12 2 2 2

jn t jn t jn tMG n

Vs Vs VsA e d t e d t e d tππ δ π δ

ω ω ω

π π δ π δ

ω ω ωπ

− − −

− − −

− − + +

= − + −

∫ ∫ ∫ (B.5)

Desarrollando (B.5) es posible obtener:

13( ) sin cos cos12 12 2

SMG n

VA n n nn

π π δπ

= − (B.6)

La Expresión (B.6) representa los coeficientes complejos del contenido armónico del voltaje

vMG13.

Figura B.1. Aproximación de un ciclo de vMG para (a) modo de inversión de siete niveles y (b) modo de

inversión de trece niveles.

99

Apéndice C

Diagrama de Simulación

Apéndice C Diagrama de Simulación

100

Figura C.1. Diagrama esquemático empleado para realizar las simulaciones del convertidor en los modos de

siete y trece niveles PWM en SABER.

101

Apéndice D

Circuitos Impresos de la Etapa de

Potencia

Apéndice D Circuitos Impresos de la Etapa de Potencia

102

Figura D.1. Circuito impreso de la etapa de potencia diseñado en PROTEL 98, cara superior.

Figura D.2. Circuito impreso de la etapa de potencia diseñado en PROTEL 98, cara inferior.

103

Apéndice E

Circuitos Impresos de la Etapa de

Interface

Apéndice D Circuitos Impresos de la Etapa de Interface

104

Figura E.1. Circuito impreso de la etapa de interface diseñado en ALTIUM 2009, cara superior.


105

Figura E.2. Circuito impreso de la etapa de interface diseñado en ALTIUM 2009, cara inferior.


106

Figura E.3. Circuito impreso de la etapa de interface diseñado en ALTIUM 2009. Ubicación de los

componentes

107

Apéndice F

Programa de Control para Siete

Niveles PWM

;---------------------------------------------------------------------------- ;Alejandro Villarruel Parra ;[email protected] ;---------------------------------------------------------------------------- ;Microcontroler: ATMEGA 2560 ;Program: 7_level_PWM.asm ;Description: This program generates the transistor control signals for ; the 7 level PWM mode of the inverter. ;XTAL Frequency: 16 Mhz ;Date: 10-04-2010 ;---------------------------------------------------------------------------- ; | | .INCLUDE "m2560def.inc" ; V V .DEF D1IL = R26 ; _______ _______ .DEF D1IH = R27 ;|_______| |_______| .DEF D2IL = R28 ; RSUP1 RINF1 .DEF D2IH = R29 ; _______ _______ .DEF RSUP2 = R23 ;|_______| |_______| .DEF RINF2 = R22 ; RSUP2 RINF2 .DEF RSUP1 = R21 ; | | .DEF RINF1 = R20 ; V V .CSEG .ORG 0x00 ;Interrupt Vector Section. RJMP reset .ORG ICP1addr RJMP t1bottom .ORG OC1Aaddr RJMP t1top .ORG OC1Baddr RJMP delta1_m .ORG OC1Caddr RJMP delta2_m

Apéndice F Programa de Control para Siete Niveles PWM

108

.ORG 0x72 ;Code Section. d1_m: ;width-table d1_m. .DW 0x0473,0x0D1B,0x15C3,0x1E6B,0x2713,0x2FBB,0x3863,0x410B .DW 0x49B3,0x525B,0x5BBC,0x655A,0x6EF9,0x7897,0x8235,0x8BD4 .DW 0x9572,0x9F10,0xA8AF d2_m: ;width-table d2_m. .DW 0x04EE,0x0E8C,0x182B,0x21C9,0x2B67,0x3505,0x3EA4,0x4842 .DW 0x51E0,0x5B41,0x63E9,0x6C91,0x7539,0x7DE1,0x8689,0x8F31 .DW 0x97D9,0xA082,0xA92A reset: LDI R16,HIGH(RAMEND) ;Setting stack pointer to last OUT SPH,R16 ;internal RAM address. LDI R16,LOW(RAMEND) OUT SPL,R16 LDI R16,0xFF ;Setting PORTB & C as output. OUT DDRC,R16 OUT DDRB,R16 CLR R16 ;Clear PORTB & C OUT PORTC,R16 OUT PORTB,R16 LDI R16,0b00101110 ;Setting up Timer1 Interrupt Mask Register. STS TIMSK1,R16 LDI R16,0xAD ;Defining TOP value of Timer1 using the STS ICR1H,R16 ;Input Capture Register. LDI R16,0x9C STS ICR1L,R16 LDI R16,0x56 ;Defining HALF value of Timer1 using the STS OCR1AH,R16 ;Output Compare Regsiter A. LDI R16,0xCE STS OCR1AL,R16 LDI R16,0x04 ;Load Timer1 Output Compare Register B with STS OCR1BH,R16 ;the first value of the d1_m width_table. LDI R16,0x73 STS OCR1BL,R16 LDI R16,0x04 ;Load Timer1 Output Compare Register C with STS OCR1CH,R16 ;the first value of the d2_m width_table. LDI R16,0xEE STS OCR1CL,R16 CLR D1IH ;Setting the d1_m & d2_m table index to the LDI D1IL,2 ;second value of the tables.


109

CLR D2IH LDI D2IL,2 LDI RSUP1,0b00110001 ;Loading initial values for the switching LDI RINF1,0b00111001 ;sequence. LDI RSUP2,0b00110011 LDI RINF2,0b00110001 CLR R16 ;Setting up Timer/Counter Config Register 1A. STS TCCR1A,R16 LDI R16,0b00011001 ;Setting up Timer/Counter Config Register 1B STS TCCR1B,R16 ;and turning on Timer 1. SEI main: RJMP main delta1_m: IN R16,SREG ;Save Status Register in stack. PUSH R16 SBRC R18,1 ;Test the slope of the triangular waveform, JMP nsl1 ;If positive, set PortB & C with the sequence NOP ;registers RSUP2 & RINF2. psl1: OUT PORTC,RINF2 ;If negative, set PortB & C with the sequence NOP ;registers RSUP1 & RINF1 NOP NOP NOP NOP NOP OUT PORTB,RSUP2 JMP end1 nsl1: OUT PORTC,RINF1 NOP NOP NOP NOP NOP NOP OUT PORTB,RSUP1 end1: LDI ZH,HIGH(d1_m*2) ;Load Z with d1_m width-table initial address LDI ZL,LOW(d1_m*2) ADD ZL,D1IL ;Increment the index D1I to the addres Z ADC ZH,D1IH LPM R16,Z+ ;Read the next value from the d1_m table LPM R17,Z ;and store it in R17 & R16.


110

STS OCR1BH,R17 ;Set Output Compare Register B with the new width STS OCR1BL,R16 ;value. ADIW D1IL,2 ;Increment the index D1I by two. POP R16 ;Pop out Status Register from stack. OUT SREG,R16 RETI delta2_m: ;See delta1_m for reference. IN R16,SREG PUSH R16 SBRC R18,1 JMP dead2 NOP OUT PORTB,RSUP1 NOP NOP NOP NOP NOP NOP OUT PORTC,RINF1 JMP d2end dead2:OUT PORTB,RSUP2 NOP NOP NOP NOP NOP NOP OUT PORTC,RINF2 d2end:LDI ZH,HIGH(d2_m*2) LDI ZL,LOW(d2_m*2) ADD ZL,D2IL ADC ZH,D2IH LPM R16,Z+ LPM R17,Z STS OCR1CH,R17 STS OCR1CL,R16 ADIW D2IL,2 POP R16 OUT SREG,R16 RETI t1top:IN R16,SREG ;Save Status Register in stack. PUSH R16 LDI R18,0b00000010 ;Set bit to identify the slope of the ;triangular waveform (Negative slope). MOV RSUP1,RSUP2 ;Sequence generation procedure. MOV RINF1,RINF2 SEC SBRS RINF2,5 CLC ROL RINF2 MOV RSUP2,RINF2 MOV RINF2,RSUP1


111

POP R16 ;Pop out the Status Register from the stack. OUT SREG,R16 RETI t1bottom: IN R16,SREG ;Save Status Register in stack. PUSH R16 LDI R18,0b00000000 ;Clear bit to identify the slope of the triangular. ;waveform (Positive slope). CLR D1IH ;Reset width-table index. LDI D1IL,2 CLR D2IH LDI D2IL,2 LDI R16,0x04 ;Reload Timer1 Compare Register B with the first STS OCR1BH,R16 ;value of the d1_m width-table. LDI R16,0x73 STS OCR1BL,R16 LDI R16,0x04 ;Reload Timer1 Compare Register C with the first STS OCR1CH,R16 ;value of the d2_m width-table. LDI R16,0xEE STS OCR1CL,R16 MOV RSUP1,RSUP2 ;Sequence generation procedure. MOV RINF1,RINF2 SEC SBRS RINF2,5 CLC ROL RINF2 MOV RSUP2,RINF2 MOV RINF2,RSUP1 POP R16 ;Pop out the status register from the stack. OUT SREG,R16 RETI

112

Apéndice G

Programa de Control para Trece

Niveles PWM

;---------------------------------------------------------------------------- ;Alejandro Villarruel Parra ;[email protected] ;---------------------------------------------------------------------------- ;Microcontroler: ATMEGA 2560 ;Program: 7_level_PWM.asm ;Description: This program generates the transistor control signals for ; the 13 level PWM mode of the inverter. ;XTAL Frequency: 16 Mhz ;Date: 10-04-2010 ;---------------------------------------------------------------------------- ; | | .INCLUDE "m2560def.inc" ; V V .DEF D1IL = R26 ; _______ _______ .DEF D1IH = R27 ;|_______| |_______| .DEF D2IL = R28 ; RSUP1 RINF1 .DEF D2IH = R29 ; _______ _______ .DEF RSUP2 = R23 ;|_______| |_______| .DEF RINF2 = R22 ; RSUP2 RINF2 .DEF RSUP1 = R21 ; | | .DEF RINF1 = R20 ; V V .DEF SWBD = R19 .DEF RAUX = R24 .CSEG .ORG 0x00 ;Interrupt Vector Section. RJMP reset .ORG ICP1addr RJMP t1bottom .ORG OC1Aaddr RJMP t1top .ORG OC1Baddr RJMP delta1_m .ORG OC1Caddr


113

RJMP delta2_m .ORG 0x72 ;Code Section. d1_m: ;width-table d1_m. .DW 0x048E,0x0D21,0x15B4,0x1E46,0x26D9 .DW 0x3107,0x3BBF,0x4676,0x512E d2_m: ;width-table d2_m. .DW 0x05A0,0x1058,0x1B0F,0x25C7,0x2FF5 .DW 0x3888,0x411B,0x49AD,0x5240 reset: LDI R16,HIGH(RAMEND) ;Setting stack pointer to last OUT SPH,R16 ;internal RAM address. LDI R16,LOW(RAMEND) OUT SPL,R16 LDI R16,0xFF ;Setting PORTB, C & D as output. OUT DDRD,R16 OUT DDRC,R16 OUT DDRB,R16 CLR R16 ;Clear PORTB, C & D OUT PORTD,R16 OUT PORTC,R16 OUT PORTB,R16 LDI R16,0b00101110 ;Setting up Timer1 Interrupt Mask Register. STS TIMSK1,R16 LDI R16,0x56 ;Defining TOP value of Timer1 using the STS ICR1H,R16 ;Input Capture Register. LDI R16,0xCE STS ICR1L,R16 LDI R16,0x2B ;Defining HALF value of Timer1 using the STS OCR1AH,R16 ;Output Compare Regsiter A. LDI R16,0x67 STS OCR1AL,R16 LDI R16,0x04 ;Load Timer1 Output Compare Register B with STS OCR1BH,R16 ;the first value of the d1_m width_table. LDI R16,0x20 STS OCR1BL,R16 LDI R16,0x04 ;Load Timer1 Output Compare Register C with STS OCR1CH,R16 ;the first value of the d2_m width_table. LDI R16,0xFE STS OCR1CL,R16


114

CLR D1IH ;Setting the d1_m & d2_m table index to the LDI D1IL,2 ;second value of the tables. CLR D2IH LDI D2IL,2 LDI RSUP1,0b00110001 ;Loading initial values for the switching LDI RINF1,0b00111001 ;sequence. LDI RSUP2,0b00110001 LDI RINF2,0b00110001 LDI R18,0 CLR R16 ;Setting up Timer/Counter Config Register 1A. STS TCCR1A,R16 LDI R16,0b00011001 ;Setting up Timer/Counter Config Register 1B STS TCCR1B,R16 ;and turning on Timer 1. SEI main: RJMP main delta1_m: IN R16,SREG ;Save Status Register in stack. PUSH R16 SBRC R18,1 ;Test the slope of the triangular waveform, JMP nsl1 ;If positive, set PortB & C with the sequence ;registers RSUP2 & RINF2. psl1: NOP OUT PORTC,RINF2 NOP NOP NOP NOP NOP NOP SBR SWBD,1 OUT PORTD,SWBD JMP end1 nsl1: OUT PORTB,RSUP2 NOP NOP NOP NOP NOP NOP SBR SWBD,1 OUT PORTD,SWBD


115

end1: LDI ZH,HIGH(d1_m*2) ;Load Z with d1_m width-table initial address LDI ZL,LOW(d1_m*2) ADD ZL,D1IL ;Increment the index D1I to the addres Z ADC ZH,D1IH LPM R16,Z+ ;Read the next value from the d1_m table LPM R17,Z ;and store it in R17 & R16. STS OCR1BH,R17 ;Set Output Compare Register B with the new width STS OCR1BL,R16 ;value. ADIW D1IL,2 ;Increment the index D1I by two. POP R16 ;Pop out Status Register from stack. OUT SREG,R16 RETI delta2_m: ;See delta1_m for reference. IN R16,SREG PUSH R16 SBRC R18,1 JMP nsl2 NOP psl2: CBR SWBD,1 OUT PORTD,SWBD NOP NOP NOP NOP NOP NOP OUT PORTC,RINF1 JMP end2 nsl2: CBR SWBD,1 OUT PORTD,SWBD NOP NOP NOP NOP NOP NOP OUT PORTB,RSUP1 end2: LDI ZH,HIGH(d2_m*2) LDI ZL,LOW(d2_m*2) ADD ZL,D2IL ADC ZH,D2IH LPM R16,Z+ LPM R17,Z STS OCR1CH,R17 STS OCR1CL,R16 ADIW D2IL,2 POP R16 OUT SREG,R16 RETI


116

t1top:IN R16,SREG ;Save Status Register in stack. PUSH R16 LDI R17,3 EOR R18,R17 ;Set bit to identify the slope of the triangular. ;waveform (Negative or Positive slope). OUT PORTC,RINF2 OUT PORTB,RSUP2 MOV RAUX,RSUP1 SEC SBRS RINF1,5 CLC ROL RINF1 MOV RSUP1,RINF1 MOV RINF1,RAUX POP R16 ;Pop out the Status Register from the stack. OUT SREG,R16 RETI t1bottom: IN R16,SREG ;Save Status Register in stack. PUSH R16 OUT PORTC,RINF1 OUT PORTB,RSUP1 CLR D1IH ;Reset width-table index. LDI D1IL,2 CLR D2IH LDI D2IL,2 LDI R16,0x04 ;Reload Timer1 Compare Register B with the first STS OCR1BH,R16 ;value of the d1_m width-table. LDI R16,0x20 STS OCR1BL,R16 LDI R16,0x04 ;Reload Timer1 Compare Register C with the first STS OCR1CH,R16 ;value of the d2_m width-table. LDI R16,0xFE STS OCR1CL,R16 MOV RAUX,RSUP2 ;Sequence Generation. SEC SBRS RINF2,5 CLC ROL RINF2 MOV RSUP2,RINF2 MOV RINF2,RAUX POP R16 ;Pop out the status register from the stack.


117

OUT SREG,R16 RETI

118

Apéndice H

Fotografías del Prototipo

Apéndice H Fotografías del Prototipo

119

Figura H.1. Fotografía del prototipo convertidor multiniveles construido.

120

Apéndice I

Publicaciones

Abstract ––A control strategy to operate a hybrid multilevel inverter is described in this paper. The inverter produces seven-level PWM voltage waveforms using twelve transistors and a three-phase transformer for harmonic elimination offering the following advantages: flying capacitors with neutral clamped circuits are not required, a small number of switching devices is used and the PWM switching losses are minimal. The proposed control technique is implemented on an 8 – bit microcontroller, and was designed to operate all the transistors of the converter using only one carrier and modulating signals, offering a simple control solution. The circuit operation and the design of the control principle are discussed in this paper together with experimental results obtained with a 1 kW prototype. 1

Keywords –– Multilevel; Inverter; Control; Three-phase;

PWM; I. INTRODUCTION

Multilevel inverters are systems normally employed for applications such as power distribution, higher power motor drives, power quality conditioning and renewable energy systems, [1-3]. These circuits offer several advantages such as reduced device voltage stresses, lower switching frequencies, improved harmonic performance and the capability to operate in higher voltage applications; however, more complex control techniques are required to operate these converters due to the large number of switching devices, [4]. In addition, these inverters involve the use of flying capacitors, neutral clamped circuits or series connected H-type bridges with separate DC links, [4,5]. Fig. 1 depicts an unusual multilevel inverter circuit that uses a hybrid configuration of series-connected, three-phase bridges together with a delta-star transformer for selective harmonic elimination, [6,7]. In contrast to other topologies, [8-9], this circuit produces seven-level, three-phase PWM voltage waveforms with low harmonic distortion using a small number of switching devices, a split DC link with two fixed capacitors and a transformer rated at 50% the throughput power. This paper presents a PWM control strategy to drive the transistors of the converter shown in Fig. 1, in such a way that only one carrier and one modulating signals are

This work was financially supported by the National Council of Science and Technology (CONACyT) and the National Polytechnic Institute (IPN) of Mexico.

employed. Firstly, the seven-level operation of the converter is described in order to provide the basis to understand the PWM operation. Secondly, the switching scheme of the transistors is analyzed so that it can be implemented using logical binary operations. Finally experimental results using a 1 kW prototype of the inverter are discussed to verify the correct operation of the converter.

II. HYBRID MULTILEVEL INVERTER

A. Converter description The converter shown in Fig. 1 is a three-phase multilevel inverter which presents a hybrid topology. It is composed of a single dc supply connected in series with two three-phase inverter bridges; the series connection of the inverter bridges on the ac side of the circuit is achieved with a delta-star transformer of 1/√3 turns ratio, which is also employed for selective harmonic elimination. Finally, a low-pass output filter, which can be partly formed by the leakage inductance of the transformer, is implemented on each phase of the inverter to reduce the harmonic content of the output waveforms. B. Equivalent circuit of the hybrid multilevel inverter The seven-level PWM operation of the inverter is explained using the equivalent circuits of the converter shown in Fig. 2 and the idealized waveforms shown in Fig. 3. This analysis will be performed assuming an idealized converter operation: lossless components, ideal dc source, and negligible transformer magnetizing current.

Control of a hybrid seven-level PWM inverter

Alejandro Villarruel–Parra*; Ismael Araujo–Vargas*; Nancy Mondragon–Escamilla* and Andrew J. Forsyth**.

*School of Mechanical and Electrical Engineering, National Polytechnic Institute of Mexico, ESIME Cul., Av. Santa Ana No. 1000, Col. San Francisco Culhuacan, C.P. 04430, México City, México.

** School of Electrical and Electronic Eng., The University of Manchester, PO Box 88, Sackville Street, Manchester M60 1QD, UK

[email protected], [email protected]

Fig. 1. Hybrid multilevel inverter.

The equivalent circuit of Fig. 2(a) depicts the top and bottom inverter bridges represented by the transistors QT and QB, the diodes DT and DB and the current sources i1 and i2 respectively. QT and QB are considered active if both transistors in a totem are turned on at the same time, otherwise they will be considered deactivated. DT and DB represent the freewheeling effect of the inverter bridges and these are considered conducting if a current reversal occurs throughout one inverter leg. i1 and i2 represent the output currents of the inverter bridges but switched by the transistors high frequency operation. The equivalent circuit of Fig. 2(a) may behave in two different configurations according to the operation of the inverter; and these are shown in Figs. 2(b) and 2(c) as Configuration 1 and Configuration 2 respectively. During Configuration 1, Fig. 2(b), QB is activated clamping the voltages vB to zero, vMG to -VS/2 and vT to +VS, and this configuration comes to an end when QB is deactivated; whereas Configuration 2, Fig. 2(c), is a mirror of Configuration 1 since QT is turned on clamping the voltages vT to zero, vMG to +VS/2 and vB to +VS; and this configuration comes to an end when QT is turned off. In general terms, the PWM operation of the inverter is achieved by alternatively switching Configurations 1 and 2 at high frequency. Fig. 3 may be used to explain the principle of this operating mode. The first and second waveforms shown in Fig 3 are the states of the equivalent transistors QB and QT. vge-B and vge-T, which are complementary waveforms that control the inverter according to a PWM scheme modulation. The third waveform shown in Fig. 3 is the voltage of the mid-point node of the inverters, M, referred to the mid-point node of

the dc link, G, vMG. This waveform is seen to be a bipolar modulated wave of amplitude ±Vs/2 and fundamental frequency at six times the output frequency. In addition, this waveform is shown together with the modulating waveform which is a triangular wave determined to produce output voltage waveforms with minimal THD. This technique was described in [10] for a multi-pulse rectifier that uses a similar topology. The last waveform shown in Fig. 3 is an approach of one cycle of vMG, which is denoted with the configurations of the equivalent circuit that produce the two voltage levels: -VS/2 (Configuration 1) and +VS/2 (Configuration 2). C. Transistor state combinations Configurations 1 and 2 may be obtained by twelve different transistor state vectors, TSV, which produce twelve different output voltage vectors, OVV. Table 1 lists these logic-state combinations together with their equivalent dc circuit and their respective output voltage vector. The first column of Table 1 shows the equivalent circuit configuration formed by every TSV, being Configuration 1 a

Fig. 2. (a) Equivalent dc circuit of the inverter; (b) Configuration 1; and (c)

Configuration 2.

Fig. 3. Idealized voltage waveforms.

Fig. 4. Production of the seven-level voltage waveform, vRN.

Table 1. Transistor configurations and output voltage levels.

C. TSV Q12 Q11 Q10 Q9 Q8 Q7 Q6 Q5 Q4 Q3 Q2 Q1 OVV**

vRN vYN vBN

1 sv1 1 1 0 0 0 1 1 1 1 0 0 1 0 3SV− 3SV+2 sv2 1 1 0 0 1 1 1 1 0 0 0 1 3SV+ 2 3SV− 3SV+1 sv3 1 0 0 0 1 1 1 1 0 0 1 1 3SV+ 3SV− 0

2 sv4 1 0 0 1 1 1 1 0 0 0 1 1 2 3SV+ 3SV− 3SV−1 sv5 0 0 0 1 1 1 1 0 0 0 1 1 3SV+ 0 3SV−2 sv6 0 0 1 1 1 1 0 0 0 0 1 1 3SV+ 3SV+ 2 3SV−1 sv7 0 0 1 1 1 0 0 0 1 1 1 1 0 3SV+ 3SV−2 sv8 0 1 1 1 1 0 0 0 1 1 1 0 3SV− 2 3SV+ 3SV−1 sv9 0 1 1 1 0 0 0 1 1 1 1 0 3SV− 3SV+ 0

2 sv10 1 1 1 1 0 0 0 1 1 1 0 0 2 3SV− 3SV+ 3SV+1 sv11 1 1 1 0 0 0 1 1 1 1 0 0 3SV− 0 3SV+2 sv12 1 1 1 0 0 1 1 1 1 1 0 0 3SV− 3SV− 2 3SV+

* Transistor states 1 and 0 mean ON and OFF respectively. ** C.: Equivalent circuit configuration; TSV: Transistor State Vector;

OVV: Output Voltage Vector.

result of the odd TSVs and Configuration 2 a result of the even TSVs. The second column of Table1 titles every transistor state vector as svn, and the third column shows the transistor states of each TSV. The last column of this table shows the output voltage vector produced by each TSV. These voltage vectors may be calculated using eq. (1),

√ 1 0 11 1 00 1 1 2 1 11 2 11 1 2 (1)

where the first term of (1) is the secondary side voltage vector of the delta-star transformer and the second term is the bottom inverter output voltage vector respective to the neutral node N of the ac circuit of the converter. The vectors and in (1) are the input voltage vectors of the bottom and top inverter respectively, where the bottom inverter inputs may switch between or –VS/2 and the top inverter inputs between or VS/2, [6]. The production of the three-phase seven-level PWM waveforms at the output of the inverter may be obtained alternating two subsequent output voltage vectors for an angular duration of π/6 and then repeating the operation for the next two subsequent vectors. Fig. 4 may be used to illustrate the multi-level PWM waveform production, which shows the vMG voltage and the seven-level PWM waveform produced at the R phase output of the inverter, vRN. During the first π/6 period of Fig. 4 is seen that the vMG waveform is produced by the switching of sv1 and sv2, which causes to vRN switches between zero and +VS/3 according to Table 1; then, in the next π/6 period vMG is produced by the switching of vectors sv2 and sv3, which causes that vRN switches between +VS/3 and +VS/ 3 . C. Control scheme of the transistors for a seven-level PWM inverting mode The seven-level PWM operating mode uses twelve control signals to operate the transistors of the inverter of Fig. 1., and these signals are plotted in Fig. 5 according to the description given in the above section. Fig. 5(a) depicts the group of state signals that control the bottom-inverter, which are seen to have a short switching period of π/6 at the beginning and end of its on-state period, as emphasized with shadowed π/6 periods in Fig. 5, and are phase-shifted by π/3 to each other. Fig. 5(b) shows the group of state signals that control the top-inverter, which are seen to be identical to the group shown in Fig. 5(a) by the exception that the bottom group is delayed by π/6 radians with respect to the top group. Thorough these π/6 periods the circuit alternates its configuration between two TSVs, in such a way that only a couple of transistors switch complementarily whilst the rest of the transistors are kept in the same state. For example, during the second π/6 period of Fig. 5, the converter switches between sv2 and sv3 since the transistors Q2 and Q8

complementarily interchange their states and the other transistors hold their states. This allows to vMG to be switched between –VS/2 and +VS/2 following the rising and falling slopes of a PWM pattern as shown in the bottom part of Fig. 5, Fig. 5(c), where the vMG waveform is shown together with an approach of one π/3 period presenting in more detail the tailoring of vMG in relation of the TSVs.

III. CONTROL IMPLEMENTATION

Using the analysis described in the previous section, an algorithm to generate the control waveforms of Fig. 5 was proposed. The main aim of the control algorithm was to use a single modulated signal to control the period of each TSV. This algorithm has two stages: a PWM interrupt generator and a control sequence generator, which are shown in block diagrams in Figs. 6(a) and (b) respectively. The next sections describe in detail the operation of these stages and how these perform the process of the algorithm.

Fig. 5. Transistor control signals of the seven-level operating mode.. (a) Bottom-bridge group; (b) Top-bridge group; (c) vMG voltage waveform.

A. PWM Interrupt Generator The principle of operation of the PWM Interrupt generator may be explained using the block diagram shown in Fig. 6(a) and the PWM timing diagram shown in Fig. 7. The block diagram of Fig 6(a) digitally produces a modulating signal vM and a carrier signal vC, both shown in Fig 7. In this figure, vM is a triangular signal at six times the output frequency, which is generated with a 16-bit Timer with a full Access Register; whereas the carrier signal, vC, is also a triangular signal, but, of frequency equal to the switching frequency and synchronized with vM. vC is generated with two lookup tables, represented as the blocks Rising edge lookup table and Falling edge lookup table in Fig. 6(a), which were previously determined by estimating the instantaneous values of vC that intersect those of vM. The bottom of Fig. 7 shows the modulated signal, vMOD, which is digitally produced by comparing vM with vC. The compare registers A to D of the block diagram of Fig. 6(a) produce vMOD. The Compare Register A is used to generate a Rising edge interruption, each time vM matches vC in the negative slope, which causes a rising edge in vMOD. This interruption increases by one the index of the Rising edge lookup table and loads the next intersection to the Compare Register A. The Compare Register B is similarly

used as the Compare Register A; but, a Falling edge interruption will occur when vM matches vC in the positive slope, causing a falling edge in the modulated signal. This interruption increases by one the index of the Falling edge lookup table and loads the new intersection value to the Compare Register B. The Compare Register C produces a Valley interruption when the bottom of vMOD is reached, which resets the lookup tables index to start a new vMOD cycle; whereas the Compare Register D produces a Peak interruption when vMOD reaches its top. These four interruptions are used to control the Sequence Generator stage of the algorithm as is detailed in the next section. B. Sequence Generator The fundamental of operation that generates the activation sequence of the transistors may be described using the Sequence Generator block diagram of Fig. 6(b) together with the waveforms shown in Fig. 7. The Sequence Generator consists of an Edge and a Slope Detectors, which are two SR flip-flops that uses the four interruptions described above as inputs and their outputs are connected to an X-OR gate; and a Register Selector, which selects between two registers, Reg1 and Reg2, the transistor activation sequence according to the output of the X-OR gate. Reg1 and Reg2 are 16-bit registers that contain two consecutive TSVs. Initially, in Fig. 7, vM has a positive slope, the Valley Int. event has recently occurred and the Slope Detector has been reset in such a way that its output is set to off. Later in Fig.7, a Rising edge interruption occurs, which sets to the on state the S terminal of the Edge Detector, changing its output state from off to on. This state change is processed together with the output state of the Slope detector by the XOR gate, which sets the Register Selector block to load the

Fig. 6. Block diagram of the control algorithm. (a) PWM Interrupt Generator stage; (b) Sequence Generator Stage.

Fig. 7. Timing diagram of the PWM interrupt generator stage.

16-bit output port with the data of Reg2. Then, the Falling edge interruption resets the Edge Detector causing to the Register Selector, together with the Slope Detector and the XOR gate, to load the 16-bit output port with the data contents of Reg1. Eventually, other Rising and Falling edge interruptions occur, switching the data of the 16-bit output port between the contents of registers Reg1 and Reg2 until vM reaches its top value which produce a Peak Interruption. This interruption sets the Slope Detector changing its output state from off to on, which indicates that vM has a negative slope and the behaviour of the edge interruptions is therefore inverted. For example, if a Rising edge interruption is triggered the 16-bit output port is loaded with Reg1, otherwise, if a Falling edge interrupt occurs the output port is loaded with Reg2. Additionally, the Peak Interruption triggers the Sequence Update block loading the TSV contained in Reg2 to Reg1 and calculates the next TSV for the register Reg2. The Rising and Falling edge interruptions repeatedly occur during the negative slope of vM until a Valley Interrupt is presented finishing the cycle. This interruption sets again the Slope Detector output to the off state and triggers the Sequence Update block to load Reg1 and Reg2 with the new TSVs. The algorithm employed to generate the TSV sequence is detailed below. C. Sequence Update Block The twelve switching vectors of Table 1 may be generated using logical binary operations as is illustrated in Fig. 8. Fig. 8(a) shows the first two vectors, sv1 and sv2, divided in two 6-bit registers, which correspond to the top and bottom transistor states of the inverter bridges. Analysing these vectors, the sv2-bottom vector is equal to sv1-top vector, due to the phase-shift between the top and the bottom control signals shown in Fig. 5. Furthermore, the sv2-top vector is equal to the sv1-bottom vector, but left-rotated by a bit. This logic may be confirmed in Fig. 8(b), where the transistor vectors sv3 and sv4 are produced from sv2, which is consistent with their respective vectors listed in Table 1. The above algorithm process description was implemented in the Sequence Update block of the main control algorithm for the seven-level PWM converter.

III. EXPERIMENTAL VERIFICATION

A 1 kW seven-level PWM inverter prototype was constructed to verify the theoretical operation of the circuit. The inverter was built using two 100 uF electrolytic capacitors connected in parallel with three polypropylene capacitors as input filters, two integrated three-phase inverter bridges CM15TF-12H, and a delta-star transformer, which was designed and constructed using a 0.1mm, 97% Fe – 3% Si, 3Q6 Wiltan wound E core with a 278:481 turns ratio, [7]. The control signals of the converter transistors were generated using an 8-bit AVR ATMEGA 2560 microcontroller, which was programmed with the algorithm described in the previous section. This algorithm was implemented to generate seven-level output voltage waveforms with a 60 Hz fundamental frequency and a switching frequency of 6.84 kHz. The number of pulses over per period of vMG was determined to be 19, in such a way that the output voltage waveforms were generated with a minimal THD, [10]. Fig. 9 shows the experimental control signals obtained using the AVR microcontroller. These waveforms are consistent with the theoretical waves shown in Fig. 5 and have a 60 Hz fundamental frequency as expected. Fig. 10 shows the experimental seven-level PWM voltage waveforms at the output of the inverter obtained with the control signals of Fig. 9. These results were obtained using a 245 V dc supply, and a 50 Ohms, 1kW three-phase load bank, being excluded the output filter in the experiment. The high-frequency over-shoots seen in the waveforms of Fig. 10 were assumed to be caused by a hard switching effect of the transistors. Moreover, the distortion in the switching levels of these waveforms, which is seen as a curvature of the switching pulses, was determined to be caused by the leakage inductance of the transformer since this cannot be removed and is partly used as the output filter. Finally, Fig. 11 shows a plot of the normalized harmonic components of the waveform vRN for the first 39

Fig. 8. Generation of the transistor vectors on the Sequence Update block.

Fig. 9. Experimental control signals of the seven-level PWM mode.

Waveforms with a 60 Hz fundamental frequency and 6.84 kHz switching frequency. 2 ms/div.

harmonics. In this plot, the harmonics o2.0% of the fundamental and the THD of vR

IV. CONCLUSION An algorithm to generate the PWM cothe transistors of a hybrid seven-level PWMin this paper. The control principle of described deducing a switching schemetransistors. In this fashion, an algorithmtransistor control sequence was describedlogic used to reproduce the pattern of the co The described algorithm was implemenAVR microcontroller and was experimentala 1kW prototype of the inverter. In contrasPWM control strategies, this algorithm usesand modulating signals. Furthermore, due of the algorithm, a combinational circuit arfor more projects. Future research on this control algorithtechniques to control the voltage levelwaveforms, such as, Space Vector Modulsimilarity of the logic employed.

Fig. 10. Experimental seven-level PWM output voltavYN and vBN; obtained with a 250 V dc supply, a 50 Oh

Hz fundamental frequency and a 6.84 kHz switchinms/div; 50 V/div.

Fig. 11. Normalized harmonic content of the vRN oobtained with a 250 V dc supply, a 50 Ohms load

fundamental frequency and a 6.84 kHz switchin

of vRN are below RN is 3.03%.

ontrol scheme for M was presented the inverter was

e to drive their m to produce the d explaining the ontrol signals. nted over an 8-bit lly verified using st to other typical s only one carrier to the simplicity

rray may be used

hm may consider l of the output lation due to the

ACKNOWLEDGEM The authors are grateful to tScience and Technology of MePostgraduate and Research DepaNational Polytechnic Institute (IPUniversity of Manchester, U.K., fand the realization of the prototype.

REFERENCE [1] J. Rodriguez, J.S. Lai, F. Peng

survey of topologies, controls,Trans. Ind. Electron., vol. 49, 2002.

[2] C.K. Lee, J.S.K. Leung, R. HuLevel Comparison of STAIEEE Trans. Power Electron.,1092, Jul. 2003.

[3] P.K. Steimer and M.D. ManjrVoltage Converter TopologApplications” in Proc. IEEEMeeting, pp. 1723-1730.

[4] S. Jeevananthan, R. MadhavanDananjayan, “State-of-the-aModulation Techniques for SCritical Evaluation and NoveControl Degree of Freedom,” on Ind. Technology, pp. 1269-

[5] P. Panagis, F. Stergiopoulos, “Comparison of state of the arProc. IEEE Power Electron.4296-4301.

[6] I. Araujo-Vargas, A. VillarrueEscamilla, C.I. Nicolas-VillalvPWM inverter with overlappPaper under revision for publiPower Electron., 2010.

[7] N. Mondragón-Escamilla, AAraujo-Vargas, J.C. SancheConstruction of a Three-PhaseMulti-level Converter,” in Electrical, Communications an

[8] Chen Alian, He Xiangningmultilevel inverter topology wbalancing ability,” in Proc. Specialists Conf., pp. 20-25.

[9] Zhang Fan, Yang Shuitao, F.Z“A zigzag cascaded multileveself voltage balancing,” in PrElectron. Conf. And Expo., pp.

[10] I. Araujo-Vargas, A.J. Zabalza, “High-performance single-transistor active injectioElectron., vol. 23, no. 3, pp. 12

age waveforms, vRN, hms load array, a 60 ng frequency. 2.5

output waveform d array, a 60 Hz ng frequency.

MENT

the National Council of exico (CONACyT), the artment (SEPI) of the

PN) of Mexico and the for their encouragement

ES

g, “Multilevel inverters: a , and applications,” IEEE no. 4, pp. 724-738, Aug.

ui, H.S. Chung, “Circuit-ATCOM Technologies,” vol. 18, no. 4, pp. 1084-

rekar, “Practical Medium gies for High Power

E Ind. Appl. Soc. Annu.

n, T.S. Padmanabhan, P. art of Multi-Carrier Seven Level Inverter: A el Submissions based on in Proc. IEEE Int. Conf.

-1274. P. Marabeas, S. Manias, t multilevel inverters,” in . Specialists Conf., pp.

el-Parra, N. Mondragón-va, “A hybrid multi-level ed transistor operation,” cation in IEEE Trans. on

A. Villarruel-Parra, I. ez-Garcia, “Design and e Transformer for a 1 kW

Proc. Int. Conf. On nd Computers, pp. 74-78. g, “A hybrid clamped with neutral point voltage

IEEE Power Electron.

Z. Peng, Qian Zhaoming, el inverter topology with oc. IEEE Applied Power . 1632-1635. Forsyth, F.J. Chivite-multipulse rectifier with on,” IEEE Trans. Power 299-1308, May 2008.

1

Abstract –– The implementation of a Space Vector PWM (SVPWM) algorithm to generate the switching scheme for a multilevel hybrid inverter is presented in this paper. Unlike other multilevel inverters, a minimum number of switching devices, a split DC link, and a 50% rated, three-phase transformer are combined to generate seven-level SVPWM output voltage waveforms. The principle of operation and implementation of the algorithm are described in this paper along with simulation results obtained with a 1kW prototype for utility applications. Keywords —Hybrid inverter, space vector pulse width modulation (SVPWM)

I. INTRODUCTION Multilevel power inverters are widely used in industry

applications such as static VAR compensation, power distribution, active power filters and variable voltage-frequency drives for large motors applied for adjustable speed-torque systems [1-3]. Different topologies for multilevel inverters have been developed based on diode-clamped configurations, cascade inverters, flying capacitor, neutral point clamped (NPC) inverters or, H-type bridges with separate DC links [4]. Multilevel inverter topologies diminish the voltage stress on the switching devices and generate low-ripple output currents due the increased number of levels in the inverter voltage waveforms; nevertheless, these converters require several control signals to drive each transistors. Several methods have been developed to overcome this difficulty whereby the converter is driven by a singular Pulse Width Modulation (PWM) technique and, therefore, the complexity of the control system is reduced, [5].

Space Vector Pulse Width Modulation (SVPWM) is among the most popular control techniques for three-phase inverters [6]. This technique provides higher output voltage, easy implementation, fast dynamic response and a wide linear range of variable-amplitude output voltage compared with the conventional PWM methods [7-8].

Recent studies have revealed an unusual multilevel inverter, Fig. 1 that uses a hybrid configuration of series-connection of three-phase bridges together with a delta-star transformer for selective harmonic elimination. This inverter produces seven-level, three-phase PWM voltage waveforms with low harmonic distortion using a small number of switching devices, a split DC link with two fixed capacitors and a transformer rated at 50% the throughput power [9-10]. Moreover, using a SVPWM control strategy, the switching

output waveform may become PWM multilevel waves with variable output amplitude.

This paper describes the principle of operation of the control process that generates a switching scheme for the seven-level inverter of Fig. 1 to generate multilevel SVPWM output voltage waveforms. Firstly, a brief description of the inverter topology is given together with a basic explanation of its principle of operation. Secondly, the space vector PWM control strategy is analyzed presenting a state vector plane of the behavior of the converter. The third part of paper is focused on describe the algorithm process that produce the switching scheme used for the SVPWM operation of the inverter. Finally, the paper presents simulations results obtained with a 1kW prototype which verifies the production of multilevel SVPWM output voltage waveforms.

II. MULTILEVEL PWM HYBRID INVERTER

A. Converter description The hybrid seven-level PWM inverter is shown on Fig. 1, which consists of a split DC link with two capacitors in series and two three-phase bridges connected in series, being the series connection, in both their inputs and outputs, performed by using a delta-star transformer with a √3: 1 turns-ratio. At the right hand side of the converter shown in Fig. 1 an LC filter is also used to obtain sinusoidal output voltage waveforms. B. Space vector seven-level operating mode for the hybrid inverter. The space vector seven-level operating mode of the hybrid inverter shown in Fig. 1 is described assuming lossless components, a DC voltage supply without ripple and negligible transformer magnetizing current.

A space vector PWM algorithm for a hybrid multilevel inverter

Caren I Nicolas-Villalva, Ismael Araujo-Vargas, Nancy Mondragón-Escamilla, Alejandro Villaruel-Parra

School of Mechanical and Electrical Engineering, Postgraduate Section, SEPI-ESIME Culhuacan, National Polytechnic Institute of Mexico, Av. Santa Ana No. 1000, Col. San Fco Culhuacan, Coyoacan, Mexico City.

(Mexico) Email: [email protected]

Fig. 1. Diagram of the hybrid multilevel inverter

2

The hybrid inverter of Fig. 1 may produce twenty-four output voltage vectors, which are obtained by twenty-four different transistors state vectors. These transistors state vectors prevent a short circuit through the two inverters, but, allow single overlap operation of two transistors in one totem of either the top or bottom inverters. For example Fig. 2 shows two of twenty-four transistors state combinations of the inverter circuit shown in Fig. 1. Table 1 lists the twenty-four state vectors, vTS, of the hybrid inverter together with their respective outputs voltage vectors, . These twenty-four vTS combinations contains seven active transistor, four in one inverter and three in the other, which indicates that a bottom totem overlap occurs for odd vTS whereas a top totem overlap is present for even vTS. The first twelve vTS combinations, shown in Table 1 produce twelve stationary vectors, whereas the other twelve vTS, correspond to the neutral vectors, . These voltage vectors were calculated using: 1√3 1 0 01 1 00 1 1 13 2 1 11 2 11 1 2 1

where the vectors , , and , , are the ouputs of the bottom and top rectifier respectively, which may switch between 2⁄ [9]. The space vector representation of the voltage vectors of Table 1 is plotted in the plane of Fig. 3, which is calculated using eq. (2): 23 1 1 2⁄ 1 2⁄0 √3 2⁄ √3 2⁄ 2

In Fig. 3, the magnitude of the vectors is equal to 2 3⁄ and they are distributed along the plane by 30°, which produce twelve different sectors. An arbitrary output voltage space vector, may be formed by averaging three local space voltage vectors in a sector of the plane, over one half of a switching period, Δ , which may be expressed in eq. (3). 2∆ 3 where:

∆ 4 and

is the active time of vector,

is the active time of vector, is the active time of vector,

is the active time of vector.

In this fashion, the dodecagon shown in Fig. 3 geometrically constrains the magnitude of as expressed in eq. (5): 8 4√36 5 to avoid the over modulation of the hybrid inverter. The expressions for the and space vector active times change every 30°and are listed in Table 2 for the first two sectors.

Fig. 2. Two of the twenty-four possible combinations

TABLE 2. SPACE VECTOR ACTIVE TIMES

ω0t=θ Space Vectors

Space Vector Active Times

0 θπ6 SV SV

∆ cos 3 ∆ cos 2

π6 θ 2π6

∆ cos 6∆ cos 23

TABLE 1. TRANSISTOR CONFIGURATIONS AND OUTPUT VOLTAGE LEVELS.

VTSn Bottom inverter Top inverter VRN VYN VBN Q1 Q2 Q3 Q4 Q5 Q6 Q7 Q8 Q9 Q10 Q11 Q12

VTS1 1 1 0 0 0 1 1 1 1 0 0 1 0 √3⁄ √3⁄VTS2 1 1 1 0 0 1 1 1 1 0 0 0 3⁄ 2 3⁄ 3⁄VTS3 1 1 1 0 0 0 1 1 1 1 0 0 √3⁄ √3⁄ 0 VTS4 1 1 1 1 0 0 0 1 1 1 0 0 2 3⁄ 3⁄ 3⁄VTS5 0 1 1 1 0 0 0 1 1 1 1 0 √3⁄ 0 √3⁄VTS6 0 1 1 1 1 0 0 0 1 1 1 0 3⁄ 3⁄ 2 3⁄VTS7 0 0 1 1 1 0 0 0 1 1 1 1 0 √3⁄ √3⁄VTS8 0 0 1 1 1 1 0 0 0 1 1 1 3⁄ 2 3⁄ 3⁄VTS9 0 0 0 1 1 1 1 0 0 1 1 1 √3⁄ √3⁄ 0 VTS10 1 0 0 1 1 1 1 0 0 0 1 1 2 3⁄ 3⁄ 3⁄VTS11 1 0 0 0 1 1 1 1 0 0 1 1 √3⁄ 0 √3⁄VTS12 1 1 0 0 1 1 1 1 0 0 0 1 3⁄ 3⁄ 2 3⁄VTS01 1 0 1 0 1 0 1 1 1 0 0 1 0 0 0 VTS02 1 1 1 0 0 1 0 1 0 1 0 1 0 0 0 VTS03 1 0 1 0 1 0 1 1 1 1 0 0 0 0 0 VTS04 1 1 1 1 0 0 0 1 0 1 0 1 0 0 0 VTS05 1 0 1 0 1 0 0 1 1 1 1 0 0 0 0 VTS06 0 1 1 1 1 0 0 1 0 1 0 1 0 0 0 VTS07 1 0 1 0 1 0 0 0 1 1 1 1 0 0 0 VTS08 0 0 1 1 1 1 0 1 0 1 0 1 0 0 0 VTS09 1 0 1 0 1 0 1 0 0 1 1 1 0 0 0 VTS010 1 0 0 1 1 1 0 1 0 1 0 1 0 0 0 VTS011 1 0 1 0 1 0 1 1 0 0 1 1 0 0 0 VTS012 1 1 0 0 1 1 0 1 0 1 0 1 0 0 0

3

Fig. 3. , Space plane of the seven-level operating mode of the hybrid

inverter.

III. CONTROL STRATEGY FOR THE SEVEN-LEVEL SVPWM HYBRID INVERTER

The principle of operation for the control scheme of seven-level SVPWM hybrid inverter of Fig. 1 is described

with reference to the control block diagram of Fig. 4 and the idealized control and voltage waveforms shown in Fig. 5. The control diagram of Fig. 4 consist of a low frequency sawtooth , equivalent to the rotating angle , shown in Fig. 5 as the first waveform; a HF triangular carrier , shown as the second waveform in Fig 5, an active time generator, a PWM bipolar switching modulator and a switching-function-state transistor vector converter. is used to calculate and select the active times of the space vectors , shown as , and in the block diagram of Fig. 4, respective to the operating sector which are then converted to voltage to be pulse width modulated with . The three outputs of the PWM bipolar modulator shown in Fig. 4 generate three switching bipolar functions, , and , the third, fourth and fifth waveforms of Fig. 5, which are the normalized output functions of the six inverter outputs , , , , and , also presented in Fig. 5 for the first sector. The switching function-to-state transistor vector converter sets the vTS respective to the states of the functions and to the value of

. For example, Fig. 5 shows the generation of the control transistors signals for switching period of the first sector. In this Figure is shown in detail how the switching period are generated respective to , , . Then, the switching functions and the corresponding sector determine the states of each transistor, shown at the bottom of Fig. 5. These control signals allow the proper performance of the inverter in seven-level SVPWM mode to

Fig. 4. Block diagram used to generated the control algorithm for the seven-level operating mode of the hybrid inverter

4

produce the ideal output voltage waveform shown in Fig. 6, whereby this waveform has seven SVPWM levels.

Fig. 5. Control and voltage waveforms for the space vector seven-level PWM algorithm

Fig. 6. The ideal waveform for the seven-level SVPWM mode.

IV. CONTROL SIGNALS OBTAINED FROM SIMULATION

The block diagram of Fig. 5 was implemented in Micro-Cap 9 for a 1kW hybrid inverter prototype controlled with the Space Vector PWM algorithm, and the simulation was. The simulation was performed using ideal elements obtained and the results were obtained with a 270 V DC supply, a 1kW, 50 Ohms-per-phase load bank resistor, a fundamental output frequency of 60 Hz and a switching frequency of 7.2 kHz. Fig. 7 shows the simulations results of and . In this figure is a sawtooth waveform with a frequency of 60 Hz, used to determine the twelve sectors per cycle, whereas

, the second waveform of Fig. 7., is a triangular waveform, which is produced by space vector active times in each sector. Also, this figure shows in detail the ten steps determinate by the number of pulses per sector, for a switching frequency of 7.2 kHz. Fig. 8 presents the control signals for the transistors of the hybrid inverter of the simulation prototype developed in Micro-Cap. These waveforms have a period of 16.666 ms and a switching frequency of 7.2 kHz and the modulation process is evident for the twelve sectors during a cycle. These control signals were used to active each transistors to operate the hybrid inverter in the seven-level SVPWM mode in order to produce the ideal output voltage waveform of Fig. 6.

Fig. 7. low frequency waveform and waveform produced by space vector active times

5

Finally, Fig. 9 presents the seven-level SVPWM output voltage waveform of one phase obtained with Micro-Cap using the seven-level SVPWM technique. This result was obtained using a 270 V DC input, a 1kW, 50 Ohm load, a 60 Hz fundamental output frequency and a switching frequency of 7.2 kHz.

Fig. 8. Control signals for the seven-level SVPWM mode.

Fig. 9. Seven-level SVPWM output voltage waveform of one phase obtained

with a 1 kW hybrid inverter simulation: 270 V DC input, a 1kW, 50 Ohm load with a 60 Hz fundamental output frequency and a switching frequency

of 7.2 kHz. 50 V/div and 2 ms/div

V. CONCLUSION

This paper explained in detail how a control technique for hybrid inverter was implemented in a simulator to cause a seven-level SVPWM operating mode. The control signals for a 1 kW hybrid inverter, simulated in Micro-Cap, were generated using an algorithm control scheme developed in simulation. The principle of operation of the control strategy was explained together with the theoretical basis of the

seven-level SVPWM of the hybrid inverter. Simulation results were presented confirming that the desired switching scheme may generate the seven-level SVPWM output voltage waveforms. Currently, the presented control scheme is being developed in an AVR ATmega2560 microcontroller. This microcontroller may to generate twelve control signals to operate a 1 kW hybrid inverter laboratory prototype producing the seven-level SVPWM output voltage waveforms.

ACKNOWLEDGMENT This work was kindly supported by the National Council of Science and Technology of Mexico (CONACyT) and the National Polytechnic Institute of Mexico (IPN).

REFERENCES

[1]. J. Rodriguez, J.S. Lai, F. Peng, "Multilevel inverters: A survey of topologies, controls and applications", IEEE Trans. on Ind. Electronics, vol.49, no.4, August 2002, pp. 724-738.

[2]. Miranda, H.; Cardenas, V.; Sandoval, G.; Espinosa-Perez, G, “Hybrid Control Scheme for a Single-Phase Shunt Active Power Filter Based on Multilevel Cascaded Inverter”, Power Electronics Specialists Conference. PESC 2007. IEEE

[3]. Jin Wang; Chingchi Chen; Chorian, S.; Yi Huang, “Auxiliary Power Supply for Hybrid Electric Vehicles”, Power Electronics Specialists Conference. PESC 2007. IEEE

[4]. Jeevananthan, S.; Madhavan, R.; Padmanabhan, T.S.; Dananjayan, P, “State-of-the-art of Multi-Carrier Modulation Techniques for Seven Level Inverter: A Critical Evaluation and Novel Submissions based on Control Degree of Freedom”, IEEE Trans. on Ind. Technology, 2006 , pp. 1269 – 1274.

[5]. Lei Hu; Hongyan Wang; Van Deng; Xiangning He, “A simple SVPWM algorithm for multilevel inverters”, IEEE 35th Annual PESC, Vol. 5, 2004, pp. 3476-3480.

[6]. Zeliang Shu; Jian Tang; Yuhua Guo; Jisan Lian, “An Efficient SVPWM Algorithm With Low Computational Overhead for Three-Phase Inverters”, IEEE Trans. On Power Electronics, vol 22, 2007, pp. 1797-1805.

[7]. Gupta, A.K.; Khambadkone, A.M, “A General Space Vector PWM Algorithm for Multilevel Inverters, Including Operation in Overmodulation Range”, IEEE Trans on Power Electronics, vol. 22, 2007 , pp 517-526.

[8]. Yao Zhezhi; Yi Lingzhi; Peng Hanmei; Fu Xi; Deng Dong, “Study of simplified SVPWM algorithm based on three-level inverter”, IEEE 6th International. IPEMC, 2009, pp. 876-881.

[9]. I.Araujo-Vargas, A. Villarruel-Parra, N. Mondragón-Escamilla, C.I. Nicolas-Villalva, “A hybrid multi-level PWM inverter with overlapped transistor operation,” Paper under revision for publication in IEEE Trans. on Power Electron., 2010.

[10]. N. Mondragón-Escamilla, A. Villarruel-Parra, I. Araujo-Vargas, J.C. Sanchez-Garcia, “Design and Construction of a Three-Phase Transformer for a 1 kW Multi-level Converter,” in Proc. Int. Conf. On Electrical, Communications and Computers, Cholula, Puebla, Feb. 26-28, 2009, pp. 74-78.

Design and construction of a three-phase transformer for a 1 kW multi-level converter

Nancy Mondragón-Escamilla, Alejandro Villarruel-Parra, Ismael Araujo-Vargas, Juan Carlos

Sánchez-García Email: [email protected], [email protected]

School of Mechanical and Electrical Engineering, Postgraduate Section, SEPI-ESIME Culhuacan, National Polytechnic Institute of Mexico, Av. Santa Ana No. 1000, Col. San Francisco Culhuacan, Del. Coyoacan, D.F.

Abstract

Figure 1. Block diagram of the multi-level

converter.

This paper describes the techniques used to design a three-phase transformer which is a fundamental component of a 1 kW multi-level inverter. The transformer interconnects the outputs of two 6-pulse inverters to produce 12-pulse voltage waveforms at the output. The transformer transfers half of the throughput power to the inverter output. The design and construction of a 500 VA three-phase transformer for a 1kW inverter is presented in this paper together with the practical issues and considerations to build a transformer prototype. 1. Introduction1 Inverters have been significant power converters for the development of modern electric transportation systems; however, high harmonic components generated by 6-pulse inverters can modify the load behaviour. Several strategies have been studied to obtain sinusoidal voltage waveforms. For example, one method to diminish the harmonic output content of standard 6-pulse inverters is using PWM, multi-pulse and/or PWM multi-level techniques. Multi-pulse techniques were original developed for AC-DC converters. These normally consist of arrangements of 6-pulse converters interconnected in series or parallel by three-phase transformers, reactors and/or capacitors at the input or output of the converters. A variant of multi-pulse inverter has been visualised from the work reported in [1], which may be operated as 12, 24-pulse or even PWM multi-level inverter. To study this variant of multi-pulse inverter and build a preliminary prototype, a three-phase transformer design is required. This paper presents the design and construction of the three-phase transformer of the converter shown in Fig. 1, which is part of a new generation of power inverters. The

This work was financially supported by the National Council of Science and Technology (CONACyT), under the repatriation project number 75648, and the National Polytechnic Institute (IPN) of Mexico, under the project number SIP-20082849.

techniques used to design and select the transformer components are described together with the design results obtained to build a 500 VA transformer for a 1kW converter. 1. Multi-level converter description The 12-pulse inverter shown in Fig. 1, which is composed of a DC rail, two capacitors connected in series to filter the supply current and two 6-pulse three-phase converters connected in series. The converters outputs are connected to a delta-star transformer of 3 :1 turns-ratio, and the star winding terminals are passed through a filter stage before the load connection. The transistors of each converter are operated in such a way that the voltage waveforms vR1G, vY1G, vB1G, vR2G and vB2G are like those shown in Fig. 2, where vR1G, vY1G and vB1G are the outputs of converter 1 and, vR2G and vB2G are the outputs of converter 2. vR1N is obtained subtracting the common mode voltage of the converter, such that:

(1 1 11 23

)2R N R G Y G Bv v v v= − − G (1)

The voltage waveform at the transformer primary, vRprim, is obtained subtracting the voltages vR2G and vB2G at the inputs of the delta windings, and therefore, the voltage at the secondary winding, vRsec, is:

mailto:[email protected]

mailto:[email protected]

Figure 3. Mechanical diagram of the transformer.

(sec 1 213

)R R N B Nv v v= − (2)

The 12-pulse converter reported in [2] produces waveforms as those shown in Fig. 2 by the natural switching of diodes. In contrast, the converter shown in Fig. 1 produces the same waveforms but switching transistors by an external control stage. In Fig. 2 vR1G, vY1G and vB1G have a negative semi-cycle of magnitude VS/2; in contrast, vR2G and vB2G have a positive semi-cycle and are phase-shifted by π/6 respective to converter 1. The last waveform in Fig. 2 shows the phase voltage vRN, which is a 12-pulse wave obtained by adding vRsec and vR1N. The duration of each pulse of vRN is π/6 due to the transistor switching period of each converter. The waveform vRsec is useful to begin the design of the transformer and calculate the maximum core flux density. This is described in the following section. 3. Analysis of voltage and flux density waveforms of the transformer The analysis of the core flux is described assuming that the three windings have equal core dimensions, as shown

in the mechanical diagram of Fig. 3, and the total flux in the core produced by the three phases may be expressed as:

Figure 2. Ideal waveforms of the converter.

0φ φ φ+ + =R Y B (3) where the amplitudes and waves of φR, φY, and φB, are equal, but phase-shitted by 120°. The magnetic flux produced by the voltage impressed across the transformer delta windings may be calculated using the Faraday’s law:

sec1φ = ∫R R

s

v dtN

(4)

where Ns is the number of turns of the secondary winding and vRsec is given in Eq. (2). A flux core density, Bc, can be assumed uniform throughout the cross sectional area, Ac, such that Bc is proportional to the flux density, φR : φ = ΒR c cA (5) and hence, Eq. (4) and (5) may be used to calculate Bc as follows:

sec1

c Rs c

B vN A

= ∫ dt (6)

Fig. 4 shows the ideal waveform of Bc obtained with Eq. (6). This waveform has negative and positive slopes produced by the respective negative and positive steps of vRsec, and the constant periods of Bc are obtained when the steps of vRsec are zero. The amplitude of Bc, Bpk, can be deduced geometrically from Eq. (6) and Fig. 4, such that:

12 3

spk

s c o

VB

N A f= (7)

where fo is the fundamental frequency output and Vs is the supply voltage of the converter. The product NsAc of Eq. (6) may be arranged in terms of Vs, fo and Bpk:

12 3

ss c

pk o

VN A

B f= (8)

where NsAc should be constant to keep the flux density below the saturation level of the core material under a fixed ratio of Vs/f0. In this way, Eq. (8) is utilized to obtain the number of turns for the primary and secondary windings by choosing Ac from the manufacturer core datasheets. 4. Power loss evaluation Part of the power that is transferred from the primary to the secondary of the transformer is lost in form of heat due to the core excitation, Eddy currents in the core and copper resistance of the windings, [4]. These losses depend on the voltage and currents applied to the transformer windings. For example, φR is produced from vRsec, Eqs. (5) and (6), and the core reluctance will produce an electro-motive force (emf), F=φRRc, such that the back-emf of the secondary windings is not equal to that of the primary, since: p p p s s RN i N i cφ= = +F R (9) where NP iP is the back-emf of the primary, and φRRc is the back-emf equivalent to the excitation and heat disipated in the core; whereas a small resistance may be considered for the windings since these are formed by several meters of copper wire. The copper loss is

therefore an important issue for the transformer design, since:

Figure 4. Ideal flux density waveform of the transformer core.

Figure 5. Mechanical diagram of one winding

inside the E core.

21cu R cuP i R= (10)

Several transformer design methods have been developed based on Eq. (8) in order to choose the appropriated core dimensions and wire diameters for the windings. For example, a transformer design with maximum efficiency is described in [3], which equates the copper and core losses, Pcu = Pc; whilst in [4], an optimization method to reduce the total losses, PT = Pc + Pcu, is described assuming that the flux density amplitude is below the saturation level. Following the techniques given in [3] and [4], an iterative method is described below to determine the optimum number of turns for the windings and the core size. 5. Determination of the optimum parameters for the transformer components A 3% Si, 97% Fe wound E core was selected since this type of core can be built with thinner strip widths in contrast to laminated cores. Furthermore, three-phase transformers can be easily designed over wound E cores because all the core limbs are equal in dimension; however, wound E cores tend to be noisy due to the contact of their half faces, [5], as shown in Fig. 3. Firstly, the number of turns and wire gauge for primary and secondary windings, Wgp and Wgs respectively, may be determined considering the available core window area WA, the current density J and losses of the copper, and the bobbin former dimensions. In order to determine these parameters, Np and Ns may be first calculated using Eq. (7), ranging the value of Ac from the manufacturer core datasheet and fixing Bpk below the core flux density saturation level, BSAT. Once obtained Np and Ns, Wgp and Wgs are selected in such a way that J should be lower than 5 A/mm2, [6], otherwise the temperature of the copper wire will be high and the copper insulation could melt.

Table 1. Transformer ratings Total Power 1 kW

Output Voltage 127 Vrms±15% Output Frequency 60 Hz

Turns-Ratio 3 :1 Phase Current (IR1) 3.9321 A

Maximum Flux Density (Bpk) 1.5 T

Next Core Type

Transformer Design

Next Wire Gauge

NWPT ++

End ofCore Types?

End ofWire Gauges?

2

2

5 A/mm

5 A/mmp

s

J

J

<

<

2A

P sWA A+ <

? & ?p sN N

?TP

EndYes

No

Yes

No

No

No

Yes

Yes

Figure 6. Flux diagram of the transformer design strategy.

Table 2. Transformer winding parameters Core Type 3Q6

Np 278 Ns 481

NWPTp 2 NWPTs 1

Total layers per winding 12 Total power losses 34.27 W

One strategy to reduce J is by using multiple wires per turn of the same gauge such that the total copper area is increased; this is a solution to the current density constraint of 5 A/mm2. The number of wires per turn for the primary and secondary windings is referred as NWPTp and NWPTs respectively. Secondly, the winding dimensions are estimated to verify that these fit into WA using the calculated values of Np, Ns, NWPTp, NWPTs, Wgp and Wgs. The thickness of an inter-layer thermal insulator and the dimensions of a bobbin former are also considered in the calculation of the winding dimension since these reduce the available window area for the windings. This is shown in Fig. 5 where the bobbin former thickness and the primary and secondary windings areas, Ap and As respectively, are indicated. If the total winding area, AT = Ap + As, is higher than WA the wire gauge need to be selected again until AT fits into WA. These areas are shown in the mechanical diagram of Fig. 5. Once the windings fit into the core, PT is estimated calculating Pc and Pcu. Pc is obtained from the performance curves of the manufacturer core datasheets for a fixed value of Bpk, and Pcu is calculated as follows:

sec3 3cu primP P P= + (11) where Pprim and Psec are the primary and secondary winding copper losses which may be obtained using Eq. (10). Finally, the above procedure is iteratively repeated for a core type range and different wire gauges, and is illustrated in the block diagram shown in Fig. 6. In this way, minimal values of PT are gathered from the results and the core size and wire gauges are therefore selected. 6. Design Results A three-phase transformer for the converter shown in Fig. 1 was designed using a spreadsheet and the description given above. The transformer ratings used for this design are listed in Table 1. The core size was ranged from 3Q1 to 3Q12 using the Wiltan datasheet specification for wound E cores, [7]. In the same way, the wire gauge was ranged from 15 to 27 using the American Wire Gauge standard. The spreadsheet showed that the optimum core size were between 3Q6 and 3Q7; whereas the appropriate wire gauges were between 19 and 25. Minimal total power losses were obtained in these ranges assuming that J and the winding size were below the maximum values. Figs. 7(a) and 7(b) show in bar charts the power losses obtained in the spreadsheet for the cores 3Q6 and 3Q7 respectively, with combinations of Wgp, Wgs, NWPTP and NWPTs. Fig. 7(a) shows that minimal values of PT are obtained for combinations (I) and (II), 34.27 W and 34.31 W respectively; whilst in Fig. 7(b) combinations (VIII) and (XI) produce the lowest power losses, 22.27 W and 22.65 W respectively. The figures show that the lowest power loss is obtained using a 3Q7 core with combination (VIII); however, the transformer dimensions for this result are greater than the results obtained with the 3Q6 core and, therefore, a 3Q6 core with combination (I) was chosen to build the

transformer. Table 2 shows the winding construction parameters with a 3Q6 core and combination (I). The windings were built using an academic winding machine. NOMEX paper, [8], was used as interlayer thermal insulator and a small gap between the windings was considered for cooling purposes along their construction. Fig. 8 shows a photograph of the constructed transformer. 7. Conclusion A three-phase transformer design for a new generation multi-pulse inverter was presented in this paper. The design was focused to obtain minimal power losses and was performed using an iterative process of component selection. The transformer core and winding characteristics were obtained from several combinations of core and wire gauges that produced minimal power losses. In this

fashion, an optimum transformer design was obtained with low power losses and reduced dimensions.

Figure 7. Total losses for different wire gauge combinations: (a) 3Q6 core; (b) 3Q7 core.

Figure 8. Constructed Transformer.

Future work could consider the use of other core and wire materials in order to improve the transformer size and weight with low power losses. 8. Acknowledgments The authors are grateful to National Polytechnic Institute of México (IPN) and the National Council of Science and Technology (CONACyT) for their encouragement and support to build the prototype. 9. References [1] Ismael Araujo-Vargas, Andrew J. Forsyth, “High-

Performance Multi-pulse with single-transistor active injection”, IEEE transactions on Power Electronics, Vol. 23-3, 2008, pp. 1299-1308.

[2] F.J. Chivite – Zabalza, A.J. Forsyth, D.R. Trainer, “A simple, passive 24 – pulse ac-dc converter with in herent load balancing”, IEEE transactions on Power Electronics, Vol. 21-2, 2006, pp. 430-439.

[3] T. McLyman Colonel WM., “Transformer and inductor design handbook”, third edition, California, U.S.A., 2004.

[4] Erickson Robert W., D. Maksimovic, “Fundamentals of power electronics”, second edition, Colorado, 2001, ISBN 0-7923-7270-0.

[5] William M. Flanagan, “Handbook of transformer design and applications”, second edition, U.S.A., 1993, ISBN 0-07-021291-0.

[6] N. Mohan, T. M. Undeland, W. P. Robbins, “Power electronics converters, applications, and design”, second edition, U.S.A., 1995, ISBN 0-471-58408-8.

[7] http://www.wiltan.co.uk/client_files/default/wiltan_guide.pdf, “Silicon steel wound E&C cores”, Wiltan Telmag magnetic components.

[8] http://www.pleo.com/dupund/nomex.htm, 0.13mm Nomex Around paper for Thermal Insulation.

técnicas de control pwm para un convertidor...

Documents