prensentación síntesis funcional

7/21/2019 Prensentación Síntesis Funcional

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SíntesisFuncionalKatia Cabrera

Joseline MontealegreKaren LedesmaRafael González



Síntesis funcional y sus ventajas:

El objetio de la síntesis funcional !tambi"ndenominada #$%G$ LE&EL S'()$ES%S*+ esobtener una descri,ci-n #o,tima* a nielR) !Register )ransfer+ a ,artir de unadescri,ci-n algorítmica del sistema.



La síntesis funcional tiene grandes

entajas frente a cual/uier otra forma desintetizar cual/uier ti,o de circuito.(osotros utilizaremos ,ara dic0acom,araci-n1 la síntesis funcional realizada,or S2no,s2s frente a la síntesis R)L

!Register )ransfer Leel+ 0ec0a ,or elmismo ,a/uete de síntesis.



La metodología tradicional es la siguiente34escri,ci-n de forma algorítmica del dise5o1 realizadaen C.

)rasladar ese c-digo C a una Es,eci6caci-n &erilog o&$4L.El algoritmo es simulado ,ara eri6car característicasfuncionales.

%m,lementaci-n del modelo en un niel R)L.Esta es la metodología tradicional1 frente a "statenemos la síntesis funcional /ue se utiliza 0o2 endía.



Síntesis Funcional vs Síntesis RTL:

La síntesis funcional constru2e la ar/uitectura de undise5o1 usando m"todos automáticos de sc0eduling1asignaci-n de 0ard7are1 inferencia de control 2memorias1 todas "stas en la metodología R)L eran,uestas !usadas+ manualmente. (o 0a2 necesidad dees,eci6car la ar/uitectura de un dise5o1 2 se ,ueden

e8,lotar muc0as im,lementaciones ,ara encontrar laar/uitectura más -,tima.



9 continuaci-n mostramos algunas de las entajas de estaforma de síntesis3

Es,eci6caciones más cortas en tiem,o1 2a /ue ladescri,ci-n funcional es más corta e intuitia.

Los algoritmos se escriben igual /ue si estui"ramosdise5ando un sim,le ,rograma soft7are.

Se calcula /ue son una :; eces menos com,lejas /ue la

es,eci6caci-n R)L e/uialente. Es inde,endiente de la ar/uitectura. )ambi"n la semántica 2 estilo de c-digo en un niel R)L

es mu2 diferente de la es,eci6caci-n C original. <nalgoritmo escrito en C es muc0o más difícil ,asarlo a unaes,eci6caci-n R)L /ue a una es,eci6caci-n funcional.



Simulaci-n más rá,ida1 2a /ue la descri,ci-n es más abstracta/ue con R)L.

La síntesis funcional ,ermite un camino 0acia la im,lementaci-nen el niel de ,uertas desde el niel funcional. E8,loraci-n ar/uitectual. !Crea 2 eal=a muc0as

im,lementaciones+. Se realiza una e8,loraci-n de las alternatias de dise5o ,ara la

o,timizaci-n de la ar/uitectura. Se selecciona la mejorim,lementaci-n ,osible.

Cuando se ,arte de una descri,ci-n R)1 la e8,loraci-n deles,acio de dise5o está restringida !se está restringida !se estáes,eci6cando una ar/uitectura del sistema+3



En el ,roceso de síntesis funcional1 seconsidera una ar/uitectura gen"rica /ue,ermite una e8,loraci-n más e6ciente deles,acio de dise5o3 ariando no solo la cantidadde recursos 0ard7are ,ara im,lementar laso,eraciones re/ueridas sino tambi"n la

secuencializaci-n tem,oral de dic0aso,eraciones3

>otencialmente es mejor calidad de los resultados. !Más-,timos+.



4urante el sc0eduling1 el sintetizador funcionalnecesita es,eci6car la informaci-n referente a

tiem,os 2 área de la tecnología /ue se está usando,ara los com,onentes de alto niel1 tales comosumadores1 multi,le8ores 2 memorias.En la siguiente imagen se ,uede er la relaci-n entrela síntesis funcional 2 la síntesis l-gica3



La síntesis funcional utiliza los mismos

com,onentes /ue la síntesis R)L. <tilizancom,onentes de alto niel1 mientras /ueuna síntesis l-gica 2a utiliza com,onentesde bajo niel1 en concreto a niel de,uertas.



Flujo de Diseño en la Síntesis Funcional: Escribir la descri,ci-n funcional. Consiste en

realizar la descri,ci-n de la funcionalidad delcircuito. Esta descri,ci-n se realiza de formaalgorítmica1 es decir1 no es una descri,ci-n detransferencia entre registros1 sino ,uramentealgorítmica1 describiendo en esta lo /ue /ueremos

/ue 0aga nuestro circuito. 4ic0a descri,ci-n se realiza en alguno de los

lenguajes de descri,ci-n 0ard7are1 &$4L o &erilog.



9nalizar el dise5o. C0e/uea la sinta8is1 2 carga eldise5o en memoria en un formato inmediato en el

caso de /ue no 0a2a errores. Elaborar el dise5o. Constru2e un modelo interno

desde el modelo antes creado. Con la o,ci-n de,re,arar el dise5o ,ara sc0eduling.



C0e/uear el dise5o. 4etermina si el dise5o esálido ,ara ser ,lani6cado !sc0eduled+. 9ntes de

realizar una estimaci-n de área 2 tiem,os1 elcom,ilador funcional necesita conocer el ,eriodo dereloj ,ara el dise5o. Esta fase tiene dos ,artes /ueson la es,eci6caci-n del ,eriodo de reloj 2 c0e/ueodel dise5o.

&oler al ,aso : si el c-digo re/uiere cambios.



9signar una serie de restricciones de dise5o. Sonrestricciones /ue le a5adimos al dise5o ,ara /ue el

com,ilador funcional las tenga en cuenta. Estimar tiem,os 2 áreas. ?stos se estiman

basándose en las restricciones iniciales de dise5o. Escribir el 6c0ero de tiem,os. Esto se realiza

,or/ue es necesario usar muc0as eces la

informaci-n /ue "ste contiene. El tenerlo a mano1es debido a /ue es costoso com,utacionalmentecalcular dic0a informaci-n. >or ello interesacalcularlo tan solo una =nica ez.



95adir restricciones al sc0eduling. Es,eci6carestricciones tales como latencia1 ,i,eline1 etc.

)ambi"n se ,uede es,eci6car el n=mero de ciclos!latencia+ /ue el com,ilador funcional usa ,ara,lani6car una o,eraci-n. Se ,uede a,licar endistintos nieles1 tales como ,rocesos1 lazos1tiem,o entre lectura 2 escritura en los ,uertos.



C0e/uear el dise5o. 4etermina si el dise5o ,uedeser ,lani6cado. En este momento se ,uede usar el

,rograma @C&ie7 ,ara analizar la ,lani6caci-nrealizada !tanto si 0a 0abido errores como si no+.

Es,eci6car un reloj. Si no se 0a es,eci6cado el,eriodo de reloj ,reiamente1 entonces esnecesario es,eci6carlo en este momento.



Sc0eduling del dise5o. Llega el momento derealizar la ,lani6caci-n del dise5o1 el sc0eduling.

9nalizar los resultados de sc0eduling. 4es,u"s derealizar la ,lani6caci-n del dise5o1 se 0a de realizarun análisis de los resultados de dic0a ,lani6caci-n.>ara realizar este ,aso1 se ,ueden utilizar dos,osibles o,ciones !o ambas+.



Estas o,ciones son3 <sar el ,rograma @C&ie7. Este ,resenta una tabla

de reseras de los recursos1 un isualizador de lamá/uina de estados 6nita1 un ins,ector ,aradetallar la informaci-n sobre un elemento,articular.

@ien usar el comando #RE>AR)BSC$E4<LE* /ue da

la informaci-n de los resultados de ,lani6caci-n 2asignaci-n.



Si 2a se 0a terminado1 guardar el dise5o en formato .db.Este 6c0ero será entrada ,ara el com,ilar de dise5o !a niel

R)+ 2 6nalmente obtener la netlist a niel de ,uertas. El6c0ero .db. contiene una base de datos de informaci-nsobre restricciones 2 ,lani6caci-n ,re,arado ,ara la síntesisl-gica !a niel de ,uertas l-gicas+.

)ras realizar el sc0eduling 2 realizar la com,ilaci-n con loscom,onentes del fabricante1 2a se ,uede realizar unasimulaci-n mu2 ,recisa de nuestro dise5o utilizando la0erramienta 0dldb8 /ue incor,ora S2no,s2s.



Gracias ,or suatenci-nD

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