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Memorias de Semiconductor
Departamento de ElectrnicaDepartamento de ElectrnicaDepartamento de ElectrnicaDepartamento de ElectrnicaCurso Curso Curso Curso 2010201020102010/11/11/11/11
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Introduccin
Clasificacin de las memorias
El chip de memoria
Estructura interna de una
memoria
Cronogramas de acceso
ndice
Memorias RAM estticas
Memorias RAM dinmicas
Memorias ROM
Memorias PROM
Memorias E/EEPROM
Memorias FLASH
Expansin de memorias
Mapas de memoria
Gestin de la memoria
Ordenacin de datos en
memoria
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3Concepto: Elemento de un sistema digital que almacena
informacin binaria en grandes cantidades (datos o
instrucciones).
Puede verse como un conjunto de M registros de
almacenamiento (palabras) de n bits.
Introduccin: Concepto
Dn-1 Dn-2 D1 D0Palabra 0Palabra 1
Palabra M-1
-
Capacidad de la memoria: Viene determinada por el nmero
de palabras que es capaz de almacenar (M) y el tamao de
cada palabra (n), en el formato Mxn.
Ejemplos: Memoria de 128x1 bits
Memoria de 512x8 bits (o 512 bytes)
Memoria de 1024x16 bits (o 1Kx16 bits)
Memoria de 64Mbytes
Introduccin: Capacidad
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5Acceso a la memoria: Requiere indicar sobre qu palabra se
desea operar, el tipo de operacin, y disponer de un canal
para el flujo de datos 3 buses distintos
Introduccin: Buses (I/II)
MEMORIA
Bus de direcciones
Bus de control
Bus de datos
n
mD[n-1:0]
A[m-1:0]
R/W, CS, OE
-
6Bus de direcciones: m lneas de entrada (siendo 2m=M) para
seleccionar la palabra.
Bus de datos: n lneas, una por cada bit de la palabra,
bidireccionales, salvo que la memoria sea de slo lectura.
Bus de control: Lneas auxiliares para llevar a cabo la
operacin de lectura o escritura en la memoria.
R/W: Tipo de operacin: lectura o escritura.
CS: Seal de habilitacin del chip.
OE: Seal de habilitacin de salida.
Introduccin: Buses (II/II)
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7Operacin de escritura:
Se sita en el bus de direcciones la posicin donde se quiere escribir.
Se introduce el dato por el bus de datos.
Se aplica la orden de escritura mediante las lneas de control.
Introduccin: Escritura
Registro de direccin
Registro de datos
Bus de direcciones
Bus de datos
Escritura
Matriz de memoria organizada en bytes
101 10001101
D
e
c
o
d
i
f
i
c
a
d
o
r
01234567
1 1 0 0 0 0 1 0
1 0 1 0 0 0 1 1
0 1 0 0 1 0 1 0
1 1 0 0 0 0 0 1
1 1 1 0 1 0 0 0
1 0 0 0 1 1 0 1
0 1 1 1 0 0 1 0
1 0 0 0 0 0 0 0
CS
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8Operacin de lectura:
Se sita en el bus de direcciones la posicin de donde se quiere leer.
Se aplica la orden de lectura.
En el bus de datos se dispone de la informacin almacenada.
Introduccin: Lectura
Registro de direccin
Registro de datos
Bus de direcciones
Bus de datos
Lectura
Matriz de memoria organizada en bytes
011 11000001
D
e
c
o
d
i
f
i
c
a
d
o
r
01234567
1 1 0 0 0 0 1 0
1 0 1 0 0 0 1 1
0 1 0 0 1 0 1 0
1 1 0 0 0 0 0 1
1 1 1 0 1 0 0 0
1 0 0 0 1 1 0 1
0 1 1 1 0 0 1 0
1 0 0 0 0 0 0 0
CS
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9Capacidad de la memoria: Cantidad de informacin que se
puede almacenar, expresada de la forma Mxn.
Volatilidad: Permanencia de la informacin almacenada en
ausencia de alimentacin.
Cronogramas de acceso: Diagrama temporal de activacin
de las seales para realizar una correcta operacin en la
memoria.
Introduccin: Caractersticas
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10
Clasificacin de las memorias
Memorias de acceso aleatorio
Memorias de desplazamiento
Voltiles (RAM)
No voltiles Registros de desplazamiento
Dispositivos de acoplo de carga
Dinmicas
ROM
EPROM
PROMEstticas
EEPROM
FLASH
NVRAM
PLDs
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Tipos de memorias RAM
Clasificacin de las memorias: RAM (I/IV)
RAM dinmica(DRAM)
Memoria de acceso aleatorio(RAM)
RAMEsttica(SRAM)
SRAMasncrona(ASRAM)
SRAMde rfaga sncrona
(SB SRAM)
DRAMCon modo
pgina rpido(FPM DRAM)
DRAMsalida datos extendida
(EDO DRAM)
EDO DRAMen rfaga(BEDO DRAM)
DRAMsncrona(SDRAM)
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12
Se clasifican en:
Memorias estticas (SRAM):
El elemento de almacenamiento en un flip-flop.
Almacena datos de forma indefinida siempre que exista alimentacin.
Ventajas: Alta velocidad de acceso y bajo consumo.
Inconveniente: Poca capacidad.
Memorias dinmicas (DRAM):
El elemento de almacenamiento en un condensador.
Es necesario recargar los condensadores, en caso contrario se pierde la informacin. Este proceso se denomina refresco. Requiere un CI adicional.
Ventajas: Integracin grande y bajo precio.
Inconveniente: Necesidad de refresco.
Clasificacin de las memorias: RAM (II/IV)
-
13
Memorias SRAM:
SRAM asncrona: Su funcionamiento no est sincronizado con el reloj del sistema.
SRAM sncrona de rfaga: Est sincronizada con la seal de reloj del sistema para operar ms rpidamente.
Las seales (direcciones, datos, control) se capturan en unos registros internos sincronizados con la seal de reloj.
Existen dos subtipos: de flujo directo (sin registro en lneas de datos) y con pipeline(Con registro en las lneas de datos).
Modo rfaga: permite leer hasta 4 posiciones de memoria consecutivas.
Clasificacin de las memorias: RAM (III/IV)
SRAM asncrona
No sincronizada con reloj del
sistema
SRAM sncrona de
rfagasSincronizada con reloj del sistema
Ms rpida que la DRAM. Menor capacidad que la DRAM. Se emplea a menudo como memoria cach
Celdas de almacenamiento mediante flip-flop
SRAM
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14
BEDO DRAMEDO de rfagas
Asncrona
EDO DRAMSalida de datos
extendidaAsncrona
Memorias DRAM:
FPM DRAM (Fast Page Mode): Se basa en la mayor probabilidad que existe de acceder
a posiciones consecutivas.
La direccin de fila se fija, y se incrementa la de columna.
El acceso es ms rpido que en modo aleatorio puro.
EDO DRAM (Extended Data Output): Similar a la FPM DRAM.
Permite acceder a la siguiente columna antes de que el sistema externo acepte los datos vlidos actuales.
BEDO DRAM (Burst Extended Data Output): Acceso en modo rfaga.
Genera internamente direcciones consecutivas.
SDRAM (Synchronous): Sincronizada con la seal de reloj.
Permite que el microprocesador realice otras tareas mientras que la memoria est lista.
Clasificacin de las memorias: RAM (IV/IV)
FPM DRAMModo pgina
rpidoAsncrona
SDRAMSncrona
DRAM
Celdas de almacenamiento mediante condensador. Debe refrescarse
Ms lenta que la SRAM. Mayor capacidad que la SRAM. Se emplea como memoria principal
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Tipos de memorias ROM
Clasificacin de las memorias: ROM (I/II)
PROMBorrable
elctricamente(EEPROM)
ROMMemoria de slo lectura
PROMBorrable
mediante luz ultravioleta
(UV EPROM)
ROMprogramable
(PROM)ROM
de mscara
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16
ROM de mscara:
Se graba en el momento de fabricarla.
Bajo precio para grandes series.
La clula de memoria es un transistor.
PROM (Programmable): Programable en el laboratorio.
No se puede reprogramar.
EPROM (Erasable Programmable): PROM en la que se puede borrar su contenido y volver a programarla.
Existen dos tipos: UV EPROM (Ultra Violet EPROM): Hay que extraerlas del circuito final para borrarlas y
reprogramarlas.
EEPROM (Electrically EPROM): Se pueden programar elctricamente, incluso en el mismo circuito final.
Clasificacin de las memorias: ROM (II/II)
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El chip de memoria: Terminales de una memoria
MEMORIA
A0A1
Am-2Am-1
Bus de direcciones
D0D1
Dn-2Dn-1
Bus de datos
Vcc GND
CSR/WOE
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El chip de memoria: Control del chip
CS
R/W
OE
Terminal de datos
Di
ExteriorInterior del chip
Circuito de lectura
Circuito de escritura
CS R/W OE Buf. entrada Buf. salida Estado
L L X On Triestate Escritura
L H L Triestate On Lectura
H L H Triestate Triestate Bloqueada
H X X Triestate Triestate Bloqueada
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Elementos:
Matriz de clulas bsicas
Organizacin por filas y columnas
Facilita el diseo con muchas clulas
Decodificadores de filas y columnas
Permiten la seleccin de una posicin
A veces se usan multiplexores
Circuitos de lectura/escritura
Por donde salen/entran los datos
Buffers de entrada y de salida
Estructura interna de una memoria (I/IV)
Opcionalmente:
Lgica de seleccin
Circuitos adicionales que conectados al
bus de direcciones permiten seleccionar
(activar) otros chips a travs de CS
Terminales de E/S
Usan buffers bidireccionales triestado
Permiten reducir el nmero de
terminales
Estado de alta impedancia si el chip no
est activado (CS)
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20
RAM 64Kx1
(CY7C187)
Estructura interna de una memoria (II/IV)
256x256ARRAY
A12A13A14A15AAAA
0123
A
4
A
5
A
1
0
A
1
1
COLUMNDECODER
R
O
W
D
E
C
O
D
E
R
S
E
N
S
E
A
M
P
S
INPUT BUFFER
POWERDOWN
DI
DO
CE
WE
A
7
A
6
A
9
A
8
-
21
RAM 256Kx4
(CY7C106B)
Estructura interna de una memoria (III/IV)
512 x 512 x 4ARRAY
A1A
0
A
1
0
A
1
2
A
1
1
A
1
3
A
1
4
COLUMNDECODER
R
O
W
D
E
C
O
D
E
R
S
E
N
S
E
A
M
P
S
POWERDOWN
OE
INPUTBUFFER
A
1
5
A
1
6
A
1
7
WE
CE
I/O0
I/O1
I/O2
I/O3234
6789
5
AAA
AAAA
A
-
22
RAM 2Kx8
(CY7C128A)
Estructura interna de una memoria (IV/IV)
COLUMNDECODER
R
O
W
D
E
C
O
D
E
R
S
E
N
S
E
A
M
P
S
INPUTBUFFER
POWERDOWNWE
OE
I/O0
CE
I/O1
I/O2
I/O3128x16x8ARRAY
I/O7
I/O6
I/O5
I/O4
A0A1A2A3
A7A8A9A10
A6A5A4
-
23
Notacin:
Seal compuesta por varia lneas
Estado de alta impedancia
Valor de la seal irrelevante
Representacin del 0 y 1 lgicos
Instante de cambio no determinado
Cronogramas de acceso: notacin
0 01
Alta impedancia
-
24
Tiempo de acceso de lectura: tiempo mnimo desde que se inicia la
lectura hasta que el dato est en los terminales.
Tiempo de ciclo de lectura/escritura: tiempo mnimo entre dos inicios
de lectura/escritura.
Tiempo acceso de lectura Tiempo de ciclo lectura
Cronogramas de acceso: lectura (RAM/ROM)
Tiempo de ciclo de lectura
Dato vlido
Direccin salidaBus direcciones
Entrada CS
Entrada R/W - OE
Bus Datos
CPU
Memoria
Tacc control por CS
Tacc control por OE
-
25
Cronogramas de acceso: escritura (RAM)
Tiempo de acceso de escritura: tiempo mnimo desde inicio de
operacin hasta que el dato se almacena.
tWC Tiempo del ciclo de escritura
tW Tiempo del pulso de escritura
tDW Tiempo de escritura (set-up)
tDH Tiempo de mantenimiento (hold)
tAW Tiempo de establecimiento de la direccin
tWR Tiempo de liberacin de escritura
Tiempo de ciclo de escritura (tWC)
Dato vlido
Direccin vlidaBus direcciones
Entrada CS
Entrada R/W - WE
Bus Datos
CPUtAW tWR
tDW tDH
tW
Tacc control por CS
Tacc control por WE
tWRtAW
-
26
La celda bsica de almacenamiento es un biestable flip/flop.
Mantiene la informacin mientras exista alimentacin.
La celda se selecciona con un nivel alto.
Los terminales de datos son tanto de entrada como de salida.
Memorias RAM estticas: el chip (I/II)
Seleccin de bit
+Vcc
Datos Datos
-
27
Ejemplo de estructura de
celdas 4xn.
Las celdas de la misma fila
comparten la lnea de
seleccin.
La seal R/W indica el
sentido de la operacin.
Memorias RAM estticas: el chip (II/II)
R/W Buffers de entrada/salida de datos y control
Bit 0 Bit 1 Bit 2 Bit 3
Seleccin de fila n
Seleccin de fila 2
Seleccin de fila 1
Seleccin de fila 0
-
28
Ejemplo de estructura de SRAM sncrona de rfaga
Memorias RAM estticas: estructura
-
29
La celda bsica de almacenamiento es un condensador
La informacin se pierde debido a fugas de corriente
El transistor acta de interruptor
Muy alto nivel de integracin
Memorias RAM dinmicas: el chip (I/III)
Columna (lnea de bit)
Fila
-
30
Ejemplo de escritura de un 1 y un 0 en la celda
Memorias RAM dinmicas: el chip (II/III)
-
31
Ejemplo de lectura de un 1 y refresco de un 1 en la celda
Memorias RAM dinmicas: el chip (III/III)
-
32
Estructura de
una memoria
DRAM. Las lneas de
direcciones van
multiplexadas.
RAS: validacin de
direccin de fila.
CAS: validacin de
direccin de columna.
Ciclos de lectura,
escritura, modo
pgina y refresco.
Memorias RAM dinmicas: estructura
-
33
Ciclo de lectura
Memorias RAM dinmicas: cronograma (I/III)
-
34
Ciclo de escritura
Memorias RAM dinmicas: cronograma (II/III)
-
35
Ciclo del modo pgina
Memorias RAM dinmicas: cronograma (III/III)
-
36
Tpicamente hay que refrescar cada 8-16 ms.
Una operacin de lectura refresca automticamente toda la fila
seleccionada
Refresco a rfagas: Todas las filas se refrescan en cada
periodo de refresco.
Refresco distribuido: Cada fila se refresca a intervalos
entremezclados con los ciclos de lectura y escritura.
Ejemplo: Si hay 1024 filas y el ciclo de refresco es de 8 ms, hay que
refrescar una fila cada 7,8 s.
Memorias RAM dinmicas: refresco (I/IV)
-
37
Refresco a rfagas y distribuido:
Memorias RAM dinmicas: refresco (II/IV)
2 ms
Tiempo disponible para R/W
0 1 2 253 254 255
Ciclo de refresco
0 1 2 3
0
0254 255
Refresco
Tiempos disponibles para R/W
-
38
Tipos de refresco:
Refresco slo RAS: Se activa RAS para almacenar la fila,
pero no CAS. Se utiliza un contador externos para
proporcionar las direcciones de fila.
Refresco CAS antes de RAS: CAS se activa primero y a
continuacin RAS. Se habilita un contador interno que genera
la direccin de fila a refrescar.
Memorias RAM dinmicas: refresco (III/IV)
-
39
Memorias RAM dinmicas: refresco (IV/IV)
Factor de calidad de memorias DRAM:
Porcentaje de tiempo que se dedica a la operacin de refresco. Mejor
cuanto ms bajo.
Ejemplo:
Periodo de refresco: 2 ms
DRAM de 256 filas
Ciclo de memoria: 200 ns
100________
________ =
refrescodeperiodounentotalesmemoriadeciclosNrefrescodeperiodounenrefrescodeciclosN
calidadFactor
%56,210010200/102
256_ 93 =
=
calidadFactor
-
40
Programada en el momento de fabricacin.
Costes fijos elevados.
Normalmente se emplea en grandes tiradas.
La clula de memoria es un transistor.
La presencia o ausencia de conexin en la base representa un 1 o
0, respectivamente.
Memorias ROM: el chip
Columna Columna
Fila Fila+VDD +VDD
-
41
Ejemplo de esquema
de ROM de 16x8 bits
Memorias ROM: estructura (I/II)
-
42
Ejemplo estructura de
una ROM de 256x4 bits
Memorias ROM: estructura (II/II)
Matriz de memoria32 x 32
Decodific.
de filas a 1
32
Decodificadores de columnas (4
decodificadores 1 a 8) y circuitos de E/S
Direccin
de fila
Direccin
de columna
Habilitacin
de chip
Buffers
de salida
O3 O1 O2 O0
A5A6A7
A0A1A2A3A4
32
lneas
de
filas
E0E1
-
43
Programmable Read Only Memory
Las programa el usuario, ya que salen de fbrica con
todos los bits a 1.
Se basan en fusibles que se funden en el proceso de
programacin.
La programacin de un 0 (fundir un fusible aplicando la
corriente necesaria) es irreversible.
Los fusibles pueden ser de metal, silicio y uniones pn.
Memorias PROM: el chip
-
44
Ejemplo de matriz
PROM
Memorias PROM: estructura
-
45
Erasable Programmable Read Only Memory
Son programadas por el usuario
Se puede volver a programar borrando previamente su
contenido de dos formas:
Por luz ultravioleta UV EPROM (Ultraviolet EPROM)
Elctricamente EEPROM (Electrically EPROM)
La celda tiene la puerta aislada y puede almacenar una
carga elctrica por tiempo indefinido.
El borrado consiste en eliminar dicha carga.
Memorias EPROM: el chip (I/II)
-
46
UV EPROM:
Tiene una ventana de cuarzo en el encapsulado.
Exponindola a luz ultravioleta durante unos minutos se elimina
la carga de las puertas de los transistores.
Con el paso del tiempo la luz ambiente puede borrarla.
Necesario extraerla del circuito para borrarla y reprogramarla.
EEPROM:
Se borran mediante impulsos elctricos.
Se pueden reprogramar en el propio circuito final.
Memorias EPROM: el chip (II/II)
-
Ejemplo de una UV EPROM: 27C16B, 2Kbytes
Para leer OE y CE/PGM deben estar a nivel bajo
Para programar:
Vpp a un valor alto de tensin
OE a nivel alto
Se coloca el dato a programar en bits datos
Se selecciona direccin a programar
Se aplica un pulso a nivel alto en CE/PGM
Memorias EPROM: estructura
A0
A1
A2
A3
A4
A5
A6
A7
A8
A9
A10
O0
O1
O2
O3
O4
O5
O6
O7
CE/PMG
OEEN
&
0
10
A0
2047
Vcc = +5V
VPP= +5V
Vss= Gnd
-
48
Cronograma de programacin de una EPROM
Memorias EPROM: cronograma
A0-A10
OE
CE/PGM
VPP
O0-O7
Programacin
Direccin n n+1
Dato a programar
tS(A)tS(E)
tS(VPP)
tS(D)
th(A)
th(E)
th(D)
-
49
Son memorias de lectura/escritura, de alta densidad, no voltiles.
Se emplean en los pen drive, entre otras aplicaciones.
Celda de memoria: transistor con puerta de control y puerta flotante
La puerta flotante almacena carga si se aplica tensin en la puerta de control
Cuando hay carga almacena un 0. Sin carga almacena un 1.
Despus de un borrado todas las celdas estn a 1.
Memorias Flash: el chip (I/IV)
Puerta de control
Drenador
Fuente
Muchos e- = almacena un 0 Pocos e- = almacena un 1
-
50
Escritura en una celda
Se aplica tensin positiva alta a la puerta de control.
Esto atrae por la fuente y se almacenan en la puerta flotante.
La carga se mantiene durante unos 100 aos.
Memorias Flash: el chip (II/IV)
Puerta flotante
+VD
0V
+VPROG
+VD
Para almacenar un 1 no se aaden cargas
-
51
Lectura de una celda
Se aplica tensin positiva a la puerta de control.
Si hay un 0 (puerta cargada) esta tensin no es suficiente para
hacerlo conducir.
Si hay almacenado un 1 (carga baja) esta tensin es suficiente
para hacerlo conducir.
Memorias Flash: el chip (III/IV)
+VD
0V
+VRead I
+VD
0V
+VREAD
-
52
Las memorias Flash siempre se borran antes de volver a
ser programadas
Borrado de una celda
Se aplica una tensin positiva a la fuente respecto de la puerta
de control.
La carga almacenada se elimina.
Memorias Flash: el chip (IV/IV)
0V
+VERASE
-
53
Slo se accede a una lnea en
cada acceso
Si el transistor tiene un 1,
conduce y la corriente provoca
cada de tensin en la carga
activa
La tensin se compara con una
de referencia.
Memorias Flash: estructura
+V
ComparadorReferencia
Lnea de bit
Lnea de bit
Carga activa
Seleccin columna 0
Seleccin columna m
Seleccin fila 1
Seleccin fila n
Seleccin fila 0
+V
-
54
Memorias Flash: comparacin
Tabla comparativa de las memorias Flash respecto a RAM Y ROM
Tipo memoria Voltil Alta densidad Celda de un solo
transistor
Reescribible en
sma. final
Flash
SRAM
DRAM
ROM
EPROM
EEPROM
No
Si
Si
No
No
No
Si
No
Si
Si
Si
No
Si
No
Si
Si
Si
No
Si
Si
Si
No
No
Si