7/21/2019 SD2 2do Parcial 2014 Respuestas

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Universidad Nacional de Asuncin

Facultad de Ingeniera

Carrera de Ingeniera Electrnica 28 de mayo de 2014

Ctedra de Sistemas Digitales 2

2do. Examen Parcial

Nombre y Apellido: ________________________________ Total de Puntos: 36

Firma: ______________________________ Puntos Alcanzados:

Duracin: 90 minutos

1. (6 pts) Cules son los 3 ideales de la segmentacin? Cules son las limitaciones en los casos reales que

impiden alcanzar cada ideal?

Resp.:

Sub-Computos Uniformes: latencia uniforme entre etapasProblema: Fragmentacin interna

Sub-Computos Identicos: el mismo computo se realiza sobre una gran cantidad de datos.

Problema: Fragmentacin Externa

Sub-Computos Independientes: todas las repeticiones de un mismo computo son

independientes entre s.

Problema: Dependencia entre instrucciones.

2.

(2 pts)Cmo se mitiga la fragmentacin interna al aplicar un esquema real de segmentacin?

Resp.: Se mitiga mediante el balanceo de etapas en el proceso de cuantificacin.

3. (2 pts) Cmo influye la ISA en la segmentacin del datapath de un procesador?

Resp.: La ISA establece los parmetros que permitirn una implementacin ms eficiente de la

segmentacin en una arquitectura. Una ISA con demasiados tipos de instruccin diferentes dificulta la

unificacin de los requerimientos de hardware, escencial para minimizar la fragmentacin externa. La

utilizacin de modos de direccionamiento complejos, como aquellos que requieren de acceso a

memoria, impiden la implementacin de mecanismos de deteccin de riesgos de datos. Por ende la

dependencia entre instrucciones resulta difcil de detectar y mucho menos corregir. En este sentido

contar con formatos de instruccin simples y homogneos facilita la labor de detectar dependencias.

Por ende una ISA con pocas instrucciones sencillas y pocos modos de direccionamiento promueve una

implementacin limpia y eficiente de un conducto segmentado.

4.

(5 pts) En la ejecucin paralela de instrucciones, qu se entiende por riesgo? Qu tipos de riesgos

existen?

Riesgos son todas aquellas circunstancias en donde resulta imposible la ejecucin de la siguiente

instruccin.

Se clasifican en:

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Las SRAM almacenan la informacin en los estados de varios transistores. Las DRAM almacenan

la informacin como carga de un capacitor.

Las DRAM requieren de un sistema que refresque la carga de los capacitores para evitar la

prdida de datos. Las SRAM no requieren de refresco.

12. Asuma un procesador segmentado en las sgtes. etapas:

a)

IF = Bsqueda de instruccinlatencia= 300ps

b)

ID = Decodificacin de instruccin y bsqueda de operandoslatencia = 400ps

c)

EX = Ejecucin ALUlatencia = 350ps

d) MEM = acceso a memoria - latencia = 500ps

e) WB = escritura en registroslatencia = 100ps

12.1) (2 pts) Cul es el ciclo de reloj mnimo para este procesador y cual sera en el caso de un

procesador multi-ciclo no segmentado con etapas equivalentes?

Ciclo de reloj del segmentado: el de mayor latencia: Etapa MEM =500ps.

Ciclo de reloj del multi-ciclos: no hay restriccin de completar una etapa por ciclo, por ende

cada etapa puede subdividirse en subetapas de duracin arbitraria (multiples ciclos). Podra

emplearse un reloj de 50ps.

12.2) (2 pts) Cul sera la latencia total de una instruccin LOAD (carga desde memoria) tanto para el

caso segmentado como no segmentado?

Caso Segmentado (obligatoriamente la instruccin pasa por todas las etapas): 5 etapas x

500ps = 2500 ps.

Caso No Segmentado (LOAD usa IF, ID, EX para calculo de direccin efectiva, MEM y WB):

300 + 400 + 350 + 500 + 100 = 1650 ps

12.3) (2 pts) Si pudiera dividir una de las etapas en dos con la mitad de la latencia total cada una, cul

etapa sera? Justifique su respuesta.

Se elige dividir la etapa con mayor latencia: MEM para disminuir fragmentacin interna.