quartus® prime 入門編トライアル・コース演習マニュアル...new project wizard：...

ALTIMA Company, MACNICA, Inc

Quartus® Prime 入門編トライアル・コース

演習マニュアル (MAX® 10 開発キット編)

2020年 10月 Rev.1

Quartus Prime 入門編トライアル演習マニュアル (MAX 10 開発キット編)

20.1 / Rev.1 2020年 10月 2/31 ALTIMA Company, MACNICA, Inc.

目次

本書をお読みになる前に ....................................................................................................................................3

はじめに ................................................................................................................................................................4

演習で使用する開発環境 ...................................................................................................................................4

演習の目的 ..........................................................................................................................................................5

演習で使用するデザインの概要 .........................................................................................................................5

演習 1....................................................................................................................................................................7

演習 2..................................................................................................................................................................14

演習 3..................................................................................................................................................................19

演習 4..................................................................................................................................................................22

演習 5 (Appendix) .............................................................................................................................................25



本書をお読みになる前に

この資料の内容は 2020年 10月現在のものです。

この資料で紹介しているソフトウェアやハードウェア、操作手順などは、指定バージョンやデバイス等以外でも

共通のものもありますが、一部については共通にならないものもありますので、ご注意ください。

文書中の記号

Note 補足情報などを記載しています。

Point 重要なポイントを記載しています。

参考理解を深めるため、参考となる資料やサイトを紹介しています。

⚠ 注記この資料の中では具体的には触れませんが、必要となる知識や情報を記載しています。

禁止注意点や、してはいけないことを記載しています。

文中の表記

下線クリックする事で、資料中の別の章や、外部のサイトにジャンプします。

太字斜体画面の操作をする際の、メニューやウィンドウなどに表示されている文字を示しています。

xxxxxxx 入力するコマンド文字列を示しています。

網掛け使用するツールを示しています。



はじめに

この資料は、「Quartus® Prime 入門編トライアル」受講者向けの演習マニュアルです。

すべての演習を進めるにあたり、各演習でそれぞれのステップの作業を漏れなく実行する必要があります。そ

のため、進行経過が確認できるように各ステップの先頭に（____）を設けています。そのステップの作業が完了し

たら、そこへチェック・マークをつけるようにしてください。

演習で使用する開発環境

この演習を実施するためには、以下の環境が必要です。

【表 A】演習実施に必要な開発環境

No. 環境概要

1 パソコン Quartus® Prime が動作するスペックを保有するパソコンをご用

意ください。

・サポート OS 情報は、Table 1: Operating System Support をご

覧ください。

・搭載するメモリ容量の情報は、使用するバージョンの Table 2:

Release Notes and readme.txt Files をご覧ください。

2 Quartus Prime Standard Edition

または

Quartus Prime Lite Edition

開発ソフトウェアをインストールしてください。

各種ソフトウェアのダウンロードおよびインストール方法は、以

下のWeb ページをご参照ください。

・インテル Quartus Prime 開発ソフトウェアおよび ModelSim –

Intel FPGA Edition のダウンロード方法

・インテル Quartus Prime 開発ソフトウェアおよび ModelSim –

Intel FPGA Edition のインストール方法

3 ModelSim® - Intel® FPGA Edition

または

ModelSim - Intel FPGA Starter

Edition

4 開発ボードこのチュートリアルに対応した開発ボードは以下のとおりです。

・ MAX® 10 FPGA 開発キット : 10M50DAF484C6GES

https://www.intel.com/content/www/us/en/programmable/support/support-resources/download/os-support.html

https://www.intel.com/content/www/us/en/programmable/support/support-resources/download/os-support.html#Table2

https://www.intel.com/content/www/us/en/programmable/support/support-resources/download/os-support.html#Table2

https://www.macnica.co.jp/business/semiconductor/articles/intel/133838/




https://www.intel.com/content/www/us/en/programmable/products/boards_and_kits/dev-kits/altera/max-10-fpga-development-kit.html



No. 環境概要

5 インテル FPGA ダウンロード・

ケーブル II 用ドライバー

MAX 10 開発キットはオンボードインテルダウンロード・ケー

ブル II 対応です。ダウンロード・ケーブルをはじめて利用する

パソコンをご利用の際は、事前にドライバーをインストールして

ください。

インストール方法は、以下の Web ページをご参照ください。

・ USB-Blaster™ II のドライバをインストールしてみよう

6 演習データこのマニュアルを入手した Web ページからダウンロードしてく

ださい。ファイルの解凍先は任意です。

なおこのマニュアルは、演習データの展開先を下記フォルダー

として作成しています。

C:/intelFPGA_prj/

演習の目的

この演習は、Quartus Prime を使用してインテル FPGA の開発作業フローを体験することを目的としています。

そのため、デジタル論理回路 (デザイン) はすでに用意されています。それらを用いて Quartus Prime でピン

配置の指定、コンパイル、プログラミングなど開発ソフトウェアのオペレーションを体験します。そして最後には、

評価ボードに実装されている FPGA を実際に動かしてみましょう。

演習で使用するデザインの概要

この演習では、VHDL もしくは Verilog HDL で記述されたデザイン (デジタル論理回路) がすでに用意されて

います。デザインのブロックイメージは、【図 A】のとおりです。

各機能ブロックの下段に書かれた（）内は、デザインにおけるエンティティ名 (＝ファイル名) です。また、

FPGA に入出力する信号に書かれた（）内は、デザインにおける信号名です。

⚠ 注記：

解凍先は、全角やスペースの含まれないフォルダーパス

を指定してください。

Note：

演習により、コンパイルなどのプロセス実行時に Warning メッセージが表示される場合があります。通

常は Warning メッセージが発生している原因を確認して、回避するかしないかを判断し対応しますが、

この演習では Warning メッセージは無視することとします。





◆ 開発する回路の動作

・プッシュボタン : PB (シルク印刷 S2)

－押下するごとに、LED の点滅速度が切り替わる

・プッシュボタン : CLR (シルク印刷 S1)

－押下している間、LEDは消灯する (カウンター回路がリセットされる)

【図 A】演習で使用するデザインのブロック図

MAX 10

LED (LED)

プッシュボタン (CLR)

プッシュボタン (PB)

【図 B】開発ボード



演習 1

この演習では、以下の作業を行います。

・開発する MAX 10 用のプロジェクトを作成します。

・デザインファイルを確認します。

・ Analysis & Elaboration を実行し、デザインの記述ミスを修正します。

____ 1. Quartus Prime を起動します。

Windows OS の場合は、[スタート] ➤ Intel FPGA <version_build> Standard Edition ➤ Quartus (Quartus Prime

<version>) をクリック、もしくはデスクトップに生成した Quartus Prime のショートカット・アイコンをダブルクリ

ックしてください。

Linux OS の場合は、ターミナル上で quartus コマンドを実行し、起動させます。

以下の手順に沿って Quartus Prime のプロジェクトを作成します。

____ 2. Quartus Prime のメニューから File ➤ New Project Wizard を選択してウィンドウを開き、Introduction ページ

で [Next] ボタンをクリックします。

____ 3. New Project Wizard： Directory、Name、Top‐Level Entity ページにおいて、作業フォルダー、プロジェクト名、

最上位階層のエンティティ名を入力します。次の手順に従ってください。

【図 1-1】 New Project Wizard / Introduction ページ



① 上段に、作業フォルダーを指定します。

右端のボタン (ブラウズボタン) をクリックし、演習用の作業フォルダーを指定します。

quartus_lab_m10devkit フォルダーには、VHDL 用 (vhdl フォルダー) と Verilog HDL 用 (Verilog フォルダ

ー) の作業フォルダーを用意しています。いずれかを選択し、[フォルダーの選択] ボタンをクリックします。

② 中段に、プロジェクト名を入力します。この演習では FPGA_TOP と入力します。

③ 下段に、最上位階層のエンティティ名を入力します。この演習では FPGA_TOP と入力ます。

④ [Next] ボタンをクリックします。

____ 4. New Project Wizard： Project Type ページにおいて、Empty project を選択後、[Next] ボタンをクリックします。

【図 1-3】 Project Type ページ

【図 1-2】 New Project Wizard： Directory、Name、Top‐Level Entity ページ (VHDL フォルダーを選択した場合)

①

②

③

④



____ 5. New Project Wizard： Add Files ページにおいて、回路を構成する既存のデザインファイルを選択します。

File name 欄右端のボタン (ブラウズボタン) をクリックし、[表 1-1] を参考に、作業フォルダー内にあるデザ

インファイルを選択して [開く] ボタンをクリックします。

選択した言語ファイル名

VHDL change.vhd / FPGA_TOP.vhd / mux_zero.vhd / simple_counter.vhd

Verilog HDL change.v / FPGA_TOP.v / mux_zero.v / simple_counter.v

選択後、[Next] ボタンをクリックします。

____ 6. New Project Wizard： Family, Device & Board Settings ページにおいて、評価ボードに搭載されているターゲッ

ト・デバイスの型番を選択します。

⚫ ターゲット・デバイスの型番： 10M50DAF484C6GES

【表 1-1】プロジェクトに登録するデザインファイル

⚠ 注記：

FPGA_TOP_sim.vhd (.v) は、[演習 2] で行うシミュレーション作業時に使用するテストベンチです。FPGA

のデザインファイルではありません。ここに登録しないよう、注意してください。

ファイルの登録順序は問いません

【図 1-4】 Add Files ページ (VHDL の場合)

ファイルの登録順序は問いません。



[図 1-5] を参考に、以下の手順に従ってください。

① Family 欄において、MAX 10 FPGA (DA/DF/DC/SA/SF/SC) を選択します。

② Show in ‘Available devices’ list セクションで、型番に応じた条件を指定します。

③ Available devices 欄から 10M50DAF484C6GES をハイライト選択します。

④ [Next] ボタンをクリックします。

____ 7. New Project Wizard： EDA Tool Settings ページは、[Next] ボタンで次へ進みます。(この演習ではプロジェク

ト作成後に設定します。)

____ 8. New Project Wizard： Summary ページで、設定した内容を再確認します。

・ Project directory (作業フォルダーのパス)

・ Project name (プロジェクト名)

・ Top-level design entity (最上位階層のエンティティ名)

・ Device (Device assignments 内) (デバイス型番)

【図 1-5】 Family, Device & Board Settings ページ

①

②

③

ダイアログボックスの右隅をドラッグ & ドロップする

と、ウィンドウのサイズを変更できます。



問題が無ければ [Finish] ボタンをクリックします。

これで、プロジェクトの作成作業が完了しました。

プロジェクト作成時に最上位階層として指定したデザインファイルが、しっかりと選択されているか確認しましょう。

【図 1-6】 Summary ページ (VHDL の場合)

【図 1-7】プロジェクトをセットした後の Quartus Prime 画面

プロジェクトがセットされると、“タイトルバーに作業フォルダー

のパス – プロジェクト名 (リビジョン名)” が表示されます。

“指定した FPGA の型番” および “最上位階層のエンティティ名”

が表示されます。



____ 9. Project Navigator ウィンドウ (Quartus Prime 画面左上) に表示された FPGA_TOP をダブルクリックしてくだ

さい。最上位階層のデザインファイルが表示されます。

デザインのコードを確認したら、ワーキングシートのタブ右端にある [X] ボタンをクリックし、ファイルを閉じます。

____ 10. デザインはすでに完成しています。コードのシンタックスやポートの接続などを初期チェックするため、

Quartus Prime のメニューから Processing ➤ Start ➤ Start Analysis & Elaboration を実行します。

エラーが発生します。

【図 1-9】デザインファイルを閉じる

【図 1-10】 Start Analysis & Elaboration

【図 1-8】デザインファイルを開く

ダブルクリック

TOP_FPGA.vhd (.v) が開きます。

Note：

Quartus Prime のメニューから File ➤ Open を選択し、デザインファイルを指定して開く方法もあります。

また、Project Navigator を Files ビューに切り替えると、

プロジェクトに登録されたデザインファイルが確認できます。

これらのファイルをダブルクリックしてもデザインファイルを

開くことができます。



エラーは、解消しないと次のステップには進めません。回避するためにエラーの原因を追究し修正する必要が

あります。

また、エラー・メッセージの他、ワーニング・メッセージが発生する場合もあります。ワーニングは解消しなくて

も次のステップへ進めますが、必ず内容を確認し、その内容を回避すべきか無視できるのかをユーザーが判

断してください。(この演習では無視することとします。)

メッセージ・ウィンドウに表示されたエラーの内容を読み、要因を見つけてください。

一番はじめに表示されたエラー・メッセージをダブルクリックすると、この演習ではデザインファイルが表示さ

れ、エラーの箇所付近をハイライトします。また、【図 1-11】のようにエラー・メッセージをハイライトし、右クリ

ック ➤ Help を選択すると、そのメッセージに対するヘルプがポップアップされ、エラーの要因と回避策を表

示します。それらの情報から、エラーを回避してください。

修正したデザインファイルを File ➤ Save により保存し、再び Quartus Prime のメニューから Processing ➤

Start ➤ Start Analysis & Elaboration を実行し、エラーが回避できたらここでの作業は完了です。

演習 1 は、これで終了です。

アイコンをクリックして各メッセージをフィルターできる。

右上にメッセージ数を表示。

メッセージを選択して右クリック ➤ Help メニュー


【図 1-11】 Quartus Prime Help の活用



演習 2


・デザインに対して RTL レベルのファンクション・シミュレーションを実施し、動作確認をします。

ここでは、言語シミュレーター・ツールの ModelSim - Intel FPGA Edition を使用します。

シミュレーションを行うためには、FPGA のデザインファイルの他に、FPGA に対して入力する波形パターンを言語

で記述したテストベンチを使用します。今回の演習では、作業フォルダーにテストベンチが用意されています。

今回は、NativeLink 機能を活用した方法で ModelSim ‐ Intel FPGA Edition によってシミュレーションを実行しま

す。 (通常の ModelSim ‐ Intel FPGA Edition の操作フローは、講義テキストをご参考ください。)

以下の手順に沿って、RTL レベルのファンクション・シミュレーションを NativeLink で実行しましょう。

____ 1. Quartus Prime のメニューから Tools ➤ Options を選択し、Category 内の General ➤ EDA Tool Options をク

リックします。ModelSim‐Altera 欄の右にあるブラウズボタンをクリックし、ModelSim ‐ Intel FPGA Edition の

実行プログラム (Windows の場合は modelsim.exe) が格納されているフォルダーのパスを設定します。

____ 2. NativeLink の設定を行います。

Quartus Prime のメニューから Assignments ➤ Settings を選択し、Category 内の EDA Tool Settings ➤

Simulation をクリックします。各項目を設定してください。 (【図 2-2】参照)

① Tools name では、ModelSim‐Altera を選択します。

② Format for output netlist では、この演習で使用している設計言語 (VHDL または Verilog HDL) を選択し

ます。

③ NativeLink settings セクションでは、Compile test bench を選択し、[Test Benches] ボタンをクリックします。

【図 2-1】 EDA Tool Options

フォルダーのパスは、パソコンのインストール環境により異なります。




④ Test Benches ウィンドウの [New] ボタンをクリックし、New Test Bench Settings ウィンドウにテストベンチ

FPGA_TOP_sim.vhd (.v) の情報を入力します。 (【図 2-3】/【表 2-1】参考)

【図 2-2】 Simulation (EDA Tool Settings 内)

①

②

③

【図 2-3】 New Test Bench Settings



⑤ Test bench and simulation files セクションの File name 右横にある [ブラウズボタン] をクリックします。

Select File ウィンドウにおいて作業ディレクトリーを開き、【表 2-2】を参考にテストベンチ・ファイルを選択

後 [Open] ボタンをクリックし、[Add] ボタンをクリックして登録します。

すべての設定画面を [OK] ボタンで閉じます。

____ 3. ModelSim ‐ Intel FPGA Edition の GUI が起動していないことを確認し、Quartus Prim のメニューから Tools

➤ Run Simulation Tool ➤ RTL Simulation を選択し、シミュレーションを実行します。

自動的に ModelSim ‐ Intel FPGA Edition の GUI が起動し、シミュレーションが実行されます。

項目設定内容

Test bench name FPGA_TOP_sim

Top level module in test bench FPGA_TOP_sim

Simulation period セクション End simulation at: 500 と入力 / 単位: ms を選択

設計言語選択するファイル

VHDL FPGA_TOP_sim.vhd

Verilog HDL FPGA_TOP_sim.v

【表 2-1】 New Test Bench Settings の設定内容

【表 2-2】選択するテストベンチ

【図 2-4】 Test bench and simulation files (VHDL の場合)

【図 2-5】 RTL Simulation を実行



画面の左下に、シミュレーションの実行時間が表示されます。

この演習では 500ms まで実行されますので、終了するまで待ちます。（パソコンのスペックや使用言語によ

り処理時間は異なります。）

この演習は、演習 1 においてシンタックス・チェックをすでに実施しているためシンタックス・エラーは発生し

ませんが、もし HDL デザインのシンタックス・エラーなどで処理が停止してしまった場合は、一度 ModelSim

‐ Intel FPGA Edition の GUI を閉じ、エラーの発生した HDL ファイルを修正および保存してから、再度

Quartus Prime のメニューから Tools ➤ Run Simulation Tool ➤ RTL Simulation を選択し、RTL レベルのファン

クション・シミュレーションを実行してください。

____ 4. シミュレーションが終了したら、Wave ウィンドウに表示された波形を確認します。

moni 信号を見てください。これは、simple_counter の 32bit カウンター出力 (内部信号) をモニタした信号

です。正常にカウントアップし、途中でリセット信号 CLR に Low が入力されると、カウンターもリセットされる

ことがわかります。

ファンクション・シミュレーションは遅延を考慮しないため、クロックのエッジで出力信号が変化していることが

確認できます。

____ 5. ModelSim - Intel FPGA Edition のメニューから Simulate ➤ End Simulation を選択し、シミュレーションを終了

します。

【図 2-6】 RTL Simulation を実行

【図 2-7】 Wave ウィンドウ



____ 6. ModelSim - Intel FPGA Edition のメニューから File ➤ Quit を選択し、ModelSim - Intel FPGA Edition の GUI を

閉じます。

以上で、RTL レベルのファンクション・シミュレーションは終了です。

今回の演習では、演習 2 以降にシミュレーション作業を行いませんので、以下の設定を無効にします。

____ 7. Quartus Prime のメニューから Assignments ➤ Settings を選択し、Category 内の EDA Tool Settings ➤

Simulation をクリックします。

____ 8. Tools name において、リストから <None> を選択します。

____ 9. Settings ダイアログボックスを [OK] ボタンで閉じます。


【図 2-8】 EDA Tool Settings ➤ Simulation (Settings ダイアログボックス)



演習 3


・最上位階層デザイン上のピンをデバイスのピンに割り振ります。

・デザインをコンパイルします。

・レポートファイルを確認します。

ここでは、コンパイルを実行します。

その前に、デザイン上の各ピンをデバイスのピンに割り振るピンアサインの操作を行います。

この演習は、あらかじめ数本のピンがアサインされた環境が提供されていますので、残りの未設定のピンにピン

番号をアサインして、ピン配置制約を完成させましょう。

なおこの演習では、ピン番号指定以外に必要な “ピンの I/O 規格設定” や “未使用ユーザー I/O ピンの処

理設定” などは、あらかじめ設定されています。

____ 1. (この作業は演習 1 で実施されています。実行済みの場合はこの操作はスキップできます。)

デザインのピン情報のデータベース作成のために、Quartus Prime のメニューから Processing ➤ Start ➤

Start Analysis & Elaboration を実行します。

____ 2. Pin Planner を起動します。 (Assignments メニュー ➤ Pin Planner)

Pin Planner の All Pins リストに、ピンアサインが設定済みのピン、未設定のピンがあることを確認します。

【図 3-1】 All Pins リスト (Pin Planner)

All Pins リスト

右上にメッセージ数

ピンアサイン未設定

右上にメッセージ数をピンアサイン設定済み

右上にメッセージ数を



____ 3. 【表 3-1】を参照し、未設定ピンの Location (ピン番号) と I/O Standard (I/O 規格) を設定します。

Node Name

(ピン名)

Direction

(属性)

Location

(ピン番号)

I/O Standard

(I/O 規格)

CLOCK_50 Input PIN_M9 2.5 V

CLR Input PIN_L22 1.5 V

PB Input PIN_M21 1.5 V

① All Pins リストから CLOCK_50 ピンの Node Name 部分をドラッグし、Package Top 内の M9 番ピンへドロ

ップします。 (Location 項のプルダウン・リストから番号を選択する方法や、直接入力する方法で設定して

も構いません。)

② CLOCK_50 ピンの I/O Standard 項において、プルダウン・リストから 2.5 V を選択します。

③ PB および CLR ピンの Location と I/O Standard を【表 3-1】のとおりに設定してください。

以上で、ピンアサインは終了です。

____ 4. Pin Planner のメニューから File ➤ Close を選択し、Pin Planner を閉じます。

【表 3-1】未設定ピンの設定内容

【図 3-2】 CLOCK_50 を M9番ピンへアサインする



続いて、コンパイルを実行します。

____ 5. Quartus Prime のメニューから Processing ➤ Start Compilation を選択し、コンパイルを開始します。コンパイ

ルの開始と同時に、Compilation Report (コンパイル・レポート) が表示されます。

エラーがなく終了すれば、コンパイル完了です。

以上で、デザインの論理合成およびデバイスへの配置配線が完了しました。

続いて、完了したコンパイルの結果を確認します。

____ 6. Compilation Report の Flow Summary セクションを確認し、【表 3-2】に記入します。

____ 7. Compilation Report の Fitter フォルダーを展開し、Resource Section フォルダーを表示します。 Input Pins

および Output Pins において、希望どおりにピン配置が行われたかを確認します。

Input Pins Output Pins

ピン名ピン番号〇 / × ピン名ピン番号〇 / ×

CLOCK_50 M9 LED[0] T20

CLR L22 LED[1] U22

PB M21 LED[2] U21

LED[3] AA21

LED[4] AA22


Total logic elements / 49,760 ( % )

Total pins / 360 ( % )

Total memory bits / 1,677,312 ( % )

Embedded Multiplier 9‐bit elements / 288 ( % )

Total PLLs / 4 ( % )

【図 3-3】コンパイル実行

【表 3-2】 Compilation Report : Flow Summary セクション

【表 3-3】 Compilation Report > Fitter レポート : Input Pins / Output Pins



演習 4


・評価ボード上の FPGA にデザインのデータをダウンロードします。

・実機で動作を確認します。

ここでは、これまでの演習を通して作成してきたプロジェクトの回路データを、ボード上の MAX 10 へ転送 (コン

フィグレーション) します。

____ 1. キット付属の電源コネクタを接続し、ボードの電源が OFF であることを確認してください。その後、付属の

mini-USB ケーブルを用いてボードとパソコンを接続します。

⚠ 注記：

実際の開発では、コンパイル後に Quartus Prime の Timing Analyzer によるタイミング検証を行い、期待

どおりの動作が実現できるかを検証します。期待するタイミングを満足できることが確認できたら、ボード

上のデバイスへデータを書き込みます。

今回の演習ではタイミング検証を省略していますが、自身の開発時は必ずタイミング検証を行った上でデ

バイスへの書き込みを行ってください。

Note：

MAX 10 開発キットは、FPGA へデータをダウンロードする際ボードに組み込まれたインテル FPGA ダウ

ンロード・ケーブル II (旧称 USB‐Blaster™II) 回路を使用します。パソコンとボードの接続は、キットに付属

している mini-USB ケーブルで行います。パソコンとボードが通信するためには、インテル FPGA ダウン

ロード・ケーブル II 用のドライバーをインストールする必要があります。インストール方法は、[表 A] 項

番 5 をご覧ください。

【図 4-1】パソコンとボードを接続



____ 2. 評価ボードへ電源を供給します。

____ 3. Quartus Prime のメニューから Tools ➤ Programmer を選択し、Programmer を起動します。

____ 4. Programmer の [Hardware Setup] ボタン右横の欄が、USB‐Blaster II と表示されていることを確認します。

もし No Hardware 表示の場合には、[Hardware Setup] ボタンをクリックし、Hardware Settings タブの

Currently selected hardware 項のプルダウン・リストから、USB-Blaster II を選択し、[Close] ボタンをクリック

してください。

____ 5. Programmer の Mode プルダウン・リストから JTAG を選択します。

____ 6. Programmer の Files 欄に、ダウンロードするファイル FPGA_TOP.sof が選択されていることを確認します。

<none> となっている場合には、[Add File] ボタンをクリックし、起動したファイルブラウザから FPGA_TOP.sof

を選択します。(作業フォルダー内 output_files フォルダーに生成されています。)

____ 7. プログラミング・オプションを選択します。

今回の演習では、FPGA の SRAM 領域にデータを転送するため、Program/Configure にチェックを入れてく

ださい。

【図 4-2】 Hardware Setup

【図 4-3】 Mode

【図 4-4】ダウンロードする sof ファイルを指定

【図 4-5】プログラミング・オプションを選択



____ 8. Programmer の [Start] ボタンをクリックし、データの書き込みを開始します。

Progress バーが 100% になったら書き込み完了です。Messages ウィンドウには Successful のインフォメー

ションが表示されます

評価ボード上の LED (5 個) の点灯動作を確認しましょう。作成したどおりの動作をしていますか ?

・プッシュボタン : PB (シルク印刷 S2)

－押下するごとに、LED の点滅速度が切り替わる

・プッシュボタン : CLR (シルク印刷 S1)

－押下している間、LEDは消灯する (カウンター回路がリセットされる)

____ 9. FPGA の動作を確認後、ボードの電源を OFF にします。その後、再び接続し、ボードの電源を投入してくださ

い。先ほど書き込んだ MAX10 の動作は消去され、データを書き込む前の状態に戻っていることが確認でき

ます。


Note：

MAX 10 内部の SRAM 領域にデータを書き込んだ場合は電源 OFF 時にデータを保持することができません。

MAX 10 内部の不揮発性メモリ領域 (CRAM) にデータを書き込む際は、pof ファイルを使用します。(この演習で

は実施しません。)

【図 4-6】書き込み完了

MAX 10

LED (LED)

プッシュボタン (CLR)

プッシュボタン (PB)

【図 4-7】評価ボード



演習 5 (Appendix)


・ Signal Tap Logic Analyzer IP をユーザーデザインに組み込み、評価ボード上で動作するデバイスの内部信

号をモニタします。

この演習では、ボード上で動作する MAX 10 内のカウンター回路 simple_counter の中間信号 cnt_reg を

Signal Tap Logic Analyzer IP を使用して JTAG 経由で信号を観測し、Quartus Prime の画面上にキャプチャした信

号を表示させます。

____ 1. Quartus Prime のメニューから Tools ➤ Signal Tap Logic Analyzer を選択すると、STP ファイルが起動します。

____ 2. STP ファイル内の Signal Configuration において、サンプリング・クロックを設定します。

① Clock: 欄右端のブラウズボタンをクリックし、Node Finder を起動します。

参考：

⚫ Signal Tap Logic Analyzer に関する情報は、以下をご参考ください。

・ FPGA オンチップ・デバッグ "Signal Tap" をやってみよう

・ Quartus® はじめてガイド - Signal Tap ロジック・アナライザの使い方

・ Intel® Quartus® Prime Standard Edition User Guide - Debug Tools

【図 5-1】観測する内部信号 cnt_reg （RTL Viewer）

【図 5-2】 STP ファイル



https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/ug/ug-qps-debug.pdf



② Filter が Signal Tap: post-fitting になっていることを確認し、[List] ボタンをクリックします。(【図 5-3】参照)

③ 左枠の Matching Nodes 欄から CLOCK_50~inputclkctrl を選択後 [>] ボタンをクリックし、右枠の Nodes

Found 欄へエントリーします。[OK] ボタンをクリックし、STP ファイルにサンプリング・クロックを登録します。

(【図 5-3】参照)

④ それ以外は、この演習ではデフォルトのままとします。

____ 3. STP ファイルに観測したい内部信号を登録します。

① Setup タブの空白部分をダブルクリックし、

Node Finder を起動します。

Point：

Signal Tap IP のクロックに用いる信号(サンプリング・クロック)は、検証の精度を向上するためにトリガ

に用いる信号や観測する信号と同期した、かつグローバル・クロック化されたクロック・ドメインを指

定してください。

ダブルクリック

【図 5-4】 Node Finder を起動

【図 5-3】 Node Finder

Filter (Optionsセクション) が表示

されない場合は、ここをクリック。



② この演習では、カウンターの出力信号を観測します。内部信号を検索しやすくするために、Look in: 欄右

端のボタンをクリックし、Select Hierarchy Level ウィンドウから simple_counter: simple_count_inst を選択し、

[OK] ボタンをクリックします。（【図 5-5】参照）

③ Filter が Signal Tap: post‐fitting になっていることを確認し、[List] ボタンをクリックします。

左枠の Matching Nodes 欄において cnt_reg のブランチを展開後、cnt_reg[0] ～ cnt_reg[28] を選択し、

[>] ボタンをクリックして右枠のNodes Found へ登録します。

その後［Insert］ボタン、[Close] ボタンの順でクリックし、Node Finder ウィンドウを閉じます。

【図 5-6】 Node Finder で cnt_reg を選択

【図 5-5】 Node Finder / Select Hierarchy Level



____ 4. STP ファイルのメニューから File ➤ Save As を選択し、保存するフォルダーとファイル名を指定します。この

演習では、ファイル名は stp1.stp とし、現在の作業フォルダーへ保存します。

Add file to current project オプションを無効 (Oｆｆ) にし、[保存] ボタンをクリックします。(【図 5-7】参照)

続いて以下のメッセージが表示されます。 [Yes] を選択して、Signal Tap IP をプロジェクト・デザインに登録し

ます。

____ 5. STP ファイルのメニューから Processing ➤ Start Compile を選択し、コンパイルを実行します。

____ 6. コンパイルが完了後、Signal Tap IP を含んだ SOF ファイルを MAX 10 へダウンロードします。ダウンロード

の操作は、STP ファイルで行います。

① 電源コネクタを開発ボードに接続し、電源が OFF であることを確認します。その後 mini-USB ケーブルで

パソコンと開発ボードを接続し、電源を供給します。

【図 5-8】 STP ファイルをプロジェクトに登録

【図 5-7】 STP ファイルを保存 (例: VHDL)

【図 5-9】コンパイル実行



② STP ファイルにおいて、JTAG Chain Configuration ペインの Hardware セクション右横にある Setup ボタン

をクリックし、Hardware Setup ウィンドウから USB-Blaster II を選択後、[Close] ボタンをクリックします。

③ Device セクション右端の Scan Chain ボタンをクリックし、10M50DA を検出させます。

④ SOF Manager 右端のブラウズボタンをクリックし、作業フォルダー内の output_files フォルダーから

FPGA_TOP.sof を選択します。

⑤ SOF Manager セクション右横にある [Program Device] ボタンをクリックし、書き込みを実行します。

Quartus Prime の Messages ウィンドウ System タブには、書き込みが完了したことを表すメッセージが確認でき

ます。同時に、評価ボード上では演習 4 で目視した動作が行われています。

____ 7. 観測する信号のトリガ条件を設定します。

ここでは、カウンター回路内のレジスタ cnt_reg の最下位ビット cnt_reg[0] が Low から High に立ち上が

るときをトリガに設定します。

Setup タブ内の simple_counter:simple_counter_inst|cnt_reg[0] の Trigger Conditions 欄を右クリックし、

Rising Edge を選択します。(【図 5-12】参考)

【図 5-10】ダウンロード・ケーブルを選択

【図 5-11】 SOF ファイルをダウンロード Program Device ボタン

.sof を選択



____ 8. STP ファイルの上部にある [Run Analysis] ボタンをクリックし、MAX 10 内蔵のメモリに格納されたデータを

波形ウィンドウに表示させます。

STP ファイルの Data タブに、内部信号 (カウンターの出力信号) が表示され、cnt_reg[0] が立ち上がり時に

トリガされていることが確認できます。


【図 5-12】トリガ条件を設定

Run Analysis Run Analysis

【図 5-13】信号観測を実行

【図 5-14】観測データ


Ver.20.1 / Rev.1 2020年 10月 31/31 ALTIMA Company, MACNICA, Inc.

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