UNIVERSIDAD TCNICA DE AMBATOF . I . S . E . IFACULTAD DE INGENIERIA EN SISTEMAS, ELECTRONICA E INDUSTRIAL

FACULTAD DE INGENIERA EN SISTEMAS, ELECTRNICA E INDUSTRIAL PERODO ACADMICO: ABRIL-SEPTIEMBRE/2015

CONSULTA

I. PORTADAUNIVERSIDAD TCNICA DE AMBATOFacultad de Ingeniera en Sistemas, Electrnica e Industrial

Ttulo: Declaracin de entidades y arquitecturasCarrera: Electrnica y Comunicacionesrea Acadmica: ComunicacionesLnea de Investigacin: Tecnologas de ComunicacinCiclo Acadmico y Paralelo: Noveno Electrnica AAlumnos participantes: Llagua EvelynMorales SantiagoPalate SabrinaPaucar HenrySailema FaustoVite Luis

Mdulo y Docente: VLSI Ing. Patricio CrdovaFecha de envi: 19 de junio de 2015Fecha de entrega: 24 de junio de 2015

II. INFORME DEL PROYECTO1. PP2. YY2.1 Ttulo Declaracin de entidades y arquitecturas

2.2 Objetivos Conocer cul es la tcnica para declarar entidades y arquitecturas Conocer que se utiliza para declarar Signals. Conocer cules son las palabras reservadas en VHDL. Conocer qu tipo de datos soporta VHDL Realizar un anlisis de todos los objetivos expuestos anteriormente.

2.3 ResumenComo todo lenguaje actualmente existente de programacin existen normas y parmetros que se debe seguir a cabo para una correcta compilacin y ejecucin del cdigo que se propone efectuar, es por ello que se debe conocer aspectos simples pero muy importantes en el lenguaje VHDL como lo son las descripcin de entidades y estructuras, as como conocer cules son sus palabras reservadas y los tipos de datos capaces de ser manejado por VHDL motivo por el cual esta consulta es efectuada.

2.4 Palabras clave:

VHDL, entidad, arquitectura, signals, cdigo.

2.5 Introduccin

La realizacin de esta consulta tiene como principal objetivo el conocer los aspectos ms importantes en cuanto a la realizacin de cdigos basados en lenguaje VHDL por el cual se aborda los temas de cmo es la manera correcta de escribir entidades y estructuras de VHDL as como conocer los diferentes tipos de datos y palabras reservadas propias de este lenguaje.

2.6 Materiales y Metodologa

MATERIALES

CantidadNombreDescripcin

1InternetFuente de consulta

4LibrosFuente de consulta

variosPapelEntrega del documento

variosImpresiones Entrega del documento

Tabla 1: Materiales y equiposMARCO TEORICO

UNIDADES DE DISEOExisten cinco tipos de unidades de diseo en VHDL: declaracin de entidades (entity declaration), arquitectura (architecture), configuracin (configuration), declaracin del paquete (package declaration) y el cuerpo del paquete. En el desarrollo de programas en VHDL pueden utilizarse o no tres de los cinco mdulos, pero dos de ellos (entidad y arquitectura) son indispensables en la estructuracin de un programa.Las declaraciones de entidad, paquete y configuracin se consideran unidades de diseo primarias, mientras que la arquitectura y el cuerpo del paquete son unidades de diseo secundarias porque dependen de una entidad primaria que se debe analizar antes que ellas.[footnoteRef:1] [1: (Maxinez & Alcal, 2002, pg. 37)]

ELEMENTOS BSICOS DE VHDLUn sistema digital est descrito por sus entradas y sus salidas y la relacin que existe entre ellas.En VHDL por un lado se describir: El aspecto exterior del circuito: entradas y salidas y la forma de relacionar las entradas con las salidas; a esto es lo que se lo denominar entity Descripcin del comportamiento: que se lo denominar architecture la cual estar asociada a un entity.Adems, aunque no es estrictamente necesario, se puede definir las bibliotecas y paquetes que se va a utilizar; estos indicarn que tipos de puertos y operadores podemos utilizar. Siempre aparecern la definicin de las bibliotecas y paquetes antes de la definicin de la entity.DECLARACION DE LIBRERIAS Y PAQUETESUna librera o biblioteca es un lugar al que se tiene acceso para utilizar las unidades de diseo predeterminadas por el fabricante de la herramienta (paquete) y su funcin es agilizar el diseo. En VHDL se encuentran definidas dos libreras llamadas ieee y work. Como puede observarse en la siguiente figura, en la librera ieee se encuentra el paquete std_logic_1164, mientras que en la librera work se hallan numeric_std, std_arith y gatespkg.[footnoteRef:2] [2: (Maxinez & Alcal, 2002, pg. 44)]

Figura 1. Contenido de las libreras ieee y workFuente: Arte de Programar Sistemas Digitales David G. Maxinez pg. 44library IEEE;use IEEE.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;"std_logic" es un tipo predefinido por el estndar IEEE 1164. Este tipo representa una lgica multivaluada de 9 valores. Adems del "0" lgico y el "1" lgico, posee alta impedancia "Z", desconocido "X" o sin inicializar "U" entre otros. Para hacer una asignacin el valor que aparece entre comas simples ('0', '1', 'X',...)[footnoteRef:3] [3: -4 (Snchez & lez, 2011, pg. 12)]

El acceso a la informacin contenida en un paquete es por medio de la sentencia use, seguida del nombre de la librera y del paquete, respectivamente:use nombre_librera.nombre_paquete.all;Por ejemplo:use ieee.std_logic_1164.all;En este caso ieee es la librera, std_logic_l 164 es el paquete y la palabra reservada all indica que se pueden usar todos los componentes almacenados en el paquete.Para poder utilizar las funciones aritmticas definidas (suma, resta, multiplicacin).use ieee.std_logic_arith.all;Si los vectores estn en representacin binaria purause ieee.std_logic_unsigned.all;Los vectores estn en C2use ieee.std_logic_signed.all;Para Xilinx ISE todos los puertos de entity tienen que ser obligatoriamente de tipo std_logic o std_logic_vetor ya que de esa manera se puede simular un circuito ms real. Por ejemplo, podra darse el caso de que en el cdigo VHDL todava no hayamos definido el valor de una seal (ejemplo, valor inicial de un biestable no reseteado), si la seal fuera del tipo bit su valor por defecto seria 0 y si fuera de tipo std_logic su valor por defecto seria U (indeterminado) que se acerca ms a la realidad.4DECLARACIN DE ENTIDADESLa declaracin de una entidad seala las terminales o pines de entrada y salida con que cuenta la entidad de diseo. Por ejemplo la forma de declarar la entidad correspondiente a un sumador completo sera:

Figura 2. Smbolo funcional de la entidad Fuente: Arte de programar sistemas digitales David G. Maxinez pg. 431 --Declaracin de la entidad de un circuito sumador2entity sumador is3port (A, B, Cin: in bit;4SUMA, Count:| out bit);5end sumador;

CODIGOEXPLICACION

Los nmero de las lneas (1,2,3,4,5)Referencia para explicar algunas secciones en particular. No son parte del cdigo

Lnea 1 inicia con dos guiones (--)El texto que est a la derecha es un comentario cuyo objetivo es documentar el programa.

Lnea 2 entity sumador is inicio de entidad palabra reservada entity. Nombre de la entidad (sumador) palabra reservada.

Lnea 3 y 4 port A, B y Cin SUMA y Count Bit Declaracin de puertos de entrada y salida. Puertos de entrada Puertos de salida tipo de dato que cada puerto maneja, indica que solo puede tomar los valores de 0 y 1 lgico.

Lnea 5 end le sigue el identificador terminacin de la entidad con la palabra reservada end nombre de la entidad (sumador)

Tabla 1. Descripcin de parmetros de cdigo VHDL de la figura 1.Fuente: Propia en base a Arte de programar sistemas digitales David G. Maxinez pg. 41Debemos notar que como cualquier lenguaje de programacin, VHDL sigue una sintaxis y una semntica dentro del cdigo, mismas que hay que respetar. En esta entidad conviene hacer notar el uso de punto y coma (;) al finalizar una declaracin y de dos puntos (:) al asignar nombres a las entradas y salidas.IDENTIFICADORESLos identificadores son simplemente los nombres o etiquetas que se usan para referir variables, constantes, seales, procesos, etc. Pueden ser nmeros, letras del alfabeto y guiones bajos ( _ ) que separen caracteres y no tienen una restriccin en cuanto a su longitud. Todos los identificadores deben seguir ciertas especificaciones o reglas para que se puedan compilar sin errores, mismas que aparecen en la tabla siguiente.[footnoteRef:4] [4: (Maxinez & Alcal, 2002, pg. 42)]

ReglaIncorrectoCorrecto

El primer carcter siempre es una letra mayscula o minscula.4sumaSuma4SUMA4

El segundo carcter no puede ser un guion bajoS_4bitsS4_bits

Dos guiones juntos no son permitidosResta__4Resta_4_

Un identificador no puede utilizar smbolos Clear#8Clear_8

Tabla 2. Especificaciones para la escritura de identificadores.Fuente: Arte de programar sistemas digitales David G. Maxinez pg. 42ARQUITECTURASLa gran ventaja que presenta VHDL para definir una arquitectura radica en la manera en que pueden describirse los diseos; es decir, mediante el algoritmo de programacin empleado se puede describir desde el nivel de compuertas hasta sistemas complejos.De manera general, los estilos de programacin utilizados en el diseo de arquitecturas se clasifican como: Estilo funcional Estilo por flujo de datos Estilo estructuralDescripcin funcionalEste tipo de descripcin expone la forma en que trabaja el sistema; es decir, las descripciones consideran la relacin que hay entre las entradas y las salidas del circuito, sin importar cmo est organizado en su interior.Ejemplo:

Figura 3. Descripcin funcional de un comparador de igualdad de dos bits.Fuente: "Arte de programar sistemas digitales David G. Maxinez pg. 47si a = B entonces c = 1si a B entonces c = 1Cdigo que representa al circuito.1 -- Ejemplo de una descripcin funcional2library ieee;3use ieee.std_logic_1164.all;4entity comp is5port (a,b: in bit_vector( 1 downto 0);6c: out bit);7end comp;8architecture funcional of comp is9begin10compara: process (a,b)11begin12if a = b then13c