zvs fb app note - microchip...

AN2388デジタルスロープ補償を備えた

ピーク電流制御式 ZVS フルブリッジコンバータ

注意 : この日本語版文書は参考資料としてご利用ください。新情報は必ずオリジナルの英語版をご参照願います。

概要

本書には、スロープ補償を備えた 750 W ピーク電流制御式ゼロ電圧スイッチングフルブリッジ (ZVS FB) コンバータリファレンスデザインのプラントモデル、制御システム設計、ファームウェア実装の詳細を記載しています。本 ZVS FB コンバータは、400 V の入力 DC電圧を 12 V の出力 DC 電圧に降圧します。本リファレンスデザインの特長は、外付けアナログ部品を使わずに、完全にソフトウェアベースのアルゴリズムを使ってピーク電流制御を実装する事です。このアルゴリズムは回路構成に依存せず、極小のレイテンシでデジタルシグナルコントローラ (DSC) に容易に実装できます。低レイテンシは、アナログ方式に近い応答性を達成するために重要です。

はじめに

パワーエレクトロニクス業界では効率、信頼性、電力密度に対する要求が高まっています。これらの要求により、特に電気通信およびサーバー分野において、デジタル電源ソリューションが急速に普及しています。近年、デジタル制御式電源の長所と短所について議論されてきました。電源制御向け先進周辺モジュールを内蔵したマイクロコントローラと電源半導体メーカーの先進高速デバイスの組み合わせが、デジタル電源の市場への浸透を推進しています。従来はアナログソリューションの強みであった制御テクニックが、今ではデジタル領域で実装可能となっています。このような状況の中、本書では、フルデジタルのスロープ補償テクニックを使って小限のソフトウェアオーバーヘッドでZVSフルブリッジ回路にピーク電流制御を実装する方法を紹介します ( 概略は図 1 参照 )。本書が提案するアルゴリズムは Microchip TechnologyInc. の特許技術であり、スロープ補償済みのピーク電流リファレンスを小限のソフトウェアレイテンシでサイクルごとに計算します。

ZVS FB コンバータは主に高効率と制御の容易さを特長とし、サーバおよび電気通信向け電源、バッテリ充電器、再生可能エネルギアプリケーション向けにも一般的に使われている回路構成の 1 つです。この回路構成では、平均電流モード制御であっても電圧モード制御であっても、通常は磁束不均衡を防ぐためにトランスと直列にコンデンサが必要です。ピーク電流制御方式の場合、動的な磁束均衡のおかげで、この直列コンデンサを不要にできます。しかし、よく知られている通り、ピーク電流制御では、50% を越えるデューティサイクルで低調波振動が生じます。これを克服するため、スロープ補償ランプをインダクタ電流に加算するか、ピーク電流リファレンス ( 電圧ループ補償器で生成) から減算する必要があります。一般的に、ピーク電流制御はアナログ回路で実装されます。これにはリニアアンプ、トランジスタ、RC 回路、アナログコンパレータ ( 図 2 参照 ) を使うか、特定用途向け集積回路 (ASIC:Application-Specific Integrated Circuits) を使います。ピーク電流制御は、以下の 3 通りの方法により、デジタル方式で実装する事もできます。

1 つ目の方法は、一般に「予測可能ピーク電流制御」と呼ばれます。この方法は PWM のリーディングエッジ変調を使い、デューティサイクルを各サイクルの開始時に計算します。この方法では、スロープ補償とアナログコンパレータは不要です。有効デューティサイクルは、検出した入力電圧と出力電圧およびスイッチング周期に基づいて計算します。この方法の短所は、ばらつきの影響を受けやすいインダクタンス値に依存する事です。

2 つ目の方法はデジタル補償器、アナログスロープ補償回路 ( 外付け )、アナログコンパレータ ( マイクロコントローラに内蔵)を使ったハイブリッド方式です。この方法では、図 2 内のアナログ補償器をデジタル補償器で置き換えます。デジタル補償器の出力は、「デジタルピーク電流リファレンス」をデバイス内部の高速アナログコンパレータのDAC (デジタル /アナログコンバータ ) に入力します ( 図 3 参照 )。内部アナログコンパレータは、DAC 出力とスロープ補償済みインダクタ電流波形を比較し、PWM モジュールに駆動打ち切り信号を提供します。インダクタ / スイッチ電流波形は、外付けアナログ回路を使ってスロープ補償ランプに加算します。この方式では、追加の素子が必要である他、幅広い入力電圧レンジに対してアナログスロープ補償が適に対応できない可能性があります。

Author: Sabarish KalyanaramanMicrochip Technology Inc.

2018 Microchip Technology Inc. DS0002388A_JP - p. 1

AN2388
3 つ目の方法は、本書で紹介するフルデジタル方式です。この方法では、外付け素子を使わずにピーク電流制御を実装します ( 概要は図 3 参照 )。デジタル補償器、スロープ補償、アナログコンパレータは全てマイクロコントローラ内部で実装します。スロープ補償には、ファームウェア内に実装したアルゴリズムを使います。このアルゴリズムは入力電圧、出力電圧、インダクタ電流、デジタルピーク電流リファレンス ( デジタル補償器出力 ) を使ってスロープ補償済みピーク電流リファレンスを生成します ( 図 3 参照 )。
スロープ補償済みピーク電流リファレンスは、内部高速コンパレータの反転入力に接続した DAC に入力します。インダクタ電流フィードバックは、コンパレータの非反転入力に直接入力します。この方法の長所は、部品点数の削減により信頼性が向上する事と、適応型アルゴリズムを実装する事で動的応答性の向上が得られる事です。

この後、フルデジタルピーク電流制御の実装について詳細に説明します。

図 1: ZVS フルブリッジコンバータ

図 2: ピーク電流制御 - アナログ

PWM1L

PWM1H PWM2H

PWM2L

PWM3L

PWM3H12V, 750W DC

TX

380V

-410

V D

C Q1

Q2 Q4

Q7Q3

Q8

Q5

Q6

+

+

–

L

C

IL Vo

Rload

IIN

VINipri Llk

Vpri

CMP+

+

RampGenerator

Slope CompensationRamp Generator

PWMClock

Power ConverterVoltage Sensor

PWMGate Drive

AnalogCompensator

Input Output

CurrentSensor

+

–

(Vin) (Vo)

IC

Inductor Current (IL)

DS0002388A_JP - p. 2 2018 Microchip Technology Inc.

AN2388
図 3: ピーク電流制御 - デジタル
Power ConverterVoltageSensor

PWMGate Drive

Input Output

CurrentSensor

Digital SlopeCompensation

Algorithm

DigitalCompensator

DAC

PWM

ADCCycle-by-Cycle

Fault Input

CMP

ADCSlope

Peak Current ReferenceCompensated

dsPIC33EP64GS504+

–

–+

VoltageSensor

(Vin)

IL VIN

(Vo)

Vref

dVICicmp


AN2388

ハードウェアの概要

この項目の内容は以下の通りです。 • 回路構成と仕様の概要 • スイッチング方式の詳細

• 制御方式とフィードバック回路の詳細

図 1 に示した ZVS FB コンバータは、二次側にセンタータップを備えたトランスと、そこに接続した全波同期整流回路を備えます。トランスの一次側にあるフルブリッジの各レッグ (Q1-Q2 と Q3-Q4) は、1 つのPWM ペアにより駆動されます。図 1 内の Llk は、トランスの漏れインダクタンスの合計を表します。漏れエネルギの共振遷移を達成するには、外付けインダクタンスが必要です。漏れエネルギにより、各 MOSFET のCoss 容量の電荷はターンオン (ZVSスイッチング )の前に激減します。二次側での同期整流回路の各レッグは、

並列に配置した 2 個の MOSFET (Q5-Q6 と Q7-Q8) を備え、これらは 1 つの PWM ペアにより駆動されます。この並列構成により、高負荷時に高効率動作が可能です。L と C は出力フィルタ段を構成し、Rload は負荷を表します。

一般的なサーバ / 電気通信アプリケーションでは、フロントエンド力率改善 (PFC) コンバータが ZVS FB コンバータへの入力を提供します。通常、PFC 段は幅広い入力電圧 (AC90 ～ 264 V、47 ～ 63 Hz) から 400 Vの公称出力電圧を生成します。本リファレンスデザインでは、380 ～ 410 V の入力電圧レンジを考慮しています。750 W ZVS FB コンバータの仕様値と、主要素子の値を表 1 に記載します。

表 1: コンバータの仕様値と主要素子の値

回路構成 ZVSフルブリッジ (二次側センタータップと同期式全波整流回路を使用 )

入力電圧 380V-410V DC出力電圧 12 V、±1%出力電力 750 W (62.5 A @ DC12 V)制御方式デジタルスロープ補償を使ったピーク電流モード制御 (PCMC)トランス巻き数比 25:1:1フィルタインダクタ (L) 2.78 μH出力フィルタコンデンサ (C) 7.5 mF共振インダクタ (LLK) 38 μHピーク効率 96%フォームファクタ全ての素子を 1Uフォームファクタ (高さ 41 mm)内に実装

その他の特長 • 電気的絶縁

• I2C 通信をサポート

• フロントエンド PFC との UART 通信


AN2388
スイッチング方式
図 4 に、本リファレンスデザインで使う ZVS FB コンバータのスイッチング波形を示します。 icmp はコンパレータへのピーク電流リファレンス入力、 i'cmp は二次

側におけるピーク電流リファレンス入力、IL はインダクタ電流です。図 1 には、図 4 内の各 MOSFET のスイッチング波形を示しています。

図 4: ZVS FB コンバータのスイッチング波形

Q3

Q1

t4t1 t2 t3

Phase Q1-Q2

Phase Q3-Q4

iL

i'cmp

Q5-Q6

Q7-Q8

t

Q4

ipri

icmp

icmp

Q2

Vpri

= Dead Time


AN2388
図 4 が示す通り、Q1-Q2 MOSFET を持つレッグは、PWM ペア ( それぞれ PWM1H と PWM1L) により、相補モードで駆動されます。Q3-Q4 MOSFETを持つレッグは、別の PWM ペア ( それぞれ PWM2H と PWM2L)により、相補モードで駆動されます。MOSFET Q1-Q2は、Q3-Q4 に対して位相が 180° シフトしています( 図 4 参照 )。フルブリッジの 2 つのレッグ間のこの位相シフトは一定に保たれます (従来のPSFB実装方式では、位相シフトは閉ループ制御で動的に変化します )。図 4 において、PWM 波形の黒く示した区間は、相補PWM 同士の間のデッドタイムを示します。二次側の同期整流回路 (Q5-Q6とQ7-Q8)を駆動するPWMジェネレータは、独立タイムベースモードに設定されます。独立タイムベースモードでは、ペアを成す各 PWMの位相とデューティサイクルを別々に設定できます。この例では、PWM3L が PWM3H に対して 180° の位相差を持つように設定されています。PWM3H は Q5-Q6 を駆動し、PWM3L は Q7-Q8 を駆動します。MOSFET Q5-Q6 は PWM サイクルの前半で導通し、MOSFET Q6-Q7 は PWM サイクルの後半で導通します。図 4 が示す通り、一次側スイッチの 1 PWM サイクル中にインダクタ電流 (IL) は 2 サイクル変動します。 1 PWM サイクルは 4 つの期間 (t1、t2、t3、t4) で構成されます。
以下では、各期間について簡単に説明します。これらの説明では、用語「MOSFET」と「スイッチ」を同じ意味で使います。

正極性サイクルの電力供給期間 (t1)

PWMサイクルの開始時に対角を成すQ1およびQ4スイッチが導通し、トランスに正方向の電流 (ipri) が流れます。t1 期間はスイッチ Q1 の ZVS ターンオンで始まります。インダクタ電流は増加し始め、設定されたピーク電流リファレンス(i'cmp)に達した時点でスイッチQ1はターンオフし、短いデッドタイムの後に相補スイッチ Q2 がターンオンします。この共振期間中に、共振インダクタ Llk に蓄えられたエネルギにより、Q2MOSFET の Coss の放電と Q1 MOSFET の Coss の充電が発生します。デッドタイムは、Q2 の Coss が完全に放電した時にQ2がZVSでターンオンするよう選択します。Q4 MOSFET は、Q3-Q4 フェイズが終了するまで ON のままです。Q4 のターンオフ時に PWM の半周期が終了します。期間 t1 中に、二次側でトランス端子からターンオン中の Q5-Q6 MOSFET を経由して出力フィルタと負荷に電流が流れます。Q5-Q6 ペアは、正極性電流サイクル(t1 + t2) 中に ON のままです。

正極性サイクルのフリーホイール期間 (t2)

この期間はQ2スイッチの ZVSターンオンで始まります。Q2 は Q1-Q2 フェイズが終了するまで ON のままです ( 図 4 参照 )。トランス電流 (ipri) は、正の方向に環流し続けます。t2 期間中、トランスの一次側電圧は基本的に 0 です。二次側のインダクタ電流 (IL) は負の傾きを持ち、インダクタ、Q5-Q6、トランス巻き線を通して環流します。t2 期間の終了時に Q4 スイッチがターンオフします。この時点で Q3-Q4 相補ペアの 1 周期が終了します (このペアはQ1-Q2ペアに対して位相が 180° シフトしているため。図 4 参照 )。Q4 がターンオフすると、短い共振期間の後に相補ペアの Q3 スイッチがターンオンします。この共振期間中に、Llk に蓄えられたエネルギにより、Q3 の Coss が放電され、Q4 の Coss が充電されます。その結果、Q3 は t3 期間の開始時に ZVS でターンオンします。 t2 期間の終了時に Q5-Q6 ペアがターンオフし、短いデッドタイムの後に Q7-Q8 がターンオンします。Q7-Q8 ペアがターンオンするまで、このデッドタイム中に Q5-Q6 および Q7-Q8 のボディダイオードにインダクタ電流が流れます。

負極性サイクルの電力供給期間 (t3)

この期間は、Q3 の ZVS ターンオンと二次側整流回路のQ7-Q8 のターンオンで始まります。Q2 スイッチは t2 期間からターンオンしたままである事に注意が必要です。トランス電流 (ipri) は負の方向に増加し、負極性の電力供給サイクルとなります。二次側のインダクタ電流は増加し始めます ( 図 4 参照 )。この電流が設定されたピーク電流値 (icmp) に達すると、Q3 MOSFET はターンオフします。その後、共振期間が過ぎてから相補ペアの Q4 スイッチがターンオンします。共振期間中に、Llkの漏れエネルギによりQ3のCossがレール電圧まで充電され、それと同時に Q4 の Coss が放電されます。Q4MOSFET のドレイン - ソース間電圧が 0 V に近づくとQ4 はターンオン可能となり、t4 期間が始まります。Q7-Q8 スイッチは、トランスの負極性電流サイクル (t3-t4)中にターンオンしたままです。


AN2388
負極性サイクルのフリーホイール期間 (t4)
t4 期間は Q4 スイッチの ZVS ターンオンで始まります。Q4 は Q3-Q4 フェイズが終了するまで ON のままです ( 図 4 参照 )。トランス電流 (ipri) は、負の方向に環流し続けます (Q2 と Q4 の間で環流 )。t4 期間中、トランスの一次側電圧は基本的に 0 です。二次側のインダクタ電流 (IL) は負の傾きを持ち、インダクタ、Q7-Q8、トランス巻き線を通して環流します。t4 期間の終了時に Q2 スイッチがターンオフします。この時点でQ1-Q2 相補ペアの 1 周期が終了します ( 図 4 参照 )。Q2 がターンオフすると、短い共振期間の後に相補ペアの Q1 スイッチがターンオンします。この共振期間中に、Llk に蓄えられたエネルギにより、Q1 の Coss が放電され、Q2 の Coss が充電されます。その結果、Q1は次の正極性電力供給期間 (t1)の開始時にZVSでターンオンします。t4 期間の終了時に Q7-Q8 ペアがターンオフし、短いデッドタイムの後に Q5-Q6 がターンオンします。Q5-Q6 ペアがターンオンして次の電力供給サイクルが始まるまで、このデッドタイム中に Q7-Q8およびQ5-Q6ペアのボディダイオードにインダクタ電流がます。

デジタルスロープ補償を使ったZVS FB コンバータのデジタル制御

dsPIC® DSC を使った制御回路の概略ブロック図を図 5に示します。デジタルスロープ補償を使った ZVS コンバータの閉ループ制御には、以下の 3 つの主要フィードバック信号が必要です。 • 出力電圧 (Vo)• インダクタ電流 (IL)• 入力電圧 (Vin)出力電圧は抵抗分圧回路 ( ゲイン = KVO) を使って検出し、専用 ADC コア 1 チャンネル (AN1) に入力します。デジタル化した出力電圧をデジタル参照電圧 Vref から減算した値 ( 誤差 dV) をデジタル電圧ループ補償器に入力します。デジタル補償器の出力は、スロープ未補償のピーク電流リファレンス Ic を提供します。

図 5: デジタルスロープ補償を使った ZVS フルブリッジコンバータ

PWM1L

PWM1H PWM2H

PWM2L

PWM3L

PWM3H

380V

-410

V D

C

Q1

Q2 Q4

Q3

Digital SlopeCompensation

Algorithm

DigitalCompensator

DACPW

M1H

PWM

1LPW

M2H

PWM

2LPW

M3H

PWM

3L

PWM

AN0

AN3

Cyc

le-b

y-C

ycle

Faul

t Inp

ut

CMP3

+

–

Slope

Peak Current ReferenceCompensated

dsPIC33EP64GS504

Q7

Q8

Q5

Q6

+

+

–

LTX

AN1–+

IIN

VIN

CT

1:NCT Rb

Kisense

Kamp

icmp Ic dV

Vref

KVOKVIN

Vo

IL

C

VCTVpri

ipri Llk


AN2388
コンバータ入力端子で、二次側から反射されたインダクタ電流 (iIN) のフィードバックを変流器 (CT) によって検出します。この出力は、増幅してから専用 ADC コア 0チャンネル (AN0) に入力します。電流検出回路の総ゲインは Kisense です ( 図 5 参照 )。AN0 チャンネルは、PWM の各半周期の開始時にトリガされ、反射されたインダクタ電流 ( 谷電流 ) をサンプリングします。トランスの二次側で、一次側から反射された入力電圧のフィードバック ( 図 5 参照 ) を抵抗分圧回路 ( ゲイン =KVIN) によって検出し、専用 ADC コア 3 チャンネル(AN3) に入力します。入力電圧は、電力供給期間 (t1 とt3、図 4 参照 ) 中にのみ、二次側巻き線のセンタータップに反射されます。従って、AN3 による反射入力電圧のサンプリングは、t1 または t3 期間中にトリガする必要があります。デジタルピーク電流リファレンス、入力電圧フィードバック、出力電圧フィードバック、検出した谷電流をデジタルスロープ補償アルゴリズムで処理します。この処理は、フルブリッジ駆動の各半周期の開始時に実行します。デジタルスロープ補償アルゴリズムの出力は、スロープ補償済みピーク電流リファレンス icmp を提供します。スロープ補償済みピーク電流リファレンスは、スケーリングしてから 12 ビット DAC に入力します。DAC の出力は、内部高速アナログコンパレータの反転入力に入力します。アナログコンパレータの非反転入力には、検出した ( 反射 ) インダクタ電流値 ( 電流検出回路の出力 ) を入力します。検出したインダクタ電流値が設定された icmp 値に達した時点で、アナログコンパレータ出力は HIGH に遷移します。アナログコンパレータの出力を高速 PWM モジュールのサイクルごとのフォルト信号源として設定する事で、PWM1HまたはPWM2Hを図4の通りにターンオフします。
前記の通り、デジタルスロープ補償を使ったピーク電流制御の実装には 3 つの主要フィードバック信号が必要です。これらの各信号について、以下で説明します。

インダクタ電流

ピーク電流制御では、インダクタ電流の正確なフィードバックが不可欠です。フルブリッジ MOSFET のスイッチング周波数 FSW により、インダクタ電流の周波数 (2 FSW) が決まります。通常、インダクタ電流波形を正確に再現するには、インダクタ電流周波数の少なくとも 15 ～ 20 倍のセンサ帯域幅が必要です。従って、FSW が 75 kHz の場合、電流検出回路には約 2 MHz の帯域幅が必要です。シャントまたはホール効果センサを使ってインダクタ電流を直接計測する事は可能ですが、どちらにも短所があります。シャント計測法の場合、シャントの両端電圧信号は、ADC ピンに入力する前に処理する必要があり、そのために大きなコモンモード電圧と高帯域幅を有する高コストの回路が必要です。また、シャントはインダクタ電流経路に対して直列に挿入するため、電力損失 (I2R) が生じます ( 従っ

て、効率は低下します )。ホール効果センサ方式は、高帯域幅のホール効果センサが高コストであるため、選択肢として考えられません。

これらに比べ、変流器 (CT) 方式では低コストで高帯域幅が得られます。インダクタ電流は基本的に DC 電流であるため、CT を使って直接計測する事はできません。しかし、CT ( 巻き数 = NCT ) を入力電流 ( 図 5 内の IIN) の経路に配置する事により、反射されたインダクタ電流のフィードバックを検出する事ができます。この回路では、CT の端子に負荷抵抗 (Rb) を接続し、その後にローパスフィルタと高帯域幅アンプを接続しています。インダクタ電流は、電力供給期間 ( 図 4 内の t1 および t3 期間 ) 中にのみ一次側へ反射されます。CT コアのリセットには、PWM の各半サイクル ( 各インダクタ電流サイクル )のフリーホイール期間 (t2および t4) が使えます。 CT の一次側端子に流れる電流の反射は、Rb の両端電圧として現れます。Rb の値を小さく保ったままこの電圧を小にする事で、高の精度が得られます。図 6に示す通り、CT の負荷抵抗に流れる電流は磁化電流とステップダウンした入力電流の合計です ( コア損失電流は無視可能と仮定 )。図 6 において CT の負荷抵抗Rb に流れる電流は、式 1 により求まります。

式 1:

図 6: 変流器 (CT)

狙いは、磁化電流 iLM を小にする事で、負荷抵抗に流れる電流を一次電流の反射電流に近づける事です(i'INS iINS)。磁化電流は CT の二次側端子間の電圧に直接比例し、二次側巻き数の二乗に反比例します。

i'INS iINS iLM+=

+

–

iIN iINS i'INS

LMCT

1:NCT

iLM

Rb Vb

iLMvb

NCT2

----------


AN2388
iLM を小にするには、負荷抵抗の値を小さく保ったまま CT の二次側巻き数を大きくする事を推奨します。つまり、一次側巻き線に流れる電流を良好に再現するには、CT の固有ゲインを小に保つ必要があります。ゲインを低減すると、CT の一次側巻き線に流れる電流が
小さい時に信号 / ノイズ比 (SNR) が悪化します。この欠点に対処するため、二次側巻き数 (NCT ) を大きくすると共に、リニアアンプを使って Rb の両端電圧を増幅します。図 7 に、CT 回路の回路図を示します。

図 7: 電流検出回路の回路図

図 7 の回路では、2 つのローパスフィルタ ( アンプの入力側と出力側に 1 つずつ ) を使います。これらにより構成される二次フィルタのコーナー周波数は、電流波形に現れる高周波スイッチングノイズを遮断するよう選択します。フィルタ段の伝達関数は式 2 により得られます。

式 2:

C17 = C18 = 820 pF、R13 = R18 = 100 Ωから 1.24 MHzのコーナー周波数が得られます。このコーナー周波数により、検出した電流に位相遅れが生じる事なく、全てのスイッチングノイズ周波数成分を十分に遮断できます。

CT のゲインは式 3 により求まります。

式 3:

R27 = Rb = 24.9 Ω、NCT = 200 から KCT 値は 0.1245 Ω と求まります。電流検出回路のゲインを増幅するため、高帯域幅の非反転アンプを負荷抵抗 R27 に接続します ( 図 6 内のU1)。非反転アンプのゲインは式 4 により求まります。

式 4:

R14 = 100 Ω、R16 = 200 kΩ、R17 = 10 kΩ、R15 = 1.69 kΩ から Kamp は 6.91 として求まります。

電流検出回路の総ゲイン Kisense は式 5 により求まります。

式 5:

KCT と Kamp の値を代入すると、Kisense = 0.86 Gi_filter(s)が得られます。

EL8101IN4148WX-TP 100R100R

24.9R

100R

10K1.69K

4.7 F

2.2 F

A_GNDA_GND

A_GND

A_GNDA_GND

820 pF

1D2

+3.3V

CH-64978-100D-MCHP

CT2

25

43

R27

AN0R13 R14

C17820 pF

R16200K

R18

C18

+–

R15 R17

U1

C63

C16

Gi_filter(s) =1

(1 + R13 ´ C17 ´ s)(1 + R18 ´ C18 ´ s)

KCTR27NCT----------=

KampR16

R14 R16+-------------------------- 1 R17

R15----------+

=

Kisense = KCT ´ Gi_filter ´ Kamp


AN2388
インダクタ電流の周波数 (2 FSW) に対し、フィルタ段のゲインGi_filter(s)はユニティ(1)であると見なせます。従って、電流検出回路の公称ゲインは 0.86 Ω となります。
電流検出回路のゲイン Kisense に対応するシステムのベース電流は ADC_REF/Kisense で与えられます。ADC_REF ( ADC の参照電圧 ) = 3.3 V である事から、このベース電流は一次側で 3.83 A (Ibasepri) であり、二次側へ反射した時に 95.8 A (Ibasesec) です。

出力電圧

出力電圧は、図 8 に示す通り、抵抗分圧回路を使って検出します。出力電圧検出回路のゲインは式 6 により与えられます。

式 6:

抵抗 R77 (20 Ω) は基本的に、ループゲインを計測するために、ネットワークアナライザの注入トランスと一緒に注入抵抗として使います。公称出力電圧 (12 V) で良好なダイナミックレンジを達成するため、 R79 とR78 の値はベース電圧 (Vbase) が 14.8 V となるよう選定しました。電圧検出回路のゲイン KVO は ADC_REF/Vbase です。図 8 (R78 = 5.23 kΩ、R79 = 1.5 kΩ) から、KVO は 0.222 となります。

図 8: 出力電圧のフィードバック回路

フィードバック信号から高周波ノイズを除去するため、フィルタコンデンサ Cf ( 図 8 内の C58) を適切に選定する事も重要です。出力電圧のフィードバックでは、スイッチング周波数成分を残して高周波ノイズ成分だけを除去すると共に、スイッチング周波数での位相遅れを小にする事が重要です。このため、コーナー周波数はスイッチング周波数の約 10倍としました。約600 kHz のコーナー周波数が得られるよう、C58 の値は 220 pF としました。

KVOR79

R77 R78 R79+ + ----------------------------------------------- 1

1 R79 R77 R78+ R77 R78 R79+ +

----------------------------------------------- C58 s+----------------------------------------------------------------------------------

=

5.23K

20R

1.5K 220 pF

GND_DGND_D

C58

R77

R79

R78AN1

Vo


AN2388
入力電圧
入力電圧のリアルタイム計測は、デジタルスロープ補償を実装するために不可欠です。図 5 に示す通り、デジタルシグナルコントローラは基本的に出力電圧と同じグランドを基準とします。その理由は以下の通りです。

• 出力電圧のフィードバックは絶縁する必要がない

• 通信回路は絶縁する必要がない ( 通信回路は低電圧側を基準とするため )

入力電圧を直接計測するには、絶縁バリアを横切って計測するために、光学的に絶縁したリニアアンプが必要です。これは高コストであるため、この方法は適当ではありません。別の方法として、電力供給期間 ( 図 4の t1および t3期間 )中にトランスの二次側巻き線のセンタータップで電圧 ( 出力グランドを基準とする ) を検出する方法があります。印加された入力電圧は、電力供給期間中に二次側巻きの両端に反射されます。この計測には抵抗分圧回路が使えます ( 図 9 参照 )。入力電圧検出回路のゲインは式 7 により与えられます。

式 7:

図 9: 入力電圧のフィードバック回路

入力電圧検出回路のゲインは、大 450 V の入力電圧でより大きなダイナミックレンジが得られるよう選定する必要があります。トランス(TX)の巻き数比を25:1:1とした場合、ADC ピンのフルスケール電圧に対するゲイン (KVIN) は、ADC_REF/VIN_MAX/N により 0.1833 として求まります。

従って、入力電圧検出回路のベース値 (Vbaseinput) は 18 V(ADC_REF/KVIN) です。

システムのベース電圧 (Vbase) は 14.8 V に設定されるため、計測した入力電圧向けにベースの変更が必要です。つまり、検出したデジタル入力電圧は係数 (Vbaseinput/Vbase = 1.26) 使ってスケーリングする必要があります。このスケーリング係数をマイクロコントローラに実装するには、サンプリングした入力電圧に対して乗算およびシフト係数を適用する必要があります。より好ましい方法は、入力電圧検出ゲインを出力電圧検出ゲインの 1/2 にする事です。そうする事で、ベーススケーリング係数を 2 としてダイナミックレンジを満足できます。センサゲイン KVIN を 0.111 とする事で、入力電圧計測のスケーリング係数は 2 となります。この場合、計測した入力電圧を 1 ビット左にシフトするだけで容易にスケーリングできます。R82 = 12 kΩとR83 = 1.5 kΩを代入すると 0.111 のゲインが得られます。フィルタコンデンサ C60 には、出力電圧回路と同じ 220 pF を使います。これにより、コーナー周波数は約 542 kHz となり、小限の位相遅れで高周波ノイズを十分に除去できます。

KVINR83

R82 R83+ ------------------------------- 1

1 R82 R83R82 R83+

------------------------------- C60 s+------------------------------------------------------------------

=

12K

1.5K 220 pF

GND_DGND_D

R83 C60

R82

AN3

VCT


AN2388

デジタルスロープ補償

本リファレンスデザインの特長は、Microchip 社の特許に基づくソフトウェアベースのスロープ補償アルゴリズム [ 1] を使ってピーク電流制御を実装する事です。電力コンバータの制御におけるピーク電流モード制御(PCMC) とその応用は、文献でよく研究されています。この制御テクニックは、電圧モード制御に比べて多くの長所を有します。

主な長所は以下の通りです。

• 動的応答に優れる

• 直列ブロックコンデンサを使わずにトランス使用コンバータで動的磁束平衡が得られる

• フィードフォワードである

50%を越えるデューティサイクルでの低調波振動はよく知られた現象ですが、通常はハードウェアベースのスロープ補償回路を使ってこの問題に対処します。通常、スロープ補償ランプを達成するには、RC 回路とトランジスタを使って各インダクタ電流サイクルの後でコンデンサをリセットします ( 図 2 参照 )。本書で紹介するソフトウェアベースのスロープ補償テクニックの場合、外付け部品は不要であるため、システム全体の信頼性が向上します。さらに、ソフトウェアベースであるため、適応型スロープ補償を実装する事で、入力電圧と出力電圧の変化に応じてスロープを調整できます。これは、ラインと負荷の条件に応じて適なスロープ補償 (デッドビート )を達成するために

役立ちます。以下では、デジタルスロープ補償の式を数学的に導出します。ここでは、1 サイクルのインダクタ電流 ( 図 10 参照 )について考えます。ic はデジタル電圧補償器から得られる制御リファレンス、icmp はスロープ補償済みピーク電流リファレンス、iL はインダクタ電流です。インダクタ電流の立ち上がり ( 電力供給 ) 時の傾きは m1、立ち下がり ( フリーホイール ) 時の傾きは m2 です。スイッチング周期は Ts、インダクタ電流の立ち上がり時間は dTs、同じく立ち下がり時間は d'Ts により与えられます (d' = 1 – d)。

図 10: インダクタ電流波形と補償スロープ

図 10 から下式が得られます。

式 8:

式 9:

式 8 から下式が得られます。

式 10:

式10を式9に代入し、移項する事で式11が得られます。

式 11:

式 11は、一般形態 (式 12)に書き換える事ができます。

式 12:

A + B = 1 であるため、A の値が決まれば、B は式 13 により求まります。

0

iL

iv

ic

m1 –m2

dTs d'Ts

Ts

t

icmp–ma

ic madTs– icmp=

iv m1dTs+ icmp=

d ic icmp– 1maTs------------=

icmpmaiv

m1 ma+ -------------------------

m1icm1 ma+

-------------------------+=

icmp Aiv Bic+=

Ama

m1 ma+ -------------------------=

Bm1

m1 ma+ -------------------------=


AN2388
式 13:
補償ランプの傾きはを満たす必要がある事は既知であり、適値は ma = m2 の時に達成されます。

式 14:

従って、ma のレンジは式 14 により与えられます。式 14 を m2 で除算する事で式 15 が得られます。

式 15:

ma が m2 に比例して変化する場合、下式が得られます。

式 16:

式 16 を式 15 に代入する事で式 17 が得られます。

式 17:

式 17 から、k のレンジはです。

式 16 を A の式に代入する事で式 18 が得られます。

式 18:

ZVS FB コンバータの回路構成は、基本的に降圧型に基づきます。ZVS FB コンバータの傾き m1 および m2は基本的に降圧型コンバータと同じであり、下式により与えられます。

、 vin は一次側の入力電圧 (vinpri) であり、二次側には

が生じます (N はトランスの巻き数比 )。

ZVS FB コンバータの m1 と m2 の式を式 18 に代入する事で式 19 が得られます。

式 19:

式 20:

適なスロープ補償を達成するため、k = 1 ( デッドビート応答のため ) を式 19 と式 20 に代入する事で、スロープ補償済みピーク電流リファレンスの式(式21)が得られます。

式 21:

スロープ補償アルゴリズムは式 21 により与えられます。このアルゴリズムは、各インダクタ電流サイクルの開始時 ( 谷電流 iv の計測後 ) に、可能な限り小さなレイテンシでソフトウェアに実装する必要があります。式 21 に示した通り、d と d' は入力電圧と出力電圧によって決まり、ic はデジタル出力補償器の出力です。これら 3 つの信号 (d、 d'、ic) は、インダクタ電流の周波数よりも低レートで計算できます ( 電圧の変化は大幅に低レートであるため )。補償器出力も低レートで変化します。しかし、谷電流はサイクルごとにダイナミックに変化する可能性があります。ZVS FB コンバータの場合、トランスの磁束平衡のために、電圧補償器が生成するピーク電流リファレンスは偶数インダクタ電流サイクルの間一定に保持する必要があります(1 PWM 周期 ( 従って 1 トランス電流サイクル ) は 2 インダクタ電流サイクルで構成されるため )。言い換えると、電圧補償器からの未補償ピーク電流リファレンス(ic) は 2 ( または 2 の倍数の ) インダクタ電流サイクルごとに 1 回更新する事で、磁束平衡を達成できます。各 PWM サイクルの後で d 、d'、ic の値が計算され、次の PWM サイクルのソフトウェア実行用に利用可能となります。谷電流は、各 1/2 PWM サイクル ( すなわち各 1 インダクタ電流サイクル ) の開始時に計測され、式 21 で更新されます。

B 1 A–=

ma12--- m1 m2+

12--- m1 m2+ ma m2

12---

m1m2------ 1+ ma

m2------ 1

ma km2=k 1

12---

m1m2------ 1+ k 1

0.5 0.5m1m2------+

1

Akm2

m1 km2+ ----------------------------=

m1vin vo–

L------------------= m2

voL-----=

vinpriN

-------------

Ak

voL-----

vin vo–L

------------------ kvoL-----+

--------------------------------------

kvovin vo– kvo+--------------------------------= =

Bvin vo–

vin vo– kvo+--------------------------------=

icmp div d 'ic+=

、 d' = 1 – d iv = 各インダクタ電流サイクル開始時の谷電流 ( 図 4 参照 )

dvovin------=


AN2388

プラントモデル以下では、デジタルスロープ補償を使ったピーク電流制御 ZVS FB コンバータ向けプラントの完全な数学モデルを導出します。このプラントモデルを構成する 4 つの要素を図 11 に示します。

図 11: プラントモデルの構成要素

以下では、各構成要素を個々に導出した後、それらを統合して総合プラントモデルを得ます。この総合プラントモデルを使う事で、適切な補償器を設計できます。ピーク電流制御式システムにおいて、被制御出力変数は出力電圧 vo であり、制御変数はピーク電流リファレンス ic です。従って、プラントモデルの目標は、出力電圧とピーク電流リファレンスに関するs領域伝達関数を得る事です。

式 22:

ピーク電流制御の挙動

図 12 に示すインダクタ電流波形について考えます。この図は、一般的なケースとして、サイクルの開始時と終了時で谷電流が異なる場合の波形を示しています。

図 12: インダクタ電流波形と平均値

図 12 から、インダクタ電流の前半の三角形部 ( 傾き =m1、期間 = dTs) の平均値はです ( 図に点線 (1)として表示 )。

インダクタ電流の後半の三角形部 ( 傾き = m2、期間 =

d'Ts)の平均値はです(図に点線(2)として表示)。

インダクタ電流の 2 つの三角形部の ( スイッチング周

期 Ts 中の ) 平均値は ( ) により与え

られます。

従って、スイッチング周期 Ts 中の平均インダクタ電流は、制御電流 ic から補償スロープ波形の低下分と電流波形の 2 つの三角部の平均値を引き算する事で求まります ( 式 23)。この値は図 12 に点線 (3) として表示しています。

式 23:

Dynamics ofPeak Current

Control

Plant Model

DynamicsDue to

System States

Dynamics ofZVS FB

Converter

SubharmonicOscillations

Model

Gvicvo s ic s ------------=

ic

i

m2 d 'Ts2

-----------------

0

iL ic ma dTs– dm1dTs

2--------------- d '

m2d 'Ts2

-----------------+ –=

t

m1dTs2

---------------(1)(3) (2)

–ma

m1

–m2

dTs d'Ts Ts

m1dTs2

---------------

m2d 'Ts2

-----------------

dm1dTs

2--------------- d '

m2d 'Ts2

-----------------+

iL ic madTs– dm1dTs

2--------------- d '

m2d 'Ts2

-----------------+ –=


AN2388
式 23 は非線形であり、摂動法を使って、式内の全ての量が公称値となる動作点の近傍で線形化できます( 式 24 参照 )。
式 24:

式 24 内の大文字の項は静的量を表し、「~」付きの小文字の項はそれらの摂動を表します。式 24 を式 23 に代入し、全ての DC 項 ( 静的量の積から成る項 ) と微小項(2 つ以上の摂動の積から成る項 ) を無視する事で、線形化した平均インダクタ電流の式 ( 式 25) が得られます [ 2]。

式 25:

式 25 内で常に変化する量は小さな信号摂動です。以下の式では、見やすくするために記号「~」を省略しています。 ZVS FB コンバータでは、図 12 内の傾き m1 および m2は式 26 により与えられます。

式 26:

vin は一次側の入力電圧 (vinpri) であり、二次側には

が生じます (N はトランスの巻き数比 )。

式26を式25に代入し、移項する事で式27が得られます。

式 27:

式 27 のブロック図モデルを図 13 に示します。

図 13: ピーク電流制御と補償ランプによる挙動

iL IL iL˜+=

ic Ic ic˜+=

vin Vin vin˜+=

m1 M1 m1˜+=

m2 M2 m2˜+=

ma Ma ma˜+=

d D d+=d ' D' d–=

ic iL MaTsd DTsmaD2Ts

2------------m1

D '2Ts2

-------------m2+ + + +=

m1vin vo–

L------------------= m2

voL-----=

vinpriN

-------------

d Fm ic iL– Fgvin– Fvvo– =

Fm1

MaTs-------------=

FgD2Ts

2L------------=

Fv1 2D– Ts

2L---------------------------=

–

–+

ic

Fv vo

vin

Fm

Fg

iL

d


AN2388
システムステートによる挙動
前の項目では制御電流、デューティサイクル、平均インダクタ電流に関する一般化および線形化した小信号モデル ( 式 25) を導出して説明しました。このモデルは、3 種類の一般的コンバータタイプ ( 降圧型、昇圧型、昇降圧型 ) の全てを代表します。各コンバータタイプに固有の数式は、タイプに応じて異なるスロープの式を代入する事で得られます。前記の通り、ZVS FB この構成は降圧型に基づきます。これは、トランスの二次側の出力段 ( 基本的にローパスフィルタを構成、図 14 参照 ) を見ると容易に分かります。降圧型コンバータのスイッチング回路はフルブリッジ回路、トランス、センタータップ整流回路によって置き換えられます。このスイッチング回路 ( フルブリッジ回路、トランス、整流回路で構成 ) の出力は、実際には二次側に反射して有効デューティサイクル d が乗算されたフルブリッジ回路への入力 DC 電圧 VDC です。

図 14 において、

にデューティサイクルが乗算され (vin d)、LC フィルタへの入力となります。

図 14: ZVS FB の出力段

降圧型に基づくコンバータの小信号モデルは状態空間形式で表現できます ( 式 28 参照 )。

式 28:

式 28 の状態空間モデルにおいて、 • x : 状態変数 (インダクタ電流 iL とコンデンサ電圧vc)

から成る状態ベクトル

• : 状態ベクトルの 1 階導関数

• A: 主に回路パラメータ ( フィルタインダクタンス、フィルタ容量、コンデンサ ESR、インダクタ DCR、負荷等 ) から成る状態行列

• B1: 状態を制御入力 d ( デューティサイクル ) に関係付ける制御ベクタ

• B2: 状態を入力電圧に関係付ける入力ベクトル

• y: 出力 (式28では、この出力を出力電圧として選択 )• C: 出力行列 ( 選択した出力に応じて異なる )

出力電圧 (Cv) とインダクタ電流 (Ci) に対応する 2 つの出力行列を式 29 に示します。

式 29:

vinvdcN

-------=

+

vind

–

+

RdcrL

ic

Resr

iL vo iload

Rload

Cvc

x·

i·Lv·c

A

Rdcr R+ –L

----------------------------R– 1L

---------

R1C------

R– 1Rload C-----------------

x

iL

vc

B1

VINL

--------

0 uC

d

B2

DL----

0

ud

vin

+ +=

y

vo

Cv

R R1 =

x

iLvc

Cv R R1 =

Ci 1 0 =

RResr RloadResr Rload+

----------------------------------=

R1Rload

Resr Rload+ ----------------------------------=

·x


AN2388
プラントモデルの目標は、出力電圧とピーク電流リファレンスの間の式 ( 式 22 参照 ) を得る事です。ピーク電流制御では、ピーク電流リファレンスが有効デューティサイクルを決定します。これは、デューティサイクルを制御変数とする電圧モード制御または平均電流モード制御方式とは異なります。従って、式 25 から中間制御変数であるデューティサイクル (d) を取り
除く必要があります。デューティサイクル変数を取り除くには、デューティサイクルを出力電圧に関係付ける小信号伝達関数と、デューティサイクルをインダクタ電流に関係付ける小信号伝達関数を得る必要があります。これらの伝達関数を得るため、時間領域の状態空間モデル (式28)をs領域へ変換します (式30参照 )。

式 30:

s 領域の状態空間モデル ( 式 30) から、状態とデューティサイクルまたは入力電圧を関係付ける小信号の式が得られます。共振インダクタの挙動を組み込まない限り、式 30 のモデルは不完全である事に注意が必要

です ( これは ZVS 回路構成に特有の注意事項です )。次の項目では、式 30 のモデルを改良して ZVS FB 挙動を組み込みます。

x

iL

vc

A

Rdcr R+ –sL

----------------------------R– 1

sL---------

R1sC------

R– 1sRload C--------------------

x

iLvc

B1

VINsL--------

0 uC

d

B2

DsL------

0

ud

vin

+ +=

y

vo

Cv

R R1 =

x

iLvc


AN2388
ZVS FB モデルの挙動
前記の通り、図 14 に示した ZVS FB コンバータの出力段を見ると、本コンバータが基本的に降圧型に基づく回路構成である事は明らかです。降圧型コンバータと同様に、スイッチングノードの電圧は基本的に入力電圧とデューティ比の積 (vin d) であり、その後にローパスフィルタ段が置かれます。しかし、スイッチングノード電圧の生成方法は異なります。ZVS FB コンバータの場合、この電圧はフルブリッジ MOSFET を使って生成し、その後にトランスとセンタータップ全波整流回路が続きます ( 図 1 参照 )。図 14 の入力ノードは、実際にはトランスの二次側のセンタータップであり、ここにフィルタインダクタを接続します ( 図 5 参照 )。ZVS FB コンバータ向けに降圧型コンバータの状態空間式をそのまま使う事はできません。その主な理由の1 つが、トランスの一次側の共振インダクタの存在です。このインダクタによって状態式が大きく変化するため、共振インダクタによる挙動を組み込むには、降

圧型コンバータのモデルを適切に変更する必要があります。以下では、総システムモデルによる挙動の影響を導出します [ 3]。大部分の ZVS FB アプリケーションでは、共振インダクタはトランスの漏れインダクタンス (Llk)として内蔵されます。共振インダクタにより、コンバータから見た有効デューティサイクルは減少します [ 3]。共振インダクタンスによるデューティサイクルの減少量には、フルブリッジへの入力電圧 (VIN) と負荷電流 (iL) の両方が影響を与えます ( 図 15 参照 )。有効デューティサイクルは式 31 で与えられます。

式 31:

• dc : コントローラ動作によって設定されたデューティサイクル ( この場合、ピーク電流制御による有効デューティサイクル )

• di : 負荷電流によるデューティサイクル

• dv : 入力電圧によるデューティサイクル

図 15: トランス電流と有効デューティサイクル

deff dc di dv+ +=

DTs2-----

DeffTs2-----

0 t1 t2 t4 t5t3

t

Ip

Iv1

Iv2

d

Vsec

Slope =VINLlk

Vpri


AN2388
図 15 では、トランスの二次側で見たデューティサイクルが一次側で見たデューティサイクルより小さい事が分かります。対角を成す 2 つのスイッチがターンオンした時、電力供給サイクルが始まり、トランス電流(ipri) の方向が反転します。この時の電流の傾きは式 32により定義されます。
式 32:

定常状態で、インダクタ電流の谷点がトランスの一次側電流に iv1 および iv2 として反射されます ( 図 15 参照 )。ここでは、トランスの磁化電流は無視可能であり、iv1 = iv2 であると仮定します。式 32 を式 33 に変形します。

式 33:

式 34 は式 33 から導出できます。

式 34:

定常状態において、インダクタの谷電流はリップル値に調整された平均インダクタ電流にすぎません (式 35参照 )。

式 35:

ZVS FB コンバータの場合、インダクタリップル電流( ) は式 36 により与えられます。

式 36:

式 36 を式 35 代入する事で式 37 が得られます。

式 37:

式 37 は、デューティサイクル修正係数が入力電圧、出力電圧、インダクタ電流、スイッチング周波数、共振インダクタンスの関数である事を示しています。

式 38:

Ts 、Llk 、出力電圧は固定されているため、デューティサイクル修正係数は入力電圧と負荷電流の関数であると見なす事ができます。

式 39:

式 40:

式 37 における d の iL に対する微分 ( 入力電圧は固定 )により、負荷電流によるデューティサイクルの感度が得られます ( 式 41 参照 )。

式 41:

同様に、式 53 における d の vIN に対する微分 ( 負荷電流は固定 ) により、入力電圧によるデューティサイクルの感度が得られます ( 式 42 参照 )。

式 42:

式 43:

式 43 内の Rd 項の単位は電気抵抗である事に注意が必要です。式 41 と式 42 の導出により、式 31 で有効デューティサイクルを求めるために必要な全ての要素が得られます。ZVS FB コンバータの二次側の小信号モデル ( 共振インダクタを考慮せずに式 30 で導出 ) を図 16 に示します。

Llkit----- vin=

t dTs2----- Llk

vin------- i

Llkvin------- iv1 iv2+ = = =

dLlk

vinTs2-----

------------------ iv1 iv2+ =

iv1 iv2

iLiL2

--------–

N------------------------= =

iL2

--------

DiL2 = voD'Ts/2L

Dd =NLlk(4 iL – VoD'Ts/L)

vinTs

d f vin iL Llk Ts vo =

d f vin iL =

d di dv+=

di di˜ Rd–

NVIN-------------iL

˜= =

dv dv˜ Rd–

NVIN2

------------- ILVoD'Ts

4L-----------------–

vin˜= =

Rd 4 N 2LlkTs-------=


AN2388
図 16: ZVS FB コンバータの二次段の小信号
モデル ( 共振インダクタの挙動を考慮せず )

図 16 内のをに置き換える事で、図 17 の通りに ZVS FB コンバータの小信号モデルが示され、共振インダクタによる挙動が考慮されます。ZVS FB コンバータの小信号モデルを式 44 に示します。

式 44:

、R、R1 は式 29 で定義されます。

式 44 が示す通り、Rd 項 ( 共振インダクタンスに依存 )によってシステム全体のダンピングが増加します ( インダクタ DCR が追加されるため )。式 44 から、ZVS

FB の全ての伝達関数が得られます。図 17 は、負荷電流と入力電圧の変動によるデューティサイクル項を含めた後に得られる改良型小信号モデルを示しています。

図 17: ZVS FB コンバータの小信号モデル ( 共振インダクタの挙動を考慮 )

Nvin˜

–

+

– +1:D

N dNVINd

RloadNvin

N dNVINd

L, Rdcr

RloadC, Resr

d deff

x·

iL·

vc

A

Rdcr R Rd+ + –L

-----------------------------------------R– 1L

---------

R1C------

R– 1Rload C-----------------

x

iLvc

B1

VINSL

-----------

0 uC

d

B2

NDRd kVINP------------+

L--------------------------------

0 ud

vin

+ +=

y

vo

Cv

R R1 =

x

iLvc

k IloadVoD'2Ts

4L---------------------–=

NVIN dv˜ di

˜+

–

+

– + – +

NVINRload------------- d NVIN

Rload------------- dv

˜ di˜+

1:Deff

Nvin˜Nvin

N dNVINdL, Rdcr

C, Resr Rload


AN2388
出力電圧とデューティサイクルの間の伝達関数 Gvd(s)は、式 45 により与えられます。
式 45:

インダクタ電流とデューティサイクルの間の伝達関数Gid(s) は式 46 により与えられます。

式 46:

出力電圧と外乱 (vin) の間の伝達関数 Gvg(s) は式 47 により与えられます。

式 47:

インダクタ電流と外乱 (vin) の間の伝達関数 Gvd(s) は式 48 により与えられます。

式 48:

式 45 ～式 48 では、行列 I を二次の単位行列として使います。

式 45 ～式 48 を使う事で、システム状態を制御および外乱入力に関係付ける線形化した小信号の式 (式49と式 50) が得られます。

式 49:

式 50:

式 45 と式 46 を式 27 に結合して d を取り除く事で、図 18 に示す小信号モデルが得られます。図 18 から、出力電圧とピーク電流リファレンスの間の関係を示す式 51 が得られます。

図 18: 小信号モデル

式 51:

Gvd s vo s d s ------------=

Gvd s

Vg

L------ R s R

CRload Resr----------------------------+

R2

CResr--------------+

den--------------------------------------------------------------------------------=

Gvd s Cv SI A– 1– B=

den S2 RCRload Resr----------------------------

Rdcr Rd R+ + L

--------------------------------------+ S

Rdcr Rd R+ + RLCRloadResr

------------------------------------------ R2

LCResr2

------------------+

+ +=

Gid s iL s d s ------------ Ci SI A– 1– B= =

Gid s

vg

L----- s R

CRload Resr----------------------------+

den------------------------------------------------=

Gvg s vo s vin s -------------- Cv SI A– 1– B1= =

Gig s iL s vin s -------------- Ci SI A– 1– B1= =

I 1 00 1

=

vo s Gvd s vin 0=

d s Gvg s d 0=

vin s +=

iL s Gid s vin 0=

d s Gig s d 0=

vin s +=

–

–+

Fv

Fm

Fg

iL

ic

vin

Gvd(s)

Gid(s)

Vo

d

Gvc s vo s ic s ------------

FmGvd s 1 Fm Gid s FvGvd s + +

------------------------------------------------------------------------= =


AN2388
低調波振動モデル
ピーク電流制御コンバータのよく知られた問題として、デューティ比が 50% を上回る場合にインダクタ電流に低調波振動が生じます ( 図 B-3 参照 )。インダクタ電流の低調波振動は、PWM スイッチング周波数の整数倍の周波数で発生します。ピーク電流制御のプラントモデル ( 式 51) は、これらの低調波振動を数学的に記述する適切なモデルを組み込まない限り不完全です。図 19 の波形においてシステム電圧、制御参照電流 (ic)、補償スロープは一定であると仮定すると、k 番目のサイクルの開始時のインダクタ電流の摂動 ( ) が後

続の任意のサイクルに与える影響を計算できます。図 19 から、k 番目のサイクルのインダクタ電流の摂動は式 52 により表せます。

式 52:

図 19: インダクタ電流の摂動を示す波形

式 52 の z 変換により下式が得られます。

式 53:

インダクタ電流摂動と制御電流の間の連続的な時間関係を得るため、z = esT

s を式 53 に代入し、ZOH 伝達関数 ( 式 54) で畳み込む事で式 55 が得られます [ 2] [ 4]。

式 54:

式 55:

式 56 の通りに、二次のパデ近似をに適用します。

式 56:

式56を式55に代入して整理すると式57が得られます。

式 57:

iL k

iL k iL k 1– – 1 + ic k +=

M2 Ma–M1 Ma+---------------------=

M1 M– 2

Ma– Ma– Ma–

M1 M2– M1 M– 2

ic

iL k 2+

iL k

iL k 1+

iL z

ic z ------------ 1 + z

z + -----------------=

ZOH 1 e sTs–– sTs

-------------------------=

iL s

ic s ------------ 1 + esTs

esTs + ------------------------ 1 e sTs––

sTs-------------------------=

e sTs–

e sTs–

1 2--- s

s2

------------

– ss2

------------

2

+

1 2--- s

s2

------------

ss2

------------

2

+ +

---------------------------------------------------=

iL s

ic s ------------ 1

1 2--- 2

1 +------------- 1– s

s2

------------ s

s2

------------

2

+ +

---------------------------------------------------------------------=


AN2388
式 57 のモデルと小信号モデル ( 式 51) を高周波数でマッチングする事により、前者を後者に組み込む事ができます。高周波効果を組み込んだモデルを図 20 に示します。
図 20: 高周波挙動を含めたプラントモデル

図 20 内の高周波モデル項 He(s) は式 58 により与えられます。

式 58:

図 20 に対応する出力電圧と制御電流の間の終的な小信号の関係は、式 59 により与えられます。

式 59:

–

–+

Fg vin

voic Fm

Fv

Fg

d Gvd s

Gid s

He s

He s 1

1 sP-------+

----------------------=

P 2fs4--- 2

1 +------------- 1– =

M2 Ma–M1 Ma+---------------------=

Gvc s vo s ic s ------------

FmGvd s 1 Fm He s Gid s FmGvd s + +

----------------------------------------------------------------------------------------= =


AN2388

制御システムの設計

以下では、上記で導出したプラントモデルを使って、適切な制御システムを設計します。ピーク電流制御式ZVS FBコンバータの制御ブロック図を図21に示します。入力伝達関数を制御するための出力電圧は、図 21

内の網掛け部を単純化する事により導出できます。Fv 、Fm 、Fg の式は「ピーク電流制御の挙動」で得られます。He(s) の式は「低調波振動モデル」で得られます。ZVS FB の Gvd(s) と Gid(s) の式は、「ZVS FB モデルの挙動」内の式 45 と式 46 から得られます。

図 21: 制御ブロック図

入力を制御するための出力電圧の式 Gvc(s) は式 59 により得られます。

式 59 は、ピーク電流制御式システムのプラント伝達関数を与えます。式 45 の Gvd(s) と式 46 の Gid(s) を式 59に代入する事で、ZVS FB コンバータのプラント伝達関数が得られます。単純化した制御ブロック図を図 22に示します。このプラント伝達関数 Gvc(s) を考慮して適切な補償器を設計します。

図 22: 単純化した制御ブロック図

図 22 では、フィードバック検出回路の効果は考慮されていません。しかし、リアルタイムシステムでは、電圧と電流を計測するために検出回路が必要です。「デジタルスロープ補償を使った ZVS FB コンバータのデジタル制御」で説明した通り、ピーク電流制御式 ZVSFB の閉ループ制御ではインダクタ電流、入力電圧、出力電圧を検出します。既に説明した通り、リアルタイム制御では出力電圧のフィードバックはVbaseを基準に単位化し、インダクタ電流のフィードバックは Ibaseを基準に単位化します。従って、本モデルの開ループ伝達関数には係数 Ybase (= Ibase/Vbase)を乗算する必要があります ( トランスの二次側の伝達関数をハードウェアから得られるループゲイン応答に適合させるため )( 図 23 参照 )。

図 23: センサゲインのスケーリングを考慮した閉ループ

vin

vo

Fv

Fg

d

Gid s

–+

Gvc s vo s ic s ------------=

Output toControl Transfer Function

Vref CompensatorGc(s)

ic–

+ Fm Gvd s He s –

CompensatorGc(s)

Vref

–+

ic voPlantGvc(s)

–+

Vref CompensatorGc(s)

PlantGvc(s)

Ybasevo


AN2388
プラントの構成要素の公称値を表 2 に示します。これらの値を式 45 と式 46 に代入する事で、Ybase によるプラント伝達関数 ( 式 60) が得られます。
式 60:

式 60 は、このプラントモデルが非常に高い周波数で1 つの極と 1 つの零点を持ち、低い周波数 (1643 rad/sec) では 1 つの極しか持たない事を示しています。これは、ピーク電流制御式システムの典型的な特性であり、インダクタステートに対応する極は非常に高い周波数であるため、その影響は実質的に全くありません。

プラントの制御には式61に示すPI補償器を使います。

式 61:

補償器の設計時に考慮すべき重要点は以下の通りです。

• 45° より大きな位相マージンを達成する

• 10 dB より大きなゲインマージンを達成する

• 3.5 kHz のクロスオーバーを達成する

• スイッチング周波数での減衰を 40 dB 以下にする

• 開ループ : TF = Gc(s)Gvc(s)Gfb(s)Ybase Gfb(s): 出力電圧検出回路のLPフィルタの伝達関数

• 上記の目標が達成できるよう kp と ki を選択する

kp = 18.5k、ki = 302.5k としました。従って、s 領域での PI 補償器は式 62 により与えられます。

式 62:

PI 補償器は、基本的に比例出力 Up と積分出力 Ui を別々に考慮して実装します ( 図 24 参照 )。

図 24: PI 補償器のブロック図

従って、

上式を z 領域に変換して以下が得られます。

上式の逆 z 変換により、式 63 が得られます。

式 63:

同様に、

双一次変換を適用する事により、

上式を z 領域に変換し、下式が得られます。

双一次変換での s の式におけるサンプリング周期は、スイッチング周期 Ts と同じです。前式を移項して下式が得られます。

表 2: プラント構成要素の公称値

パラメータ値パラメータ値

Rload 0.1920 Ω Vg 400 VResr 0.03 mΩ Vo 12 VYder 5 mΩ C 7500 mFN 25 FSW 72.8 kHzL 2.7 mH M1

Llk 38 mH M2 (= Ma)

Gvc s Ybase

0.5041 s4.44 106------------------------- 1+

s202.3 103---------------------------- 1+ s

1643------------ 1+

----------------------------------------------------------------------=

VgN------ Vo–

L------------------------

Vo L

-----------

Gc kpkis----+=

Gc 18.5 302.5ks

----------------+=

Up s

Upi s

Ui s

kis----

kp

Error(s) +

+

Up s kperror s =

Up z kperror z =

Up k kperror k =

Ui s kis----error s =

s 2Ts-----=

1 z 1––

1 z 1–+ ---------------------

Ui z kiTs

2--------- 1 z 1–+

1 z 1–– ---------------------error z =

Ui z Ui z z 1––kiTs

2---------error z

kiTs2

---------error z z 1–+=


AN2388
上式の逆 z 変換により式 64 が得られます。
式 64:

従って、デジタル PI 補償器の出力は式 63 と式 64 の加算により、式 65 として与えられます。

式 65:

1 つの乗算命令 (Up の計算用 )、2 つの MAC 命令、 1 つの加算 ( 要素の加算用 ) を使って、式 65 の差分方程式を dsPIC® DSC に実装します。式 62 では、kp = 18.5です。この値を固定小数点プロセッサにデジタル値と

して実装するため、±32 のレンジを持つ Q6.10 数値フォーマットを選択します。積分コントローラの場合、実装する有効値は式 64 により kiTs/2 であり、その値は2.074 です。kiTs/2 を表現するために、Q3.13 固定小数点数フォーマット ( ダイナミックレンジ = ±4) を使います。式 66 により得られたシステムの開ループ伝達関数の周波数応答グラフを図 25 に示します。

式 66:

式 66 では、Gfilter は出力電圧検出フィルタの周波数成分と同じです ( 式 6 参照 )。図 25 に示すループゲインまたは開ループ伝達関数(GOLTF(s)) のボード線図から、全ての設計目標が満たされている事が分かります。

図 25: GOLTF(s)のボード線図

Ui k Ui k 1– kiTs

2---------error k

kiTs2

---------error k 1– + +=

UPI k kperror k Ui k 1– kiTs

2---------error k + +=

kiTs2

---------error k 1– +

GOLTF GcGvcGfilterYbase=


AN2388

ファームウェアの実装

以下では、ファームウェアの設計と実装に関連する全ての側面を説明します。主な内容は以下の通りです。

• リアルタイム制御用に使う dsPIC DSC• 主な割り込みサービスルーチン (ISR)• デジタル制御の実装に使う dsPIC DSC リソース

• 効率向上のためのテクニック

dsPIC33EP「GS」ファミリデバイスの特長

本リファレンスデザインでは、ピーク電流制御式 ZVSFB コンバータのリアルタイム実装のために dsPIC DSCの dsPIC33EP「GS」ファミリから dsPIC33EP64GS504デジタルシグナルコントローラを使います。本ファミリのデジタルシグナルコントローラは高分解能 PWM、高速 12 ビット ADC、高速 12 ビット DAC ( アナログコンパレータと併用 ) を備え、デジタル電力変換アプリケーション向けに適です。デジタルスロープ補償で適性能を達成するには、高速な実行と、高速 / 高分解能 ADCおよびアナログコンパレータが重要な要件となります。dsPIC33EP「GS」ファミリのデバイスは、これらの要件を全て満たします。以下の特長がデジタルスロープ補償の実装を可能にします。

• 高速なソフトウェア実行速度

- DSP エンジンによる 70 MIPS - 代替ワーキングレジスタセット

• 低レイテンシの A/D 変換

- 12 ビット、3.25 Msps ( 約 300 ns の変換時間 )- 早期割り込み生成

- 4x 専用 SAR ADC コア 1x 共有 SAR ADC コア

• 高速アナログコンパレータ

- 応答時間が 15 ns の 12 ビット ADC

高クロック周波数 (70 MIPS) と低レイテンシ ADC に加え、代替ワーキングレジスタと ADC の早期割り込み生成機能が高速な実行を可能にします。以下では、これら 2 つの機能について説明します。

代替ワーキングレジスタ

dsPIC33EPXXGS50X ファミリデバイスは、2 セットの代替ワーキングレジスタ ( 既定値セットとは別のコンテクスト)を追加で備えています。これらの代替ワーキングレジスタセット ( コンテクスト 1 (CTXT1)、コンテクスト 2 (CTXT2) と呼ぶ ) には、任意の割り込み優先度 (IPL) を割り当てる事ができます。

コンフィグレーションビットの設定により、例えばCTXT1 に IPL7 を割り当て、CTXT2 に IPL5 を割り当てる事ができます。これにより、IPL7 と IPL5 の ISRソフトウェアを実行する前 / 後でコンテクストを退避/ 復元する必要がなくなります。IPL7 の ISR が呼び出された時、デバイスハードウェアは自動的に CTXT1に対応する代替ワーキングレジスタセットへ切り換えます。同様に、IPL5 の ISR が呼び出された時、デバイスハードウェアは自動的に CTXT2 に対応する代替ワーキングレジスタセットへ切り換えます。詳細は『dsPIC33/PIC24 ファミリリファレンスマニュアル、dsPIC33E 拡張 CPU』 (DS70005182) を参照してください。

早期割り込み生成

ADC コアは、変換開始トリガから変換が終了するまでに一定の時間を要します。通常、各変換の終了時に ADCISR が呼び出されますが、この ISR に移行する前に約13 TCY の時間がかかります。dsPIC33EPXXGS50X ファミリでは、ADC が変換を完了する前に ADC ISR への移行を制御する事により、割り込み移行レイテンシをほぼ完全に覆い隠す事ができます。この機能は、変換プロセス中にサンプリングされる値とは無関係なタスクを実行する場合に特に役立ちます。


AN2388
デバイスリソースとソフトウェアアーキテクチャ
表 3に、dsPIC33EP64GS504向けに使う全てのリソースを示します。

表 3: デバイスリソース

概要デバイスリソース

プログラムメモリ (コンパイラ適化なし ) 4716バイト (11%)データメモリ 208バイト (3%)MIPS使用率 20 MIPS (28.5%)

通信用 ISRを含まず

PWMモジュール (3ペア ) PWM1H/1L - フルブリッジ Q1-Q2 MOSFETPWM2H/2L - フルブリッジ Q3-Q4 MOSFETPWM3H/3L - 同期整流回路 (Q5-Q6、Q7-Q8)

ADCモジュール AN0 - ライン電流フィードバックAN1 - 出力電圧フィードバックAN3 - センタータップ電圧フィードバックAN4 - リモート電圧フィードバック ( 1)

AN10 - 負荷分散リファレンス ( 1)

AN11 - 負荷分散フィードバック ( 1)

アナログコンパレータ CMP3C - ピーク電流制御向けライン電流CMP2D - 出力電圧フォルト

GPIO RC5、RC6 - 並列同期 MOSFETの有効化 /無効化 RC3 - ファン制御RB3 - デバッグ向け DACOUTRC8 - フォルト表示 LED向け I/O RC7 - 温度フォルト入力

UART1 PFC段との通信 :RC11 - U1TXRC12 - U1RX

UART2 外部通信 :RC0 - U2RXRC13 - U2TX

I2C 外部通信 : ( 1)

RB6 - SCLRB7 - SDARC4、RB5

プログラミング /デバッグ PGEC3/PGED3Note 1: ソフトウェアには実装していません。


AN2388
ソフトウェア実装の概要を図 26 に示します。図が示す通り、全部で 5 つの主要 ISR を使ってコンバータを制御します。PFC 通信および外部通信向け UART ISR
は図 26 に示していません。図 26 内の主要 ISR の概要と優先度を表 4 に示します。図 27 に、全ての ISR のソフトウェア実行タイミングを示します。

図 26: ソフトウェアの概要

表 4: 主要 ISR の概要と優先度

ISR 名優先度実行レート概要

_ADCAN0INTERRUPT() 7 146 KHZ スロープ補償と CMPDACのロード

_PWM3INTERRUPT() 6 73 KHZ PWM1フォルトの有効化と PWM2フォルトの無効化

_PWMSPEVENTMATCHINTERRUPT() 6 73 KHZ PWM2フォルトの有効化と PWM1フォルトの無効化

_ADCAN1INTERRUPT() 5 73 KHZ スロープ補償パラメータの計算、電圧補償器、デッドタイム調整ソフトウェア

_T1INTERRUPT() 4 20 KHZ ステートマシンおよびフォルト保護ソフトウェア

Voltage Loop (AN1 ISR)• Measure Vo and Vin• Calculate d and d' for

Digital Slope Compensation• Execute Voltage

Compensator• Fast Exit from Dead-Time

Adjustment during Loading Transient

• Fast Current Protection

Fault Change (SEVTCMP and PWM3 ISRs)• Beginning of PWM Period:

- Disable PWM2 Fault - Enable PWM1 Fault

• Beginning of Half Period:- Disable PWM1 Fault - Enable PWM2 Fault

• Maximize CMPDAC at the Beginning of Every Half-Cycle

Slope Compensation (AN0 ISR)• Measure Valley Current• Executive Digital Slope

Compensation Limit Check and Loading of DAC and Analog Comparator

• Trigger AN3 Center Tap Voltage Sensing

• Fast Current Protection Logic Counter

• Average Current calculation

State Machine and Protection (Timer1 ISR)• Soft Start• Overload Protection• Input and Output Voltage

Fault Protection• Fault LED Logic• Light Load Detection and

Trigger Dead-Time Adjustment

Initializations• Oscillators• I/O Ports• ADC• PWM• Comparator• Timer• UART

Main Loop

Start Commandfrom PFC?


AN2388
_ADCAN0Interrupt() スロープ補償ループ (ADCAN0 ISR) は、各インダクタ電流サイクルの開始時に実行する必要があります。従って、ADCAN0 ISR は PWM 信号の各半サイクルの開始時に実装する必要があります。このループは式 21を実装し、サイクルごとのピーク電流制御のためにコンパレータ DAC を更新します。AN0 ISR は、AN0 チャンネルの変換終了 (EOC) 後にトリガされます。AN0チャンネルの変換開始は、PWM1 ジェネレータのTRIG1 レジスタと STRIG1 レジスタによって設定されるトリガの論理和によってトリガされます。この論理和演算は、PWM1 ジェネレータのデュアルトリガモードビット (DTM) をセットする事で有効になります。代替ワーキングレジスタを使って高速化した場合、スロープ補償計算は、ISR への移行からコンパレータDAC の更新までに約 300 ns を要します。代替ワーキングレジスタを使わない場合、この時間は約 425 ns に増加します。従って、代替ワーキングレジスタを使う事で速度は 30% 向上します。
_PWM3Interrupt() と _PWMSpEventMatchInterrupt()1 つのコンパレータを使って、トランス電流サイクルの正の半周期と負の半周期の両方のピーク電流を検出します。従って、正極性と負極性のピーク電流検出に対して同じフォルト信号源を使います。このため、PWM2フォルトは正の半サイクル中にマスクされ (PWM3ISR)、PWM1 フォルトは負の半サイクル中にマスクされます (SEVTCMP ISR)。これらのフォルトマスキングISR は、PWM の各半サイクルでスロープ補償 ISR の前に実装する必要があります。PWM3 ISR は TRIG3 レジスタで設定された値によってトリガされ、特殊イベントトリガ ISR は SEVTCMP レジスタで設定された値によってトリガされます。フォルトの再マッピングとは別に、これらの割り込みは、各インダクタ電流サイクルの開始時に、ピーク電流補償器の DAC をリリースする (DAC を大値に設定する ) タスクも実行します。これは、現在のサイクルのピーク電流値がまだ計算中である時に、前回のピーク電流リファレンスによるピーク電流検出を防ぐために必要です。フォルトおよびDAC管理 ISRは、それぞれ実行に約280 nsを要します。

_ADCAN1Interrupt()スロープパラメータ (d と d') は電圧補償器の実行と一緒に計測された入力および出力電圧によって決まり、その計算は AN1 ISR 内で実行されます。電圧補償器の出力は、未補償のピーク電流リファレンスです。AN1ISR は、SEVTCMP ISR と AN0 ISR の両方が実行を完了した後、負のサイクル中にトリガされます。以上の通り、5 つの高優先度 ISR ( 優先度 5 以上 ) がオーバーラップする事なく実行されます。スロープパラメータとピーク電流リファレンスは AN1 ISR 内で計算され、次の PWM サイクルのスロープ補償アルゴリズムの実行用に使われます。従って、スロープパラメータとピーク電流リファレンスは、次の PWM サイクルの正 / 負両方の電流サイクルで使われます。AN1 チャンネルの変換トリガは、PWM2 ジェネレータの TRIG2 レジスタによって設定されます。

AN1 ISR は以下も実装します :• 高速電流保護 : 検出した電流が 2 インダクタ電流サ

イクル間に絶対大値を越えたかどうか判定し、大値を超えた場合は全ての MOSFET をターンオフします。

• デッドタイム調整の終了 : 軽負荷時は、効率を向上させるために、フルブリッジの各レッグの相補MOSFET の間に挿入するデッドタイムを大きくします (「デッドタイム調整」参照 )。しかし、負荷が突然変化した場合、可能な限り速やかにデッドタイム調整を中止して通常のデッドタイムに戻す事で、有効デューティサイクルを大化する事を推奨します。デッドタイム調整を速やかに終了させるためのソフトウェアは、AN1 ISR 内で実行します。

代替ワーキングレジスタを使ってハードウェアで高速化した場合、AN1 ISR の実行には 1.7 ms を要します。代替ワーキングレジスタを使わない場合、この実行には約 2.2 ms を要します。

_T1Interrupt()Timer1 ISR はソフトスタート、ステートマシン、フォルト管理ソフトウェアを実装します。

フォルト管理ソフトウェアは過負荷、入力低電圧 / 過電圧、出力低電圧 / 過電圧に対する保護を提供します。この ISR は、LED フォルト表示ロジックも実装します。フォルト表示ロジックは、インジケータ LED (RC8 ピンに接続 ) の点滅回数によってフォルトのタイプを示します(表5参照)。LEDの1回の点灯時間は250 msです。

表 5: システムフォルト

Timer1 ISR は、軽負荷時にデッドタイムを低減するためのデッドタイム調整モードへの移行も実装します。軽負荷時のデッドタイム調整モードへの移行は緊急を要さないため、Timer1 ISR 内で実装されます。

図 27 に、重要 ISR の相対的な実行タイミングを示します。この図から、スロープ補償ループ、フォルト管理、電圧補償器ループは可能な限り高速に実行する必要がある事が分かります。善の性能を達成するため、実行時間が重視される ISR は全てアセンブリ言語で書きます。実行時間を重視する必要がない Timer1 ISR は、C 言語で書きます。

フォルト表示 LED 点滅回数

過負荷 1入力過電圧 2入力低電圧 3出力過電圧 4出力低電圧 5過電流点灯状態にラッチ


AN2388
図 27: 重要 ISR のソフトウェア実行タイミング
効率向上のためのテクニック

以下では、コンバータの効率を向上させるためにソフトウェアで実装可能なテクニックについて説明します。軽負荷時の効率は、デッドタイム調整とバーストモードを使って向上させる事ができます。中および高負荷時の効率は、同期整流器オーバーラップテクニックを使って向上させる事ができます。

デッドタイム調整

ZVS FB コンバータでは、負荷電流が小さいと共振インダクタンス (Llk)に蓄えられるエネルギ量が減少します。このため、フルブリッジの各レッグのハイサイドスイッチとローサイドスイッチの間のデッドタイムは、負荷電流の減少に応じて増加させる事を推奨します。これにより、共振遷移のための時間を拡大できます。一次側 MOSFET 向けデッドタイム調整の標準的な実装を図 28 に示します。この標準的な方式はソフトウェアで実装できますが、簡素化のため、実際には 2 つの固定値の間で切り換える方式でデッドタイム調整を実装します ( 図 29 参照 )。ソフトウェアでは、検出したCT 電流に応じて、各レッグ内の MOSFET ( レッグ 1 Q1-Q2 とレッグ 2 Q3-Q4) の間のデッドタイムを520 ns と 1250 ns の間で切り換えます。デッドタイムの公称値は 520 ns です。負荷電流が 10% を下回ると、デッドタイムは 1250 ns に切り換わります。デッドタイム調整モードを終了する際は、10% のヒステリシスを適用します ( 図 29 参照 )。

図 28: 標準的なデッドタイム調整

図 29: 実際に実装したデッドタイム調整

STR

IG1

TRIG

3

TRIG

1

EOC

TRIG

2EO

C

EOC

Timer1 ISR

PWM1H

SEVT

CMP

PWM3ISR

ADCAN0ISR

SEVTCMPISR

ADCAN0ISR

ADCAN1ISR

Dead Time

520 ns

1250 ns

10% % Load

10% Load 20% Load

1250 ns

520 ns


AN2388
軽負荷条件 ( デッドタイム = 1250 ns) 中にコンバータの負荷が急激に増加した場合、ソフトウェアはデッドタイム調整モードを速やかに終了する事で大デューティサイクルの達成を可能にする必要があります。このため、デッドタイム調整モードを終了するためのソフトウェアは ADCAN1 ISR に組み込まれ、各 PWM サイクルで 1 回実行されます。デッドタイム調整モードへの移行 ( 大負荷から軽負荷への移行 ) は、モードの
終了時より大幅に低レートで実行できる ( タイムクリティカルではない ) ため、Timer1 ISR に組み込まれます。デッドタイム調整モードの切り換え時の波形を図 30 に示します。この図から、負荷電流が 10% を下回るとデッドタイム調整ソフトウェアが Q1 と Q2 の間および Q3 と Q4 の間のデッドタイムを増加させている事が分かります。

図 30: 軽負荷時のデッドタイム調整

Q3

Q1

Q5-Q6

Q2

Q7-Q8

t4t1 t2 t3

10% Load

High Dead Timeat Light Load

t

= Dead Time

Q4

i'cmp

iL

Phase Q1-Q2

Phase Q3-Q4


AN2388
同期整流器のオーバーラップ
中および高負荷時の効率を向上させるためによく使われるテクニックとして、フリーホイール期間中 ( 図 4内の t2および t4期間中 )に同期整流回路の導通時間をオーバーラップさせる方法があります。本リファレンスデザインでは、高効率化のために、センタータップに接続した同期整流回路の各レッグは並列の 2 つのMOSFET を備えています。従って、中および高負荷時

に 2 つのレッグの間をオーバーラップさせる事により、4 つの MOSFET が並列になります。これによりRdsON が大幅に減少し、結果として効率が大きく向上します。オーバーラップ中のスイッチング波形を図 31に示します。この図から、負荷電流が増加すると icmpも増加し、同期整流回路はフリーホイール期間中にオーバーラップする事が分かります。

図 31: 大負荷時の同期 FET のオーバーラップ

Q4

Q1

Q2

t4t1 t2 t3

Phase Q1-Q2

Phase Q3-Q4

iL

i'cmp

Q5-Q6

Q7-Q8

Sync Rectifier Overlap

Heavy LoadLight Load

t

Q3

= Dead Time


AN2388
同期オーバーラップを達成するには、同期 MOSFETに駆動信号を提供する PWM ジェネレータを以下の通りに設定する必要があります。
1. PWMx を独立モードに設定します。このモードでは、PWMxH および PWMxL デューティサイクルは DTRx および ALTDTRx レジスタによって別々に制御されます。また、PWMxH および PWMxLの位相は、PHASEx および SPHASEx レジスタによって別々に制御されます。

2. SPHASEx は、PHASEx から 180° 位相がシフトするよう設定します。

3. FCLCONx レジスタ内の各フォルトモードビットを設定します。これは、PWMxH のフォルト制御を FCLCONx レジスタの CLTSRC<4:0> ビットに渡し、PWMxL を FCLCONx レジスタのFLTSRC<4:0> ビットに渡します。また、フォルト中の PWMxH の状態は FLTDAT1 ビット(IOCONx<5>) の値によって制御され、フォルト中のPWMxLの状態はFLTDAT0ビット(IOCONx<4>)の値によって制御されます。

4. FLTDAT<1:0> ビット (IOCON<5:4>) を「0b11」に設定します。この設定により、フォルトのイベント中に PWMxH と PWMxL の両方が HIGH に遷移します。

5. 図31が示す通り、Q5-Q6 MOSFETはQ4 (PWM2L)の立ち上がりエッジと一緒にターンオンし、Q7-Q8 MOSFETはQ2 (PWM1L)の立ち上がりエッジと一緒にターンオンする必要があります。すなわち、Q2 と Q4 の立ち上がりエッジをそれぞれ Q5と Q6 のフォルト信号源として設定する必要があります。

6. Q2 は PWM1L により駆動され、Q4 は PWM2L により駆動されます。PWM2L は割り当て変更可能ピン (RP) と多重化されているため、そのピンを入力ピンとして設定し、PWMxH 向けフォルト信号源として割り当てる事ができます。しかし、dsPIC33EP64GS504 では、PWM1L は割り当て変更可能ピンと多重化されていないため、この PWMを PWMxL 向けフォルト信号源として選択するには、以下の 2 通りの方法が使えます。

a) PWM4 を PWM1 の設定 ( フォルトを含む )と同様に設定します。PWM4 ピンは、デバイスの任意の割り当て変更可能ピンに割り当て変更できます。従って、PWM4L を任意の (未使用の )割り当て変更可能ピン (出力ポートとして設定 ) に割り当て、この割り当て変更可能ピンを外部で他の割り当て変更可能ピン ( 入力ポートして設定 ) に接続し、そのピンを PWMxL 向けのフォルト信号源として設定できます。

b) PWM4 ジェネレータを Q1-Q2 向けに選択し、割り当て変更可能ピンと多重化されているピンをPWM4HおよびPWM4L向けに選択します。

バーストモード

負荷が非常に小さい時、コンバータは不連続導通モードに移行します。このモード中に同期 MOSFET は完全にターンオフし、MOSFET のボディダイオードだけが導通可能となります ( ダイオードエミュレーションモード )。その結果、トランスの二次側の循環電流は

小となり、効率が向上します。負荷が非常に小さい場合、MOSFET のスイッチング損失は、負荷が要求する電力と同等になります。そのような条件では、フルブリッジ ( および同期整流回路 ) の MOSFET を複数サイクルの間完全にターンオフする事を推奨します。その間は、出力コンデンサバンクが負荷をサポートします。複数 PWM サイクルの後に、MOSFET を再びターンオンして出力コンデンサバンクを充電します。入力電力が短時間のバースト中にのみ印加され、コンバータはほとんどの時間で基本的にターンオフするため、このテクニックは「バーストモード」とも呼ばれます。このテクニックでは、偶数インダクタ電流サイクル後に MOSFET を再起動する事により、トランスの磁束平衡を確保する必要があります。コントローラが負荷電流の正確なフィードバックを備えていれば、ダイオードモードおよびバーストモードテクニックは容易に実装できます。これは、負荷電流にシャントを接続する事により可能です。シャントの両端電圧をフィルタ処理後に増幅し、dsPIC DSC にフィードバックします。

本リファレンスデザインでは、効率を向上させるために以下のテクニックを実装しています。

1. デッドタイム調整 (「デッドタイム調整」内の図 29 と図 30 参照 ) による軽負荷時の効率向上

2. 各レッグの 2 つの同期 MOSFET の並列化による高負荷時の効率向上

3. 同期MOSFETの各ペアで 1つのMOSFETをターンオフする事による低負荷 (< 10 %)時の効率向上


AN2388

補遺 A: デザインパッケージ

本リファレンスデザインの完全なデザインパッケージは、1つの zipファイルに収めて提供しています。このファイルはMicrochip社ウェブサイト(www.microchip.com)から入手できます。

A.1 デザインパッケージの内容

このパッケージの内容は以下の通りです。

• リファレンスデザイン回路図

• 部品表 (BOM)• ハードウェア設計用ガーバーファイル

• ソースコード

• ハードウェア設計用レイアウトファイル

• デモの説明書

• MATLAB® モデル


AN2388

補遺 B: 電気的仕様と動作波形

以下には、750 W DC/DC コンバータの電気的仕様に関する情報と、ハードウェアからキャプチャした波形を記載しています。

B.1 電気的仕様表 B-1 に、本 DC/DC コンバータの主要な電気的仕様を示します。

表 B-1: DC/DCコンバータの電気的仕様

図 B-1: 750 W DC/DC コンバータの負荷 (%) に対する効率のグラフ

B.2 動作波形

図 B-2 に、入力に 400 V を印加し、出力に 750 W の負荷を接続した場合の、起動時の出力電圧波形を示します。この波形から、ソフトスタートルーチンによって電圧リファレンスがなだらかにランプアップし、それに出力電圧が追従している事が分かります。

図 B-2: 起動波形

パラメータ概要 Min Typ Max 単位コメント

VIN DC入力電圧 380 400 410 VVO DC出力電圧 11.88 12 12.12 V ±1%PO 出力電力 — 750 — WIO 出力電流 — 62.5 71 A コンバータ効率 — 95.4 96 % ピーク効率

FSW スイッチング周波数 — 72.84 — KHZ

% E

ffici

ency

% Load


AN2388
図 B-2 では、ソフトスタート中もその後も、出力電圧にアンダーシュートやオーバーシュートは発生していません。また、出力電圧はランプアップを始める前に少し立ち上がっています。この立ち上がりは、本コンバータが固定されたピーク電流リファレンスを使って開ループで動作を開始するために生じます。この期間中は、入力電圧がトランスの一次側巻き線に印加され、瞬時に出力コンデンサが充電されます。このため、出力電圧は、閉ループ制御によるソフトスタートルーチンが有効になる前に立ち上がります。図 B-3 に、デジタルスロープ補償を適用しない場合の検出電流波形を示します。この場合、電圧補償器の出力は直接スケーリングされてアナログコンパレータの 12 ビット DAC に入力されます。図には、低調波振動が明らかに見られ、定常電流波形は一様ではありません。
図 B-3: スロープ補償を適用しない場合の検出電流 (t1 および t3 でのインダクタ電流 )

図 B-4 に、電圧補償器出力にデジタルスロープ補償アルゴリズムを適用した場合の検出電流波形を示します。図 B-4 の有効デューティサイクルは約 80% である事に注目してください。以上の結果から、デジタルスロープ補償アルゴリズムによってデューティサイクルが50%を越える場合の低調波振動が効果的に抑えられ、一様な定常電流波形が得られる事が分かります。

図 B-4: デジタルスロープ補償を適用した場合の検出電流 (t1 および t3 でのインダクタ電流 )

図 B-5に、負荷設定が 15%→ 75%→ 15%と変化する場合のコンバータ出力電圧の過渡応答を示します (100 Hzのレートで 1 A/μs のスルーレート )。検出電流と負荷電流も図に示しています。

図 B-5: 負荷過渡応答 (15% → 75% → 15%、1 A/µs、100 Hz)


AN2388
図 B-6 に、15% → 75% の負荷変化部を拡大して示します。この図には、負荷過渡時のセトリングタイムとピークアンダーシュートも示しています。
図 B-6: 負荷過渡応答 (15% → 75%) - 1% 以内へのセトリングタイムを表示

図 B-7 に、75% → 15% の負荷変化部を拡大して示します。この図には、負荷過渡時のセトリングタイムとピークアンダーシュートも示しています。

図 B-7: 負荷過渡応答 (75% → 15%) - 1% 以内へのセトリングタイムを表示

図 B-6 と図 B-7 から、負荷過渡中であっても電流波形に低調波が生じない事が分かります。

図 B-8 に、負荷が 10% → 75% → 10% と変化した場合の過渡応答を示します (100 Hz のレートで 1 A/μsのスルーレート )。

図 B-8: 負荷過渡応答 (10% → 75% → 10%、1 A/µs、100 Hz)

図 B-9 に、50% 負荷における Q1 MOSFET のドレイン -ソース間電圧 (VDS)とゲート -ソース間電圧 (VGS)を示します。この図は、t1 期間 ( 図 4 参照 ) の開始時の ZVS ターンオンも示しています。

図 B-9: Q1 MOSFET の ZVS ターンオン(50% 負荷 )

図 B-10 に、50% 負荷における Q2 MOSFET のドレイン -ソース間電圧 (VDS)とゲート -ソース間電圧 (VGS)を示します。この図は、t2 期間 ( 図 4 参照 ) の開始時の ZVS ターンオンも示しています。

図 B-10: Q2 MOSFET の ZVS ターンオン (50% 負荷 )


AN2388
数学モデル ( 式 66) が予測した周波数応答グラフと、周波数応答アナライザを使ってハードウェアでキャプチャした結果の比較を図 B-11 に示します。図が示す通り、ハードウェアの応答はモデルの予測によく一致しています。
図 B-11: 周波数応答 - GOLTF(s)

赤:ハードウェア青:モデル予測


AN2388

補遺 C: 安全上の注意事項

安全上の問題を防ぐため、以下に記載する注意事項と操作指示を順守してください。疑問がある場合、製造者までお問い合わせください。

警告 - 本リファレンスデザインは常に接地 ( アース、グランド接続 ) する必要があります。

警告 - 本リファレンスデザインの設置 / 運用 / サービス / 改造は、感電の危険性を熟知すると共に説明書の内容を理解した有資格者が実施してください。ユーザによるサービス作業または改造は全てユーザの責任であり、全ての保証は無効です。

警告 - 入力電源電圧が印加されているかどうかに関係なく、出力端子は入力 AC 主電源 ( グランドに対して

大 410 V) に接続される可能性があります。これらの端子は、装置の動作中のみならず装置を電源から切り離した後も暫くの間電圧を保持します。この間に端子に触れたりカバーを外したりしないでください。

C.1 一般的注意事項

• 本リファレンスデザインは評価および開発を目的として設計されており、IEC 61010-1:2001 が定義する通常の研究室環境で運用する必要があります。

• 清掃には乾いた布を使ってください。

• 本リファレンスデザインは、ベンチ上に水平に置いて動作させ、動作中は移動させないでください。

• 本リファレンスデザインは、同梱のカバーを所定の位置に完全に固定した状態で運用していください。

• 装置に何らかの損傷がある場合、本リファレンスデザインの接続を切り離し、運用しないでください。


AN2388

参考資料

1. United States Patent 9,379,621, Kalyanaraman, et al.June 28, 2016

2. F. Dong Tan and R.D.Middlebrook, “Unified and Measurements of Current-Programmed Converters”, Proc. of the PESC’93, pp. 380-387.

3. V. Vlatkovic, J. A. Sabate, R. B. Ridley, F. C. Lee and B. H. Cho, “Small-Signal Analysis of the Phase-Shifted PWM Converter” in “IEEE Transactions on Power Electronics Eduction”, vol. 7, no. 1, pp. 128-135, Jan 1992, doi:10.1109/63.124585.

4. F.J.Azcondo, Ch. Branas, R. Casanueva, and Dragan Maksimovic, “Approaches to Modeling Converters with Current Programmed Control”, “IEEE Transactions on Power Electronics Education”, June 2005, pp. 98-104


AN2388
NOTE:


本書に記載されているデバイスアプリケーション等に関する

情報は、ユーザの便宜のためにのみ提供されているものであ

り、更新によって無効とされる事があります。お客様のアプ

リケーションが仕様を満たす事を保証する責任は、お客様に

あります。Microchip 社は、明示的、暗黙的、書面、口頭、法

定のいずれであるかを問わず、本書に記載されている情報に

関して、状態、品質、性能、商品性、特定目的への適合性を

はじめとする、いかなる類の表明も保証も行いません。

Microchip 社は、本書の情報およびその使用に起因する一切の

責任を否認します。Microchip 社の明示的な書面による承認な

しに、生命維持装置あるいは生命安全用途に Microchip 社の製

品を使用する事は全て購入者のリスクとし、また購入者はこ

れによって発生したあらゆる損害、クレーム、訴訟、費用に

関して、Microchip 社は擁護され、免責され、損害をうけない

事に同意するものとします。暗黙的あるいは明示的を問わず、

Microchip社が知的財産権を保有しているライセンスは一切譲

渡されません。

商標

Microchip 社の名称と Microchip ロゴ、dsPIC、FlashFlex、KEELOQ、KEELOQ ロゴ、MPLAB、PIC、PICmicro、PICSTART、PIC32 ロゴ、rfPIC、SST、SST ロゴ、SuperFlash、UNI/O は、

米国およびその他の国における Microchip TechnologyIncorporated の登録商標です。

FilterLab、Hampshire、HI-TECH C、Linear Active Thermistor、MTP、SEEVAL、Embedded Control Solutions Company は、

米国における Microchip Technology Incorporated の登録商標

です。

Silicon Storage Technologyは、その他の国におけるMicrochipTechnology Incorporated の登録商標です。

Analog-for-the-Digital Age、Application Maestro、BodyCom、

chipKIT、chipKIT ロゴ、CodeGuard、dsPICDEM、dsPICDEM.net、dsPICworks、dsSPEAK、ECAN、ECONOMONITOR、FanSense、HI-TIDE、In-Circuit Serial Programming、ICSP、Mindi、MiWi、MPASM、MPF、MPLAB 認証ロゴ、MPLIB、MPLINK、mTouch、Omniscient Code Generation、PICC、PICC-18、PICDEM、

PICDEM.net、PICkit、PICtail、REAL ICE、rfLAB、Select Mode、SQI、Serial Quad I/O、Total Endurance、TSHARC、UniWinDriver、WiperLock、ZENA、Z-Scale は、米国およびその他の国におけ

る Microchip Technology Incorporatedの登録商標です。

SQTP は、米国における Microchip Technology Incorporatedのサービスマークです。

GestICとULPPは、その他の国におけるMicrochip TechnologyGermany II GmbH & Co. & KG (Microchip TechnologyIncorporated の子会社 ) の登録商標です。

その他、本書に記載されている商標は各社に帰属します。

©2013, Microchip Technology Incorporated, Printed in theU.S.A., All Rights Reserved.

ISBN: 978-1-5224-2341-6

Microchip 社製デバイスのコード保護機能に関して次の点にご注意ください。

• Microchip 社製品は、該当する Microchip 社データシートに記載の仕様を満たしています。

• Microchip 社では、通常の条件ならびに仕様に従って使用した場合、Microchip 社製品のセキュリティレベルは、現在市場に流

通している同種製品の中でも最も高度であると考えています。

• しかし、コード保護機能を解除するための不正かつ違法な方法が存在する事もまた事実です。弊社の理解ではこうした手法は、

Microchip 社データシートにある動作仕様書以外の方法で Microchip 社製品を使用する事になります。このような行為は知的所

有権の侵害に該当する可能性が非常に高いと言えます。

• Microchip 社は、コードの保全性に懸念を抱くお客様と連携し、対応策に取り組んでいきます。

• Microchip 社を含む全ての半導体メーカーで、自社のコードのセキュリティを完全に保証できる企業はありません。コード保護

機能とは、Microchip 社が製品を「解読不能」として保証するものではありません。

コード保護機能は常に進歩しています。Microchip 社では、常に製品のコード保護機能の改善に取り組んでいます。Microchip 社

のコード保護機能の侵害は、デジタルミレニアム著作権法に違反します。そのような行為によってソフトウェアまたはその他の著

Microchip 社では、Chandler および Tempe ( アリゾナ州 )、Gresham( オレゴン州 ) の本部、設計部およびウェハー製造工場そしてカリフォルニア州とインドのデザインセンターが ISO/TS-16949:2009 認証を取得しています。Microchip 社の品質システムプロセスおよび手順は、PIC® MCU および dsPIC® DSC、KEELOQ® コードホッピングデバイス、シリアル EEPROM、マイクロペリフェラル、不揮発性メモリ、アナログ製品に採用されています。さらに、開発システムの設計と製造に関する Microchip 社の品質システムは ISO 9001:2000 認証を取得しています。

QUALITY MANAGEMENT SYSTEM CERTIFIED BY DNV

== ISO/TS 16949 ==


北米本社2355 West Chandler Blvd.Chandler, AZ 85224-6199Tel:480-792-7200 Fax:480-792-7277技術サポート : http://www.microchip.com/supportURL: www.microchip.com

アトランタDuluth, GA Tel:678-957-9614 Fax:678-957-1455

オースティン (TX)Tel:512-257-3370

ボストンWestborough, MA Tel:774-760-0087 Fax:774-760-0088

シカゴItasca, IL Tel:630-285-0071 Fax:630-285-0075

クリーブランドIndependence, OH Tel:216-447-0464

Fax:216-447-0643

ダラスAddison, TX Tel:972-818-7423 Fax:972-818-2924

デトロイトNovi, MI Tel:248-848-4000

ヒューストン (TX) Tel:281-894-5983

インディアナポリスNoblesville, IN Tel:317-773-8323Fax:317-773-5453

ロサンゼルスMission Viejo, CA Tel:949-462-9523 Fax:949-462-9608

ニューヨーク (NY) Tel:631-435-6000

サンノゼ (CA) Tel:408-735-9110

カナダ - トロントTel:905-673-0699 Fax:905-673-6509

アジア / 太平洋

アジア太平洋支社Suites 3707-14, 37th FloorTower 6, The GatewayHarbour City, KowloonHong KongTel:852-2943-5100Fax:852-2401-3431

オーストラリア - シドニーTel:61-2-9868-6733Fax:61-2-9868-6755

中国 - 北京Tel:86-10-8569-7000 Fax:86-10-8528-2104

中国 - 成都Tel:86-28-8665-5511Fax:86-28-8665-7889

中国 - 重慶Tel:86-23-8980-9588Fax:86-23-8980-9500

中国 - 東莞

Tel:86-769-8702-9880

中国 - 杭州Tel:86-571-8792-8115 Fax:86-571-8792-8116

中国 - 香港 SARTel:852-2943-5100 Fax:852-2401-3431

中国 - 南京Tel:86-25-8473-2460Fax:86-25-8473-2470

中国 - 青島Tel:86-532-8502-7355Fax:86-532-8502-7205

中国 - 上海Tel:86-21-5407-5533 Fax:86-21-5407-5066

中国 - 瀋陽Tel:86-24-2334-2829Fax:86-24-2334-2393

中国 - 深圳Tel:86-755-8864-2200 Fax:86-755-8203-1760

中国 - 武漢Tel:86-27-5980-5300Fax:86-27-5980-5118

中国 - 西安Tel:86-29-8833-7252Fax:86-29-8833-7256

アジア / 太平洋

中国 - 厦門Tel:86-592-2388138 Fax:86-592-2388130

中国 - 珠海Tel:86-756-3210040 Fax:86-756-3210049

インド - バンガロールTel:91-80-3090-4444 Fax:91-80-3090-4123

インド - ニューデリーTel:91-11-4160-8631Fax:91-11-4160-8632

インド - プネTel:91-20-3019-1500

日本 - 大阪Tel:81-6-6152-7160 Fax:81-6-6152-9310

日本 - 東京Tel:81-3-6880- 3770 Fax:81-3-6880-3771

韓国 - 大邱Tel:82-53-744-4301Fax:82-53-744-4302

韓国 - ソウルTel:82-2-554-7200Fax:82-2-558-5932 または 82-2-558-5934

マレーシア - クアラルンプールTel:60-3-6201-9857Fax:60-3-6201-9859

マレーシア - ペナンTel:60-4-227-8870Fax:60-4-227-4068

フィリピン - マニラTel:63-2-634-9065Fax:63-2-634-9069

シンガポールTel:65-6334-8870Fax:65-6334-8850

台湾 - 新竹Tel:886-3-5778-366Fax:886-3-5770-955

台湾 - 高雄Tel:886-7-213-7828

台湾 - 台北Tel:886-2-2508-8600 Fax:886-2-2508-0102

タイ - バンコクTel:66-2-694-1351Fax:66-2-694-1350

ヨーロッパ

オーストリア - ヴェルスTel:43-7242-2244-39

Fax:43-7242-2244-393

デンマーク - コペンハーゲンTel:45-4450-2828 Fax:45-4485-2829

フランス - パリTel:33-1-69-53-63-20 Fax:33-1-69-30-90-79

ドイツ - デュッセルドルフTel:49-2129-3766400

ドイツ - ミュンヘンTel:49-89-627-144-0 Fax:49-89-627-144-44

ドイツ - プフォルツハイムTel:49-7231-424750

イタリア - ミラノ Tel:39-0331-742611 Fax:39-0331-466781

イタリア - ベニスTel:39-049-7625286

オランダ - ドリューネンTel:31-416-690399 Fax:31-416-690340

ポーランド - ワルシャワTel:48-22-3325737

スペイン - マドリッドTel:34-91-708-08-90Fax:34-91-708-08-91

スウェーデン - ストックホルムTel:46-8-5090-4654

イギリス - ウォーキンガムTel:44-118-921-5800Fax:44-118-921-5820

各国の営業所とサービス

01/27/15

http://support.microchip.com

http://www.microchip.com

zvs fb app note - microchip...

Documents