Software Necesario:

Quartus Prime Lite 18.1 (64-bit) Web Edition

Proteus 8

PROCEDIMIENTO

EXPERIENCIA 1: (10 puntos)

Diseñe un circuito sumador de 2 números A y B de 8 bits cada uno en formato BCD, los cuales deberán mostrarlos en 3 displays hasta un máximo de 198, este circuito de simulación deberá hacerlo en Proteus. Así mismo, deberá describir el código en VHDL de manera estructural hasta las salidas en BCD, sin considerar los decodificadores con salida a los displays.

A manera de referencia, se les muestra un circuito sumador/restador de 4 bits con una variable de selección X, que cuando X=0, el circuito suma; y cuando X=1 el circuito resta. Considerar que A ≥ B.

Cuando X = 0, se realiza la operación de suma (A=9 y B=3 A+B=12).

Cuando X = 1, se realiza la operación de resta en notación complemento a DOS. La condición es que A ≥ B.

(A=9 y B=3 A-B=06).

OBSERVACIÓN: El comparador 74LS85 se usa para comparar si el resultado de la operación es mayor que 9 y de ser afirmativo se debe sumar 6 para convertirlo en BCD.

La entrega debe contener:

a) (5.0 puntos) Circuito de simulación en Proteus y un pequeño video de funcionamiento.

b) (5.0 puntos) Descripción en VHDL de manera estructural.

· Archivo en word con el código VHDL usando librería (con un screenshot del código) y la librería de todos los componentes utilizados (package).

· El circuito generado por el RTL Viewer.

· Simulación que muestre el funcionamiento del circuito.

EXPERIENCIA 2: (10.0 puntos)

Para el circuito mostrado en la figura se pide:

a) (4.0 puntos) Completar el diseño del circuito con las señales de reloj (CLK1 y CLK2) usando el timer555. La señal de reloj CLK1 debe tener una frecuencia de 1Hz y la señal de reloj CLK2 debe tener una frecuencia de entre 10 y 100Hz.

b) (6.0 puntos) Describir el circuito en VHDL de forma estructural sin considerar las señales de reloj (timer555), estas señales serán implementadas por código VHDL y se deberá mostrar la cuenta en la simulación.

CLK2

CLK1

RS

UP/DW

La entrega debe contener:

· Archivo en word con el código VHDL usando librería (con un screenshot del código) y la librería de todos los componentes utilizados (package).

· El circuito generado por el RTL Viewer

· La simulación del Contador que muestre el funcionamiento del circuito.

CIRCUITO SUMADOR DE 8 BITS(VHDL)ABDECOS7447CODIGO BCDNO VHDLSI VHDL

CIRCUITO SUMADOR DE 8 BITS(VHDL)ABDECOS7447CODIGO BCDNO VHDLSI VHDL

D0

15

Q0

3

D1

1

Q1

2

D2

10

Q2

6

D3

9

Q3

7

RCO

13

CLK

14

E

4

D/U

5

PL

11

TC

12

U1

74LS190

A

7

QA

13

B

1

QB

12

C

2

QC

11

D

6

QD

10

BI/RBO

4

QE

9

RBI

5

QF

15

LT

3

QG

14

U2

74LS47

U1(CLK)

0

D0

15

Q0

3

D1

1

Q1

2

D2

10

Q2

6

D3

9

Q3

7

RCO

13

CLK

14

E

4

D/U

5

PL

11

TC

12

U3

74LS190

1A

2

1Y

4

1B

3

2A

5

2Y

7

2B

6

3A

11

3Y

9

3B

10

4A

14

4Y

12

4B

13

A/B

1

E

15

U5

74LS157

A

2

Y0

4

B

3

Y1

5

Y2

6

E

1

Y3

7

U6:A

74LS139

23456781

RP1

RESPACK-7

J

4

Q

15

CLK

1

K

16

Q

14

S

2

R

3

U4:A

74LS76

U4:A(CLK)

1