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Verificación de Hardware mediante Software: El Estándar 1149 y el Desarrollo en la PUCP de un EquipoAutomático de Pruebas.

Marcos Caldas Torres, Arturo Miguel de Priego<[email protected]>Grupo de Microelectrónica

Pontificia Universidad Católica del Perú

En este documento se presenta un sistema proyectado para la verificación remota y local de circuitosdigitales en tarjetas de circuitos impresos bajo la norma IEEE 1149.1 (Boundary-Scan Test). Aunque el sistemaaun se encuentra en desarrollo, los problemas de hardware prácticamente han sido superados casi totalmente,restando mucho trabajo por realizar en lo concerniente al software.

En la primera parte de este documento se revisa brevemente la técnica de verificación de circuitosusando boundary-scan. En la segunda parte se explican las características del sistema proyectado.Seguidamente, en la tercera parte se muestran las tarjetas construidas para realizar pruebas genéricas conboundary-scan, las cuales sirven también como tarjetas experimentales para el diseño con lógica programable. Acontinuación, en la cuarta parte de este documento, se explica el diseño y estado del software para el sistema.Finalmente se indican las conclusiones y trabajo futuro.

Este proyecto fue auspiciado en el año 2000 por la Dirección Académica de Investigación de laPontificia Universidad Católica del Perú.

INTRODUCCIÓN

En marzo de 1999 el Ing. Guil lermo Jaquenod, de Argentina, visitó la Universidad Católica y ofreció uncurso de diseño digital con lógica programable. El curso comprendió varios temas incluyendo tópicos deverificación de tarjetas de circuitos impresos mediante la técnica de boundary-scan. Antes de retornar a su país,Guill ermo redactó un proyecto para construir un sistema de pruebas automáticas con boundary-scan. En talproyecto se requería trabajar básicamente en el nivel del software, puesto que las arquitecturas de hardwarenecesarias para la verificación ya se encuentran incorporadas en la mayoría de los circuitos integradoscomerciales de hoy.

El proyecto fue presentado a la Dirección Académica de Investigación (DAI) de la Universidad Católicay fue aprobado en Septiembre de 1999, siendo responsable de su ejecución el Ing. Arturo Miguel de Priego. Eltrabajo se inició con Renato Carrero y Emili o Miranda, egresados de la especialidad de electrónica, quienesdiseñaron el software para soportar verificación remota vía Internet. En el verano del 2000 Carlos León, VíctorCordero, Jean Talledo y David Martín, estudiantes de 5to y 6to ciclo de la especialidad de electrónica, trabajaronsobre el hardware del boundary-scan, codificando programas en C y desarrollando un sistema didáctico para elaprendizaje de esta arquitectura. Los avances de los trabajos fueron presentados en el VI Workshop IBERCHIP,realizado en la ciudad de Sao Paulo, Brasil , del 16 al 18 de marzo del 2000.

Marcos Caldas, egresado de la especialidad de electrónica, continuó desarrollando el hardware ysoftware para el sistema de prueba automática. Los avances de este sistema se presentan en este artículo. En laprimera parte se revisa brevemente la técnica de verificación de circuitos usando boundary-scan. En la segundaparte se explican las características del sistema proyectado. Seguidamente, en la tercera parte se muestran lastarjetas construidas para realizar pruebas genéricas con boundary-scan, las cuales sirven también como tarjetasexperimentales para el diseño con lógica programable. A continuación, en la cuarta parte de este documento, seexplica el diseño y estado del software para el sistema. Finalmente se indican las conclusiones y trabajo futuro.

I. EL ESTÁNDAR 1149.1-1990

El Estándar IEEE 1149.1-1990 [1] fue producto del trabajo realizado por un grupo de compañíasinteresadas en resolver básicamente el problema del acceso físico a los pines de los circuitos integrados (IC)colocados sobre una tarjeta de circuitos impresos (PCB) [2]. Como las tarjetas de circuitos impresos crecen encomplejidad y densidad de componentes, debido a las constantes mejoras en las tecnologías de fabricación decircuitos integrados y de las mismas tarjetas, resultan también más difíciles de verificar, volviendo obsoletos losmétodos tradicionales de detección de fallas (como las puntas de prueba y los generadores de tramas). Por talesmotivos, se necesitan métodos más baratos y confiables para realizar pruebas de conectividad entre los circuitosintegrados montados sobre la tarjeta.

En 1980 el grupo JTAG (Join Test Action Group) comenzó a trabajar en una especificación para eldiagnóstico de PCBs mediante exploración de contorno (boundary-scan testing, BST) la misma que luego seestandarizó en 1990 con el nombre “ IEEE Std. 1149.1-1990 Test Access Port and Boundary-Scan Architecture”(Norma IEEE 1149.1-1990, Puerto de Acceso para Pruebas y Arquitectura de Exploración por el Contorno).Esta norma se conoce abreviadamente como BST, y también como JTAG, por el nombre del grupo creador.

La gran ventaja ofrecida por el Boundary-Scan radica en su poder para controlar y observar mediantesoftware los valores lógicos (‘0’ , ‘1’ ) en los pines de los circuitos impresos a través de una interfase sencill a decuatro líneas (bits), opcionalmente cinco. Con esta arquitectura es posible diagnosticar el estado de las pistas enla tarjeta (pistas abiertas, cortocircuitos, soldaduras frías), por ejemplo, forzando un pin de un circuito integradoa un valor dado y leyendo ese valor en un pin de un circuito integrado interconectado al anterior. Aun si algunoscircuitos impresos en el PCB no soportaran la norma, la verificación de la tarjeta puede hacerse parcialmente conesta técnica, con el beneficio de ahorro de tiempo y mano de obra.

La Arquitectura BST

La figura 1 [3] muestra la estructura básica de laarquitectura BST. El contorno de exploración (Boundary-scan) está formado por celdas (registro de desplazamientoy latches), cada una ligada a un pin y/o al sistema lógicointerno del chip (System Logic). El dato puede serdesplazado serialmente por el contorno de exploración ycapturado en los latches en los momentos indicados por elsoftware.

Para su implementación, esta arquitectura requierecomo mínimo de cuatro pines de interconexión (TCK,TMS, TDI, TDO), tres registros (de Contorno o Boundary,de Paso o Bypass y de Instrucciones) y un Controlador deAcceso al Puerto de Pruebas (Test Access Port Controller oTAP Controller). Además debe soportar por lo menos 3instrucciones: BYPASS (salto o paso de chip),SAMPLE/PRELOAD (muestreo / precarga) y EXTEST(fijación de un pin a un valor dado, con prioridad sobre elvalor lógico de la salida).

El fabricante del dispositivo con soporte para BSTdecide como armar la arquitectura, y la inclusión deregistros e instrucciones opcionales. La información sobrela arquitectura BST implementada en el dispositivo seprovee normalmente en archivos BSDL (Boundary-ScanDescription Language), que es un formato ampliamente aceptado y utili zado en la industria de test. El BSDLposee la misma sintaxis que el VHDL, el cual es un lenguaje estándar para la descripción de hardware. En elnivel de la tarjeta y en el nivel del sistema se emplea un lenguaje llamado HSDL (Hierarchical Scan DescriptionLanguage) que describe la disposición de los circuitos en la tarjeta y la ubicación de las tarjetas en el sistema.Para los vectores de pruebas existe el formato SVF (Serial Vector Format). Estas normas (BST, BSDL, HSDL,VSF) [2] están soportadas, en su totalidad o parcialmente, por fabricantes y proveedores importantes como TexasInstruments, National Semiconductor, Hewlett Packard, Intel, Altera, Xil inx, etc.

Descripción de Pines

Pin Descripción FunciónTDI Test Data

InputEntrada serial de datos como instrucciones, programación y vectores de prueba. Losdatos son desplazados con cada cambio al nivel alto de TCK.

TDO Test DataOutput

Salida serial de datos como instrucciones, programación y vectores de prueba. Losdatos son desplazados con cada cambio al nivel bajo de TCK. Cuando no estáactivado el desplazamiento de datos su estado es tri-state. Uniendo TDO de un chipcon TDI de otro, y así sucesivamente con todos los demás chips del PCB, se formauna cadena de boundary-scan, que puede ser manejada mediante software, porejemplo, a través del puerto paralelo de una PC.

TMS Test ModeSelect

Entrada de control que determina un cambio en la máquina de estados delcontrolador del TAP. Las transiciones se producen en el cambio al nivel alto deTCK.

TCK Test ClockInput

Entrada de reloj para el controlador del TAP y circuito BST.

TRST TestReset Input

Activo en el nivel bajo. Inicializa el circuito de exploración de contorno. Es un pinopcional.

Figura 1. Arquitectura Básica Boundary-Scan

Copyright 1991, Texas Instruments Incorporated

Registros

Registro deInstrucciones (IR)

Según la instrucción cargada en esté registro se realizará una acción y se accederáal registro de datos adecuado.

Registro de Datos (DR) Está compuesto por varios registros multiplexados (algunos son opcionales).Solamente uno de los siguientes registros es el registro de datos propiamente dicho.

Registro deBypass (Bypass Register)

Este registro tiene una longitud de 1 bit y provee un caminodirecto entre TDI y TDO

Registro de Contornode Exploración(Boundary-Scan Register)

Es un registro de desplazamiento con latches compuesto portodas las celdas del Contorno de Exploración del dispositivo. Sulongitud varia según el dispositivo.

Registro de IDCODE(Opcional)

Aquí se carga el código de identificación del vendedor.

El Controlador del TAP

El controlador del TAP es unamáquina de 16 estados (ver figura 2).El reloj de esta máquina es TCK y sucontrol es TMS. Estando en cualquierestado se puede volver al estado inicial(Test Logic Reset) fijando TMS en elnivel bajo y enviando 5 pulsosconsecutivos de reloj por TCK.

En esta máquina se realizan 3operaciones básicas: captura(CAPTURE), desplazamiento (SHIFT)y actualización (UPDATE) sobre losregistros de Instrucciones (IR) y deDatos (DR)

Instrucciones del BSTInstrucción BYPASS

Selecciona el registro de Bypass (de un 1bit) y lo coloca entre los pines TDI yTDO. Sirve para saltar al chipdirectamente y seguir con otro en lacadena. El dispositivo no interrumpe sufuncionamiento normal.

Figura 3. Una vez que seentra al estado Shift-DR losdatos pasan a través deldispositivo por intermediodel Registro Bypass.


Figura 2. Diagrama de Estados del Controlador


Instrucción SAMPLE/PRELOAD

Toma una muestra de la data deldispositivo sin afectar elfuncionamiento de la lógica deldispositivo.

Esta instrucción se realiza en 3fases: captura, desplazamiento yactualización.

Figura 5. La fase de DESPLAZAMIENTO serealiza en el estado Shift-DR. En esta fase los datoscapturados se desplazan y se cargan por TDInuevos datos para actualizar.

Figura 6. La fase de ACTUALIZACION serealiza en el estado Update-DR. Losnuevos datos se cargan en los registros deactualización (latches).

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Figura 4. La fase deCAPTURA se realiza en elestado Capture-DR. Losdatos de los pines deldispositivo pasan a losRegistros de Captura.




Instrucción EXTEST

Fuerza los valores de los pines del dispositivo con los valores almacenados en los registros de actualización (enel estado Update-IR). Al igual que la anterior instrucción se realiza en 3 fases: captura, desplazamiento yactualización. Esta instrucción afecta el funcionamiento normal del dispositivo. En la fase de actualización losvalores en los latches pasan a los pines de salida del chip.

Instrucción IDCODE (Opcional)

Selecciona el registro de IDCODE y lo coloca entre los pines TDI y TDO. El IDCODE lo provee el fabricantedel chip.

II . DISEÑO DEL SISTEMA DE VERIFICACIÓN

El sistema ha sido proyectado para permiti r la prueba de circuitos impresos a través de la Internet. Elmodo de uso sería como sigue:

1. El usuario envía la información de su sistema en un archivo HSDL, así como los archivos BSDL decada componente.

2. Dos programas, Servidor y Cliente, guían los pasos del usuario.3. El programa Servidor genera el archivo SVF a partir de los archivos BSDL y HSDL, y lo envía al

programa Cliente.4. El programa Cliente se encarga de aplicar los vectores de prueba a través del puerto paralelo de la

máquina del usuario.

El intercambio de información entre los programas Servidor y Cliente se puede realizar medianteaplicaciones CGI, a través de archivos html o vía ftp.

Adicionalmente, existe un problema de hardware cuando se trata de verificar las interconexiones delsistema con el medio exterior. Ello puede resolverse con módulos de hardware construidos a medida del sistemabajo prueba, solamente para la interfase de la tarjeta.

Finalmente, para abarcar una amplia variedad de circuitos de prueba, en la etapa de desarrollo delsistema se ha optado por utili zar dispositivos de lógica programable de Altera Corp [4]. Gracias a sureprogramación, tanto en lógica como en interconexiones, estos dispositivos servirán para emular varios tipos detarjetas PCB.

III . EL SISTEMA DE DESARROLLO. TARJETAS DE EXPERIMENTACIÓN

Para realizar las pruebas con JTAG (BST) se construyeron unos módulos para diferentes aplicaciones.Las tarjetas construidas están basadas en chips de lógica programable de Altera Corp [5]. La figura 7 muestra unarreglo básico para realizar pruebas generales con BST. El ByteBlaster [6] es un dispositivo de diseño muysencillo que se conecta entre el puerto paralelo de la PC y el circuito bajo prueba, que en este caso consta de dostarjetas basadas en el chip EPF10K10LC84-15. Un teclado matricial de 16 teclas y un adaptador de teclado yvisualizador constituyen el sistema periférico del sistema bajo prueba. El teclado se utili za como botonera deentrada, el visualizador se utiliza para la salida de datos. Un adaptador para pruebas en cascada es necesario paraformar la cadena JTAG entre ambos chips de lógica programable. Sirve para conectar los chips en cascada yformar un registro de boundary-scan múltiple.

Tar jeta de prueba basada en FLEX10K10 LC84

Requiere de una fuente(no necesariamente regulada)de 7.5V a 35V queproporcione 500mA. (lostransformadores AC-DC quese consiguen en las tiendascomerciales sirven bien).Posee dos zócalos paracristales y dos entradas paraseñales de reloj externas. Lospines de usuario (59 pines entotal, entre pines I/O, señalesde reloj y pines dedicados),GND y VCC se encuentrandisponibles repartidos en doszócalos de expansión.

Cumple doble propósito:como tarjeta para realizarpruebas con JTAG en cascaday como módulo experimentalpara diseños con lógicaprogramable basados en elchip EPF10K10LC84. Suprogramación se puederealizar por la computadoramediante el softwareMAXPLUS-II de Altera Corp. Esta tarjeta soporta los siguientes modos de configuración:

� Modo Configuración Serial Pasiva con cable ByteBlaster.

Tar jeta 1 (basada enEPF10K10LC84)

Tar jeta 2 (basada enEPF10K10LC84)

ByteBlasterAdaptador de

Teclado yVisualizador conSiete Segmentos

Teclado Matr icial

Adaptador paraPruebas en Cascada

Figura 7. Sistema Básico de Emulación de Tarjetas PCB

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Figura 8. Esquemático de la Tarjeta de prueba basada en EPF10K10LC84.

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( Modo Programación y Configuración JTAG.( Modo Programación y Configuración JTAG de Múltiples Dispositivos.

Las figuras siguientes muestran las fotografías de un par de tarjetas construidas con funciones similares a laanterior, con algunas variantes y excepciones. Estas tarjetas servirán para realizar pruebas en cascada con chipsde diferentes famili as de dispositivos.

Modo Programación y Configuración JTAG

La programación y configuración por interfase JTAG de undispositivo requiere conectar el cable ByteBlaster en el conector J4 ylas señales TDI y TDO del CPLD a los pines respectivos del cableByteBlaster (J17). J4 y J17 se refieren a la tarjeta basada en elEPM9320GC280-15.

Modo Programación y Configuración JTAG de MúltiplesDispositivos

La programación y configuración por interfase JTAG de múltiples dispositivos requiere para la primeratarjeta de la conexión del cable ByteBlaster en el conector J4, de la conexión de la señal TDI del PLD al TDI delByteBlaster y de la conexión de la señal TDO de la última tarjeta con la señal TDO del ByteBlaster (J17).Además el conector TX_J debe conectarse con el conector RX_J de la siguiente tarjeta. Para las demás tarjetas serequiere de la conexión de la señal TDI del PLD con la señal TDO de la anterior tarjeta (J17), además de lahabilit ación de la recepción de las señales TCK y TMS (J16). Para la última tarjeta de la cadena su conector TX_Jse conecta con el conector RX_J de la primera tarjeta. La figura 12 muestra una conexión de tres tarjetas encascada JTAG.

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Figura 9. Tarjeta de prueba basada enEPM9320GC280-15. Posee modo deprogramación y prueba con JTAG.

Figura 10. Tarjeta basada en EPF10K10LC84. Esmuy similar a la anterior; posee dispositivos 74LS244de entrada y salida para algunos pines de usuario

Figura 11. Conexión de un solodispositivo para programación y test.

IV. SOFTWARE BASADO EN LA ARQUITECTURA BST

El desarrollo del software para el sistema de verificación es la tarea más delicada y laboriosa. Requierela aplicación de algoritmos matemáticos y gráficos para encontrar las mejores rutas que cubran en el menortiempo posible la mayor cobertura práctica de casos. Se espera que la cobertura sea de un 100% en el nivel de latarjeta, mas el tiempo de prueba aun no ha sido estimado, el cual depende básicamente de la complejidad de latarjeta (chips e interconexiones) y de los algoritmos implementados sobre el sistema operativo de la máquina.Desde un principio se ha empleado el lenguaje C para construir los programas, pero en versiones posteriores sepretende utili zar C++ (para facilit ar la estructuración y crecimiento del programa) y Java (para verificaciónremota interactiva). Incluso se ha previsto implementar en hardware las partes más críticas del sistema, ubicadasen los circuitos y algoritmos para las transferencias de datos.

El software desarrollado hasta el momento realiza las funciones básicas de control señaladas en lanorma BST. Para la configuración del controlador del TAP se implementó el código en C correspondiente acada instrucción JTAG. Se utili zaron los diagramas de tiempo de cada instrucción, junto con el diagrama deestados del controlador. De estos se dedujo la secuencia para las señales TCK y TMS, y los estados para escribiren TDI y leer por TDO. Para ejecutar una instrucción se debe ejecutar los siguientes pasos:

1. Habilit ar ByteBlaster2. Inicializar máquina de estados3. Cargar instrucción en el Registro de Instrucciones (IR)4. Leer/Escribir en el Registro de Datos(DR)

Algunas de las funciones del programa de prueba son:

void envia(byte TMS, byte TDI);byte recibe(byte);byte recibe_envia(byte TMS, byte TDI);

Rutinas para la lectura y/o escritura de datos del controladorTAP

void reset_TAP(void); Rutina para inicializar el Controladorvoid inic_TAP(void); Inicializa el controlador y habilit a el ByteBlastervoid carga(byte instr); Cargar instrucción en el IRvoid instrucc(byte instr); Para la ejecución de una instrucciónvoid retardo(void); Retardo de tiempo

, - . / 01 2 3 4 1 5 6 7 3 4 8

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Figura 12. Ejemplo de conexión de tres tarjetas en cascada para programación y verificación con JTAG.

Los códigos de las instrucciones se almacenan en arreglos estáticos (por ejemploCODIGOS_INSTRUCCION[5]). Hay que notar que dependiendo del dispositivo su longitud y contenidocambian. Para el caso del EPF10K10L84, las instrucciones tienen una longitud de 10 bits y su valor se muestraa continuación.

/* Instrucciones del EPF10K10L84 */char *CODIGOS_INSTRUCCION[5]= { "1010101000", /* SAMPLE_PRELOAD */ "0000000000", /* EXTEST */ "1111111111", /* BYPASS * / "1110000000", /* UESCODE */ "0110000000" /* IDECODE */ } ;

Actualmente, una tarjeta puede revisarse con este sistema, suministrando las interconexiones entre loschips, los archivos BSDL de los chips y ajustando manualmente en el programa las variables para la cadenaJTAG. En el nivel del software, todas las instrucciones han sido confirmadas y han trabajado tal como lo mandala norma sobre los dispositivos que se emplearon, sin embargo, restan realizar varias tareas para obtener unsistema con mejores prestaciones, tales como:

1. Conversión automática de archivos BSDL en datos dinámicos para los programas.2. Conversión automática de archivos HSDL para reconocer la interconexión entre chips3. Generación de los archivos VSF para la aplicación de los vectores de prueba.4. Aplicaciones para programación remota vía Internet.

El diseño del software es modular por lo que conforme se vayan construyendo los módulos se iránincorporando y habil itando para el funcionamiento del sistema.

V. CONCLUSIONES

La arquitectura boundary-scan permite la revisión de un sistema digital mediante técnicas de software.Teniendo en cuenta que esta arquitectura se encuentra incorporada en los chips de los principales fabricantespara aplicaciones comerciales, resulta viable el desarrollo del software para JTAG, puesto que el software sepuede desarrollar un ambiente académico casi bajo las mismas condiciones que en el resto del mundo.

Otras aplicaciones interesantes se derivan de la arquitectura Boundary-Scan. Además de su aplicaciónen los dispositivos de lógica programable y memorias FLASH, esta arquitectura se aprovecha para laconfiguración y reprogramación de hardware local o remotamente. También en este campo es posible competirdesarrollando las herramientas de software, que incluso pueden abarcar las herramientas de diseño integrado desoftware y hardware.

VI. REFERENCIAS

[1] IEEE Standard 1149.1-1990 "Test Access Port and Boundary-Scan Architecture," disponible en IEEE, 445Hoes Lane, PO Box 1331, Piscataway, New Jersey 08855-1331, USA. La norma fue revisada en 1993 y otra vezen 1995.[2] Boundary-Scan Tutorial. ©1998, ASSET InterTech, Inc. ©1998, R. G. Bennetts.Disponible en http://www.asset-intertech.com/boundaryscan.htm[3] Scan Educator – Texas Instruments Incorporated 1991[4] Altera Corporation, http://www.altera.com[5] IEEE 1149.1 (JTAG) Boundary-Scan Testing in Altera Devices Nota de Aplicación 39 - Febrero 1998, ver. 4.0[6] ByteBlaster Parallel Port Download Cable Data Sheet – Febrero 1998, ver 2.01

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