transparencias tema 4

Universidad Politécnica de Cartagena

Departamento de Electrónica, Tecnología de Computadoras y Proyectos

Ingeniero de Telecomunicación

Instrumentación Electrónica

Tema 4. Conversión Analógico-Digital. Circuitos y aplicaciones

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Índice 4.1. Aspectos generales y estructuras de un sistema de adquisición de datos.

4.1.1. Introducción. 4.1.2. Subsistema de acondicionamiento. 4.1.3. Subsistema de conversión analógico-digital.

4.1.3.1. Proceso de muestreo. 4.1.3.2. Proceso de cuantificación. 4.1.3.3. Proceso de retención de la muestra.

4.1.4. Proceso de codificación de nivel. 4.1.5. Conversor analógico-digital. 4.1.6. Procesador digital. 4.1.7. Subsistema de conversión digital-analógico (DAC). 4.1.8. Estructura de un sistema de adquisición de datos (SAD).

4.1.8.1. Introducción. 4.1.8.2. Sistema formado por un ADC. 4.1.8.3. Sistema formado por un ADC y un S/H. 4.1.8.4. Sistema formado por un ADC, S/H y un multiplexor. 4.1.8.5. Sistema formado por ADC, S/H, multiplexor y amplificador.

4.2. Puertas analógicas: Multiplexores analógicos. 4.2.1. Puertas analógicas. 4.2.2. Multiplexores analógicos. 4.2.3. Estudio del circuito equivalente de las puertas analógicas.

4.2.3.1. Análisis del comportamiento de las puertas analógicas para corriente continua. 4.2.3.2. Análisis del comportamiento de las puertas analógicas para corriente alterna. 4.2.3.3. Análisis del comportamiento en régimen transitorio.

4.2.4. Parámetros característicos más importantes.

4.3. Circuitos de muestreo y retención. 4.3.1. Introducción. 4.3.2. Parámetros reales de los circuitos de muestreo y retención. 4.3.3. Circuitos de muestreo y retención integrados.

4.4. Conversores Digital-Analógico. 4.4.1. Introducción. 4.4.2. Conversor de resistencias ponderadas. 4.4.3. Conversor con redes R-2R en escalera. 4.4.4. Conversor R-2R de exactitud. 4.4.5. Conversores DAC multiplicadores. 4.4.6. Configuraciones de salida de un DAC.

4.5. Conversores Analógico-Digital. 4.5.1. Introducción. 4.5.2. Conversor tipo Flash.

4.5.2.1. Conversor Flash-cascada (SUBRANGING). 4.5.3. Conversor tipo contador. 4.5.4. Conversor de aproximaciones sucesivas. 4.5.5. Conversor integrador. 4.5.6. Conversor ADC Sigma-Delta.

4.5.6.1. Sobremuestreo. 4.5.6.2. Figura de ruido. 4.5.6.3. Filtrado Digital y Decimación. 4.5.6.4. Aplicaciones del conversor ADC Sigma-Delta.

4.5.7. Conversor ADC pipelined. 4.5.7.1. Arquitectura pipelined. 4.5.7.2. Latencia. 4.5.7.3. Corrección del error digital. 4.5.7.4. Precisión del componente. 4.5.7.5. Calibración digital.

4.5.8. Comparativa de los diferentes métodos de conversión ADC.

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4.6. Parámetros en los conversores ADC y DAC. 4.6.1. Especificaciones estáticas de los conversores ADC.

4.6.1.1. No-linealidad diferencial e integral y pérdida de código. 4.6.1.2. Error de offset y de ganancia.

4.6.2. Especificaciones estáticas de los confesores DAC. 4.6.2.1. No-linealidad diferencial e integral y error de no-monotonicidad. 4.6.2.2. Error de offset y de ganancia.

4.6.3. Especificaciones dinámicas de los conversores ADC. 4.6.3.1. Relación señal/ruido y bits efectivos. 4.6.3.2. Respuesta espúrea. 4.6.3.3. Distorsión armónica total, ancho de banda a plena potencia y para respuesta lineal. 4.6.3.4. Distorsión de intermodulación. 4.6.3.5. Tiempo de apertura y su incertidumbre. 4.6.3.6. Respuesta transitoria o tiempo de asentamiento. 4.6.3.7. Tiempo de recuperación.

4.6.4. Especificaciones dinámicas de los conversores DAC. 4.6.4.1. Tiempo de asentamiento. 4.6.4.2. Área de transitorios de salida. 4.6.4.3. Distorsión armónica.

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Bibliografía

Sensores y acondicionadores de señal. Ramón Pallás Areny. Marcombo. Problemas resueltos de instrumentación electrónica y medidas electrónicas. A. Manuel Lázaro. Paraninfo. Introducción a la Electrónica de Medida. J. Díaz, J. J. Jiménez y F. J. Meca. Universidad de Alcalá. Madrid Transductores y acondicionadores de señal. A. Martín Fernández. E.U.I.T.T. Madrid. Instrumentación Electrónica. M. A. Pérez García. Thomson.


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Figura 4.1. Sistema de Adquisición de datos


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4.1.3. Subsistema de conversión analógico-digital.

Figura 4.2 Resultado de los procesos de muestreo y cuantificación. Relación entre la frecuencia de muestreo (fS) y la máxima presente en la señal a digitalizar (femáx).

2·S emáxf f≥ (4.1)

Muestreador

Cuantificador

ve

t

vo

t


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Figura 4.3. Función de transferencia de un cuantificador. El escalón de cuantificación:

FS FS MDEqN N

+ −−= = (4.2)

q/2 3q/2 Entrada

Salida

2q

q

-3q/2 -q/2

-q -2q


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Ruido de cuantificación:

Figura 4.4. Función de error: a) Por redondeo y b) por truncamiento.

El ruido introducido por el cuantificador limita la relación señal-ruido máxima del proceso. Si se supone que a la entrada del cuantificador es aplicada una señal sinusoidal que cubre todo su rango, la relación S/N obtenida, vale:

2 22

2

4·; ; 10log 1,76 20log2 12 12·

SP PS N

N

PV Vq SP P NN N P

= = = = = + (4.3)

Valor medio: 0 Valor pico a pico: q Valor de pico: q / 2 Valor eficaz: q / 12 Potencia: q2/12

q/2 3q/2 Entrada

Error = VS - VE

-q/2

+q/2

q 2q Entrada

Error = VS - VE

-q

b)

a)


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Tabla 4.1. Ejemplo de diferentes códigos unipolares y bipolares para n=3 bits Número Nivel Binario

natural BCD Binario natural en

módulo y signo Binario en

complemento a uno Binario en

complemento a dos Binario

desplazado +9 --- 1001 --- --- --- --- +8 --- 1000 --- --- --- --- +7 111 0111 --- --- --- --- +6 110 0110 --- --- --- --- +5 101 0101 --- --- --- --- +4 100 0100 -- --- --- --- +3 011 0011 011 011 011 111 +2 010 0010 010 010 010 110 +1 001 0001 001 001 001 101 0 000 0000 000 y 100 000 y 111 000 100 -1 --- ---- 101 110 111 011 -2 --- ---- 110 101 110 010 -3 --- ---- 111 100 101 001 -4 --- ---- --- --- 100 000

Tabla 4.2. Asignación de niveles

Rango de entrada. Redondeo Nivel Rango de entrada. Truncamiento, V 5.120 V a 5.115 V 511 5.12 V a 5.11 V 5.115 V a 5.105 V 510 5.11 V a 5.10 V

... ... ... 15 a 5 mV 1 20 mV a 10 mV 5 a –5 mV 0 10 mV a 0 mV

... ... ... -5.095 V a –5.105 V -510 -5.09 V a –5.10 V -5.105 V a –5.115 V -511 -5.10 V a –5.11 V -5.115 V a –5.120 V -512 -5.11 V a –5.12 V


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4.1.7. Conversor digital-analógico (DAC).

t

q

T

Figura 4.8. Aproximación proporcionada por un DAC a una rampa.

1 2 3 4 Entrada Digital

Salida Analógica

6q 5q 4q 3q 2q

-5 -4 -3 -2 -1

-2q -3q -4q

Figura 4.7. Función de transferencia de un DAC lineal.


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4.2. Puertas analógicas: Multiplexores analógicos.

• Puente de diodos. • Transistores bipolares. • Amplificadores diferenciales. • Transistores FET. • Transistores MOSFET (tecnología

CMOS).

Las aplicaciones de las puertas analógicas son muy variadas:

• Multiplexores analógicos • Circuitos de muestreo y retención (Sample and Hold) • Amplificadores ‘Chopper’ • Filtros de capacidades conmutadas (switched capacitor filter – SCF) • Conversores Digitales-Analógicos (DAQ).

A B

Control

A B

Control =1

A B

Control =0

Puerta de transmisión ‘ON’ (R=0)

Puerta de transmisión ‘OFF’ (R=∞)

Figura 4.15. Comportamiento ideal de una puerta de transmisión.


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4.2.3. Estudio del circuito equivalente de las puertas analógicas

CIN: capacidad de entrada. COUT: capacidad de salida. CIOS: capacidad equivalente entre los terminales entrada salida (capacidad feedthrough). RON: resistencia equivalente de la puerta analógica cuando se encuentra en estado ‘ON’. S: interruptor que indica el estado de la puerta analógica. IF1, IF2: Corriente de fugas.

Figura 4.21. Circuito equivalente de una puerta analógica.

RON S

↓

CIN

↓

COUT

CIOS IF2 IF1

A B


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4.2.3.1. Análisis del comportamiento de las puertas analógicas para corriente continua.

ESTADO “ON”

RON = 0 (figura 4.22.a):

·L

gR L

g L

VV R

R R=

+ (4.16)

RON ≠ 0 (figura 4.22.b). Podemos aplicar superposición:

Figura 4.22. a) Circuito de muestreo serie. b) Circuito de muestreo serie con el modelo de la puerta analógica en estado ‘ON’.

Rg S1

vg

= RLve

vo

a)

Rg

vg

= RLve

RON

↓

CIN

↓

COUT

CIOS IF2IF1

b)

CL


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Con IF1 e IF2 = 0 Con Vg e IF2 = 0 Con Vg e IF1 = 0

( )1 2· · · || ( ) · || ( )L

g LR L F g ON L F L ON g

g ON L ON L

V RV R I R R R I R R RR R R R R

= + + + ++ + +

(4.17)

Rg

RL

RON

↓ IF1

Rg

Vg

= RL

RON

Rg

RL

RON

↓ IF2


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ESTADO “OFF”

Si IF2 = 0 (figura 4.23.a) VRL = 0.

Si IF2 ≠ 0 (figura 4.23.a).

2 ·LR F LV I R= (4.19)

Figura 4.23. a) Circuito de muestreo serie. b) Circuito de muestreo serie con el modelo de la puerta analógica en estado ‘OFF’.

Rg S1

vg

= RLve

vo

a)

Rg

vg

= RL

↓

CIN

↓

COUT

CIOS IF2IF1

b)

CL


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4.2.3.2. Análisis del comportamiento de las puertas analógicas para corriente alterna

PUERTA ANALÓGICA EN ESTADO ‘ON’. supuestos despreciables el efecto de CIOS y el de CIN que es el caso más normal.

( ) ( )1

2 · || ·CL ON g L OUT

fR R R C Cπ

=+ + (4.22)

Figura 4.22. a) Circuito de muestreo serie. b) Circuito de muestreo serie con el modelo de la puerta analógica en estado ‘ON’.

Rg S1

vg

~ RLve

vo

a)

Rg

vg

~ RLve

RON

↓

CIN

↓

COUT

CIOS IF2IF1

b)

CL

Rg

vg

~ RL

RON

COUT

CL


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PUERTA ANALÓGICA EN ESTADO ‘OFF’

y supuesto despreciable el efecto de Rg que es el caso más usual (En este caso la capacidad CIN no influye).

( )1

2 · ·CL L OUT IOS

fR C C Cπ

=+ + (4.23)

vg

~ RLCIN COUT

CIOS

CL


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4.2.3.3. Análisis del comportamiento en régimen transitorio.

( )2

2

( ) 1L

tg LR

L ON g

V Rv t e

R R Rτ

−= −

+ + (4.24)

Figura 4.27. Multiplexor analógico

RL

Rg1

Puerta analógica 1 vg1

~

Rg2

Puerta analógica 2 vg2

~ CL

( )[ ]( )OUTLgONL CCRRR ++= ·|| 2τ


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4.3. Circuitos de muestreo y retención. 4.3.1. Introducción.

La idea básica de funcionamiento de los S/H consiste en: .


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S

CH

-

+

-

+

VS/H

vo

ve

a)

S

CH

-

+

-

+

VS/H

vo

ve

S

CH

-

+

-

+

VS/H

vo

ve

b)

c)


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La velocidad máxima de caída de la tensión de salida en modo hold (HOLD DROOP RATE), es la máxima variación en la tensión de salida durante el tiempo de retención. Este cambio en la tensión de salida es debido a las diversas corrientes de fugas que descargan el condensador.

La forma de expresar este parámetro puede ser, bien como una corriente (corriente de fugas que descarga al condensador) o como la variación de la tensión de salida respecto al tiempo, si bien esta segunda depende del valor de CH (figura 4.38), en efecto, si se llama IF a la corriente de fugas y vCH a la tensión en extremos del condensador hold, entonces:

HCo F

H

dvdv Idt dt C

= = (4.29)

Figura 4.38. Efecto de la corriente de fugas del condensador en modo hold.

CH

-

+ IF

vo

↓


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4.4. Conversores Digital-Analógico. 4.4.2. Conversor de resistencias ponderadas.

( )1

1 20 1 2 0

0

2 2 ... 22

nn iF REF F REF

F n n n ii

bR V R VV R I b b bR R

−− − −

− − −=

− ⋅ − ⋅= − ⋅ = ⋅ ⋅ + ⋅ + + ⋅ = ∑ (4.32)

Vo

Figura 4.44. Esquema de un circuito DAC con resistencias ponderadas.

2n·R 1

+

-

+VCC

-VCC 2n-1·R

b0

S0 0

1

0

b1

2n-2·R1

0

b2

2·R 1

0

bn-1

S1

S2

Sn-1 +

RF

VREF


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4.4.3 Conversor con redes R-2R en escalera.

( )1 1

1 20 1 2 0

0 0

2 2 ... 23· 2 3·

n nniF REF F REF

F i n nn ii i

bR V R VV R I b b bR R

− −− − −

− −−= =

− ⋅ − ⋅= − ⋅ = ⋅ = ⋅ ⋅ + ⋅ + + ⋅∑ ∑ (4.33)

2·R 1

Vo

+

-

+VCC

-VCC

Figura 4.45. Esquema de un circuito DAC R-2R con resistencias en escalera.

2·R

bn-1

S0

0

1

0

bn-2

2·R 1

0

bn-3

2·R 1

0

b0

Sn-3

Sn-2

Sn-1

+

RF

VREF

2·R

R

R

A

B

C

R

2·R


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4.4.4. Conversor R-2R de exactitud.

( )1 2 3 40 3 2 1 02 2 2 2REF

REF

VI b b b bR

− − − −= ⋅ ⋅ + ⋅ + ⋅ + ⋅ (4.35)

( )40

31

22

130 2·2·2·2· −−−− +++= bbbb

RVI

REF

REF

oI

+

-

RF

VREF

2·R 2·R 2·R 2·R

R R

8x 2x 16x 4x

R

2·R

1

b0

S3

0

1 0

b1

1 0

b2

1 0

b3

S2 S1 S0

R

oI

1x 1x

+

RF

“0” Qo Q1 Q2 Q3 Q4 Q5

I I/2 I/4 I/8 I/16

Figura 4.46. Conversor DAC de 4 bits bipolar. (Tipo DAC 0800 de National Semiconductor).

VEE


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4.5. Conversores Analógico-Digital. 4.5.2. Conversor tipo Flash.

Figura 4.52. Conversor ADC9012 Figura 4.54. Principio de funcionamiento de un conversor Flash-cascada.

ADC 1 N1 bits

ADC 2 N2 bits

Ve

_

+

N1

N2

N1+N2

A

DAC N1 bits


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4.5.4. Conversor de aproximaciones sucesivas.

Registro N bits

Ve _

+

N

Lógica SAR

Comparador

N

VREF

Salida digital

DAC N bits

VDAC

Ve

1 2 3 4

Periodos de reloj

3FS/4

FS/2

FS/4

Figura 4.58. Diagrama de bloques y de fases de un conversor ADC de aproximaciones sucesivas.


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4.5.5. Conversor integrador.

Figura 4.62. Diagrama de bloques de un conversor ADC integrador de doble rampa.

S1 C

-

+

VA

Código Digital

Reloj

R

S2

Contador

Control

-VR Vo

Inicio de conversión

Fin de conversión

Detector de polaridad y de cruce por cero

Puesta a cero

·3 2t N tCLOCK=

tt1 0

Vo

VA= VA2

·2 1t N tCLOCK=

1 11 1·A A

o

VV tRC= −

2 21 1·A A

o

VV tRC= −

VA= VA1

VA2 > VA1

Figura 4.63. Diagrama de tiempos del conversor de doble rampa.


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4.6. Parámetros en los conversores ADC y DAC. 4.6.1. Especificaciones estáticas de los conversores ADC. 4.6.1.1. No-linealidad diferencial e integral y pérdida de código.

0 1/8 2/8 3/8 4/8 5/8 6/8 7/8 FS

111

110

101

100

011

010

001

000

Salida digital

Entrada analógica

Ancho del código

Transición del código

LSB

Centro del código

Figura 4.87. Función de transferencia ideal de un conversor ADC de 3 bits.

0 1/8 2/8 3/8 4/8 5/8 6/8 7/8 FS

111

110

101

100

011

010

001

000

Salida digital

Entrada analógica

INL

Pérdida del código

100 debido al DNL

Figura 4.88. Función de transferencia de un conversor ADC de 3 bits con errores.

LSB

DNL

LSB

DNL


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4.6.1.2. Error de offset y de ganancia.

Error de ganancia

Función ideal

111

110

101

100

Salida digital

000

0 4/8 5/8 6/8 7/8 FS

Entrada analógica

Función real

≈

∫∫

Figura 4.90. Función de transferencia de un conversor ADC de 3 bits con error de ganancia.

Figura 4.89. Función de transferencia de un conversor ADC de 3 bits con error de offset.

Función ideal

Entrada analógica

011

010

001

000

+ ½ LSB

Offset 0 1/8 2/8 3/8 4/8

Función real

∫∫

≈


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4.6.2. Especificaciones estáticas de los conversores DAC. 4.6.2.1. No-linealidad diferencial e integral y error de no-monotonicidad.

FS

7/8

6/8

5/8

4/8

3/8

2/8

1/8

0111110101100 011 010001000 Entrada

digital

Salida analógica

Figura 4.91. Función de transferencia ideal de un conversor DAC de 3 bits.

No-monótono

Figura 4.92. Función de transferencia de un conversor DAC de 3 bits con errores.

111110101100011010001000 Entrada digital

FS

7/8

6/8

5/8

4/8

3/8

2/8

1/8

0

Salida analógica

1 LSB

1 LSB DNL

1 LSB

DNL


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4.6.2.2. Error de offset y de ganancia.

Figura 4.93. Función de transferencia de un conversor DAC de 3 bits con error de offset.

Función ideal

Entrada digital

011 010 001 000

Offset

3/8

2/8

1/8

0

Función real

∫∫

≈

100

Error de ganancia

Función ideal

111 110 101 100

Salida analógica

000

FS

7/8

6/8

5/8

4/8

0

Entrada digital

Función real

≈

∫∫

Figura 4.94. Función de transferencia de un conversor DAC de 3 bits con error de ganancia.


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Actividades Actividad 1. Realizar una lectura rápida del Tema, marcando todos los conceptos y definiciones. Hacer un resumen propio. Apuntar en una hoja aquéllos conceptos que no hayan quedado claros. Actividad 2. Leer los ejemplos desarrollados en el Tema ( 4.1 al 4.10 ). Intentar si con estos ejemplos se resuelven las dudas anteriores. Apuntar en una hoja aquéllos conceptos que no hayan quedado todavía claros para consultarlos en la tutoría. Actividad 3. Obtener las expresiones de la frecuencia propia de los circuitos multiplexores en “ON” y en “OFF”. Hacer las hipótesis para simplificar los cálculos y comparar los resultados obtenidos con las figuras (4.25) y (4.26). Obtener las expresiones (4.24), (4.32), (4.33), (4.45) a (4.48), (4.47) Comprobar la expresión 4.38. Actividad 4. Intentar resolver los ejercicios resueltos (excepto el 4.2 y el 4.3). Comprobar las soluciones y, en caso de no coincidir, volver a leer el Tema y/o leer la forma de resolución. Actividad 5. Preparar el examen: Estudiar el Tema; hacer los ejercicios propuestos (excepto 4.1, 4.3 y 4.14); hacer los problemas de convocatorias anteriores. Apuntar en una hoja aquéllos problemas que no se hayan podido resolver para consultarlos en la tutoría.

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