Estructura de Computadores 2 [08/09]Buses de interconexin

1. Introduccin. Estructura del bus y uso bsico.Clases de buses y jerarquas

2. Elementos de diseo de un bus: Tipos de buses, anchura del bus, temporizacin, m-todo de arbitraje y tipos de transferencia de datos

3. Arbitraje del bus4. Ejemplos de buses estndar PCI, SCSI, USB y FireWire, AGP y PCI-Express

10 de mayo de 2009

Bibliografa

Computer Architecture: A Quantitative Approach (3rd or 4th ed.), John L. Hennessy yDavid A. Patterson. Morgan Kaufmann Publishers, Inc.

Organizacin y arquitectura de computadores (7th ed.), William Stallings. Prentice Hall. Organizacin de Computadores, C. Hamacher, Z. Vranesic y S. Zaky. Mc Graw Hill, 2003. Computer Organization and Design: The hardware/software interface (3rd ed.), David A.

Patterson and John L. Hennessy. Morgan Kaufmann Publishers, Inc.

GAC: Grupo de Arquitectura de Computadores. Dpt. Electrnica e Sistemas. Universidade da Corua.

Introduccin

Las distintas unidades funcionales de un computador necesitan comunicarse. Deben exis-tir, por lo tanto, lneas para interconectar estos mdulos.

Memory

N Words0

N 1

Data

Data

Address

Write

Read

I/O Module

M Ports

ExternalData

AddressInternal

Data

ExternalData

InterruptSignals

InternalDataWrite

Read

CPU

Figure 3.15 Computer Modules

Data

Data

AddressInstructions

ControlSignals

InterruptSignals

Tipos de transferencias a las que debe dar cobertura la estructura de interconexin:

Procesador Memoria Procesador E/S Memoria E/S (DMA)

Introduccin

Un bus es un canal de comunicacin compartido que utiliza un conjunto de lneas paraconectar mltiples subsistemas. Cada cable o lnea transmite un nico bit de informacinen un determinado momento.

Ventajas: versatilidad bajo coste

Desventaja: supone un cuello de botella, limitando la productividad mxima del sistema. A la hora de disear un sistema de buses, el reto consiste en cubrir la demanda de

comunicacin del sistema y permitir la conexin de un gran nmero de dispositivos deE/S.

Caractersticas deseables: heterogeneidad escalabilidad baja latencia alto ancho de banda

Principal problema en el diseo de un BUS: la velocidad mxima (y por tanto el rendi-miento) est fuertemente limitada por cuestiones fsicas:

longitud del bus nmero de dispositivos conectados

Y tambin por la necesidad de dar soporte a una gran variedad de dispositivos con muydistintas latencias y anchos de banda

Los crecientes problemas que presentan las cada vez ms altas velocidades de transmi-sin en mltiples hilos paralelos hacen que la industria se encuentre en plena transicin:de buses paralelos compartidos a interconexiones punto-a-punto de alta velocidadcon switches.

Estructura del bus

Las lneas que componen un bus se pueden clasificar en tres grupos funcionales:

Las lneas de datos del bus proporcionan el camino para transmitir datos entrelos mdulos del sistema. El nmero de lneas del bus de datos determina el nmeromximo de bits que es posible transmitir al mismo tiempo.

Las lneas de direccin se utilizan para designar (direccionar) la fuente o el destinode los datos situados en el bus de datos. La anchura del bus de direcciones determi-na la cantidad mxima de memoria (y de dispositivos de E/S) direccionable en elsistema.

Las lneas de control se emplean para gestionar el acceso y el uso de las lneas dedatos y direccin, sealizando peticiones y reconocimientos e indicando qu tipo deinformacin pasa por las lneas de datos.

Clasificacin segn las caractersticas elctricas: Unidireccionales con un transmisor y mltiples receptores Unidireccionales con mltiples transmisores y un nico receptor Bidireccionales

Algunas lneas de control tpicas son: Escritura en memoria (Memory Write) Lectura de memoria (Memory Read) Escritura de E/S (I/O Write) Lectura de E/S (I/O Read) Transferencia reconocida (Transfer ACK ) Peticin de bus (Bus Request) Cesin de bus (Bus Grant) Peticin de interrupcin (Interrupt Request) Interrupcin reconocida(Interrupt ACK ) Reloj (Clock) Inicio (Reset)

Uso bsico del bus

Cuando un mdulo necesita enviar un dato a otro mdulo:1. Obtener el uso del bus2. Transferir el dato a travs del bus

Cuando un mdulo necesita pedir un dato a otro mdulo:1. Obtener el uso del bus2. Transferir la peticin al otro mdulo mediante las lneas de control y direccin apro-

piadas3. Esperar a que el segundo mdulo enve el dato

Clases de buses y jerarquas

Bus Procesador-memoria Bus E/S Bus Backplane o Mezzanine (Literalmente: entresuelo. Ejemplo, PCI) Las prestaciones del bus disminuyen con la conexin de un gran nmero de dispositivos

(cuello de botella). Solucin: configuraciones con mltiples buses, normalmente organiza-das jerrquicamente. Ejemplos:

IBM PC

Apple Macintosh II

IBM RS-6000

Ms configuraciones

Diseo de un bus

Tipo de bus Dedicado Multiplexado

Anchura del bus Direccin Datos

Temporizacin Sncrono Asncrono

Nmero de maestros de bus Uno Varios (opcin: orientacin

a paquete)

Mtodo de arbitraje Centralizado Distribuido

Tipo de transferencia de datos Lectura Escritura Lectura-modificacin-escritura Lectura-despus de-escritura Bloque Transaccin partida (o packet-switched bus):

Se dividen eventos del bus en peticiones yrespuestas. Otro maestro puede usar el bus.

Temporizacin

Bus sncrono. Entre sus lneas de control se incluye una seal de reloj. El protocolo parala comunicacin es fijo y est gobernado por la seal de reloj se asume que los envosllegan correctamente.Ventajas: Puede funcionar a gran velocidad y se puede implementar con un sistema se-cuencial sencillo.Inconvenientes: No es adecuado para mezclar dispositivos con grandes diferencias de ve-locidad. Su diseo tiene que ser muy cuidadoso. Problema del sesgo del reloj (clock skew).Los buses de memoria suelen ser sncronos.

Ejemplo de lectura sncrona.

Bus asncrono. Sin reloj. Las transmisiones de datos se coordinan con un protocolo dehandshaking entre emisor y receptor: un evento origina el siguiente, y as sucesivamente.Ventajas: Permite la conexin de dispositivos de un amplio rango de velocidades diferentes.Escalan mejor tanto con el nmero de dispositivos como con los cambios tecnolgicos enlos mismos. No hay problemas de sesgo de reloj, por lo que permite distancias ms largas.Inconvenientes: Es ms lento, debido a la sobrecarga introducida para sincronizar a emisory receptor. Puede necesitar un cierto nmero de lneas de control adicionales para imple-mentar el protocolo. Es ms difcil predecir el tiempo que va a llevar una determinadatransaccin.Los buses de E/S son habitualmente asncronos.

Ejemplo de lectura asncrona.

Ejemplo de escritura.

Temporizacin

Otro ejemplo diferente de protocolo handshaking para realizar una lectura asncrona:

0. El protocolo comienza con el maestro (el procesador, por ejemplo) poniendo unadireccin de memoria en el bus de datos y activando la seal de peticin de lectura(ReadReq).

1. El esclavo (la memoria, por ejemplo) ve la peticin y coge la direccin de memoriadel bus de datos, activando la seal de aceptacin (ACK ).

2. El maestro ve activa la seal de ACK y libera el bus de datos y desactiva la sealde peticin de lectura, que sirve de aviso al esclavo.

3. El esclavo ve la desactivacin de la seal de peticin y contesta as mismo con ladesactivacin de la seal de ACK.

4. Cuando el esclavo tiene listo el dato a leer lo pone en el bus y activa la seal queindica que el dato est listo (DataReady).

5. El maestro ve la seal DataReady, con lo que sabe que el dato est listo en el bus yrealiza su lectura. Cuando completa la operacin activa la seal de ACK.

6. El esclavo ve la seal de ACK, lo que le dice que el maestro ya tiene el dato ledo, ydesactiva la seal DataReady y libera el bus de datos.

7. Por ltimo, el maestro responde a la desactivacin de DataReady con la bajada desu seal de ACK, lo que da por concluida la transmisin.

Esquemas de arbitraje

Gestin del uso del bus por parte de mltiples maestros. Dos factores a considerar: prioridad imparcialidad (fairness)

Clasificacin genrica de tcnicas de arbitraje:1. Arbitraje en serie (daisy chain arbitration). La lnea de concesin de bus (grant)

recorre los dispositivos desde el ms hasta el menos prioritario. Las prioridades sedeterminan as en funcin de la posicin del dispositivo en el bus.

2. Arbitraje paralelo centralizado. Se utilizan mltiples lneas de peticin, por lasque los diferentes dispositivos piden acceso al bus de forma independiente. Un rbi-tro centralizado selecciona uno de entre los dispositivos que han solicitado el bus yle notifica que ahora es el maestro del bus.

3. Arbitraje distribuido por autoseleccin. Se emplean tambin mltiples lneasde peticin de bus, pero ahora cada dispositivo determina de forma independientesi l es el solicitante de mayor prioridad sin necesidad de un rbitro.

4. Arbitraje distribuido por deteccin de colisin. Cada dispositivo solicita deforma independiente el bus. En caso de mltiples peticiones simultneas de busse produce una colisin. Una vez detectada la colisin se aplica un esquema quedetermine el dispositivo que ser maestro de bus entre las partes en colisin.

Tipo de transferencia de datos

Decisiones de diseo

Rendimiento vs. Coste

Opcin Alto rendimiento Bajo costeAncho de bus lneas de datos y direcciones indep. lneas de datos y direcciones multiplexadasAncho de bus Ms ancho es ms rpido Menos ancho es ms baratoTamao transfers transfer bloq de mltiples palabras transfer bloq. de una palabraMaestros de bus mltiples maestros (req. arbitraje) un nico maestro

Transac. partida S. Aumenta ancho de banda (ne-cesita varios maestros)No. Conexin continua ms bara-ta (y con menor latencia)

Temporizacin sncrono asncrono

Ejemplos de buses estndar

BUS ISA (Industrial Standard Architecture) (hoy obsoleto)

Desarrollado por IBM primero para su PC XT (Intel 8088 y 8086), bus XT, y luegopara el PC AT (80286), bus AT.

Su xito lo convirti en un estndar de facto. Especificaciones: 8 bits - 4,77 Mhz Bus XT / 16 bits - 8 Mhz Bus AT (5 8 MB/s) Posteriormente IBM desarrollara el bus MCA (Micro Channel Architecture) para susti-

tuirlo (32 bits - 10 Mhz para 40 MB/s). La falta de compatibilidad hacia atrs con ISAlo hizo fracasar.

Una alternativa algo ms exitosa (relativamente) fue el bus EISA (Extended IndustrialStandard Architecture), bus rpido de 32 bits (33 MB/s) con compatibilidad con ISAdesarrollado por la competencia para competir con el MCA de IBM.

El cuello de botella que supone el bus del sistema se hace cada vez ms acusado enaplicaciones con cierta exigencia grfica. La solucin pasa por incorporar un nuevo bus ala arquitectura (local I/O bus) que permita una interfaz ms directa con el procesador:

1. VESA local bus (VL-bus), por la Video Electronics Standards Association. Ofreceacceso directo a memoria a la velocidad del procesador (132 MB/s). Fuerte depen-dencia del procesador a nivel fsico (80486).

2. PCI, desarrollado por Intel (Pentium en adelante). Aislado de la CPU aunque man-teniendo el acceso a memoria.

BUS PCI (Peripheral Component Interconnect)

Bus de 64 bits (64 lneas de datos), frecuentemente implementado como bus de 32 bits. Reloj: 33 o 66 Mhz. Ejemplos de configuracin: 32 bits - 33 Mhz: 133 MB/s, 64 bits -66 Mhz: 528 MBs/s

Multiplataforma e independiente de la arquitectura del procesador. De diseo sencillo (pocos circuitos integrados) y econmico, permite la interconexin de

otros buses (como ISA) y es fcilmente ampliable.

Frente al bus ISA tradicional incorpora mejoras como: Permite la comparticin de lneas de peticin de interrupcin (IRQS). Importantes mejoras en cuanto a bus mastering, que permite la introduccin de

DMAs en los propios mdulos de E/S.

Despus de PCI:

PCI-X (PCI eXtended): diseado para aumentar el rendimiento (hasta 1 GB/s) en laconexin de dispositivos con grandes necesidades de ancho de banda: Gigabit Ethernet,fibra ptica, procesadores en un cluster. . . Es compatible con PCI.

AGP (Accelerated Graphics Port): interfaz diseada por Intel, basndose en PCI, paraconexin de tarjetas grficas. Introduce canal punto-a-punto dedicado de 32 bits - 66Mhzpara acceso de procesador grfico a memoria principal (1X 266 MBs/s).

PCI Express: diseado para sustituir tanto a PCI como a AGP. Basado en canales seriepunto-a-punto (200 MBs/s por canal).

Bus PCI

Variedad de configuraciones diferentes, con uno o ms procesadores. Conjunto de funciones de uso general. Temporizacin sncrona y esquema de arbitraje centralizado.

Bus PCI: estructura

Variedad de configuraciones diferentes, con uno o ms procesadores. 49 lneas de seal obligatorias: (# indica seal activa a nivel bajo) Sistema: reloj y reinicio (CLK y RST#) Direcciones y datos

32 lneas multiplexadas para datos y direcciones (AD[31:0]). PCI es little endian

4 lneas de control multiplexadas (C/BE [3:0]#): rdenes durante la fase de direccionamiento indicador de validez de los datos (byte enabled) durante la fase de datos

lnea de control de paridad (PAR) Control de interfaz: temporizacin y coordinacin de las transferencias (6 lneas)

Indicacin de comienzo y duracin de transferencia por maestro (FRAME#) Maestro preparado (IRDY#, Initiator Ready) Esclavo preparado (TRDY#, Target Ready) Esclavo desea que maestro pare transaccin actual (STOP#) Respuesta del dispositivo esclavo seleccionado cuando reconoce su direccin

(DEVSEL#) Seleccin de un dispositivo durante la fase de inicializacin del bus (IDSEL)

Arbitraje (2 lneas punto-a-punto) Solicitud de bus (REQ#) Concesin de bus (GNT#)

Seales de error (2 lneas) Error de paridad (PARR#) Error del sistema (SERR#)

51 seales opcionales Interrupcin Soporte cach Ampliacin del bus a 64 bits Test

Bus PCI: Espacio de direcciones y operaciones

Espacio de direcciones: La especificacin PCI establece tres espacios de direccionesdiferentes:

Configuracin 256 bytes: 64 bytes (00h 3Fh) estndar predefinido PCI 192 bytes (40h FF ) configurables

Informacin bsica del dispositivo Informacin Plugn Play

E/S Especificacin PCI permite 4 bytes - 4 Gbytes La compatibilidad ISA restringe a 256 bytes Se suelen mapear perifricos como teclado, puerto serie. . .

Memoria (recomendado) Hasta 4 Gbytes de propsito general

Tipos de transferencia PCI: operaciones

C/BE COMANDO0000 Reconocimiento de interrupcin0001 Ciclo especial0010 Lectura de E/S0011 Escritura en E/S0100 Reservado0101 Reservado0110 Lectura de memoria0111 Escritura en memoria1000 Reservado1001 Reservado1010 Lectura de configuracin1011 Escritura de configuracin1100 Lectura mltiple de memoria1101 Ciclo de direccin dual1110 Lectura de lnea de memoria1111 Escritura e invalidacin de memoria

Transferencias de datos

Cada transferencia de datos en el bus PCI es una transaccin nica. Transaccin PCI: 1 fase de direccionamiento + 1 o ms fases de datos. Todos los eventos se sincronizan en transiciones de bajada del reloj (mitad de ciclo de

reloj).

Los dispositivos del bus interpretan las lneas del bus en los flancos de subida (comienzodel ciclo del bus).

Fase de direccionamiento1. Maestro de bus identifica dispositivo destino (esclavo) y tipo de transaccin2. Maestro de bus activa la sea FRAME#3. Cada dispositivo conectado al bus PCI decodifica la direccin para determinar si

pertenece a su espacio de direcciones. El dispositivo al que pertenece la direccinactiva la seal DEV SEL#

Fase de datos1. Las seales C/BE# determinan el nmero de bytes habilitados para la transmisin

en el bus de datos2. Las seales IRDY# y TRDY# controlan la transferencia. Los datos son transmi-

tidos solo cuando ambas seales estn activada.

Duracin y finalizacin de la transaccin1. El maestro de bus mantiene la seal FRAME# activada desde el comienzo de la

transaccin hasta que est preparado para finalizar la fase de datos2. La finalizacin de la transaccin se indica mediante la desactivacin de FRAME#

junto con la activacin de IRDY#3. Cuando el ltimo dato ha sido transferido se libera el bus mediante la desactivacin

de IRDY#

Transaccin de lectura

Data Phase

CLK

FRAME#

AD

C/BE#

IRDY#

TRDY#

DEVSEL#

1 2 3 4 5 6 7 8 9

ADDRESS DATA-1 DATA-2 DATA-3

BUS CMD Byte Enable Byte Enable Byte Enable

Wai

t

Wai

t

Dat

a Tr

ansf

er

Wai

t

Dat

a Tr

ansf

er

Dat

a Tr

ansf

er

Address Phase Data Phase Data Phase

Wait State Wait State Wait StateBus Transaction

Figure 3.23 PCI Read Operation

a

i

b

c

d

e

f

g

h

a) El maestro del bus ha obtenido control del bus e inicia transaccin activando FRAME#.Esta lnea permanecer activa hasta que el maestro se disponga a finalizar la ltima fasede datos. El maestro sita la direccin de comienzo de lectura en el bus de direcciones yla orden de lectura en las lneas C/BE#

b) A partir del comienzo del segundo ciclo de reloj el dispositivo del que se lee reconocersu direccin en las lneas AD.

c) El maestro libera lneas AD. Ciclo de cambio para evitar contienda. Maestro cambiainformacin en C/BE# para habilitar las lneas deAD a utilizar. Tambin activa IRDY#para indicar que est preparado para recibir primer dato.

d) El dispositivo de lectura seleccionado activa DEV SEL# para indicar que ha reconocidola direccin y va a responder. Sita dato solicitado en AD y activa TRDY# para indicarque hay un dato vlido en el bus.

e) El maestro lee el dato al comienzo del cuarto ciclo.

f) En este ejemplo dispositivo de lectura requiere tiempo para preparar segundo bloque dedatos. Desactiva TRDY# para indicar a maestro que NO proporcionar nuevo dato ensiguiente ciclo. Maestro no leer bloque de datos hasta el sexto ciclo.

g) Dispositivo de lectura coloca tercer dato en el bus. Ahora es maestro el que no estpreparado para leer el dato, desactivando IRDY#.

h) El maestro desactiva FRAME#, para indicar a dispositivo que es el ltimo dato a trans-ferir, y activa IRDA# para indicar que est listo para completar la transferencia.

i) El maestro desactiva IRDY#, liberando el bus. El esclavo desactiva TRDY# yDEV SEL#.

Transaccin de escritura (4 palabras 32 bits)

Arbitraje del bus

Esquema de arbitraje paralelo centralizado sncrono:

El arbitraje se solapa con la comunicacin del maestro de bus actual, de forma que no se pierdenciclos: arbitraje de bus solapado u oculto.La especificacin PCI no indica un algoritmo particular de arbitraje.

Ejemplo de procedimiento de arbitraje:

Figure 3.25 PCI Bus Arbitration Between Two Masters

CLK

REQ#-A

REQ#-B

GNT#-A

GNT#-B

FRAME#

IRDY#

1 2 3 4 5 6 7

a

b

c

d

e

g

TRDY#

AD Address Data Address Data

access-A access-B

f

La interfaz externa

Interfaz de comunicacin mdulo E/S - perifrico

Interfaz paralela vs. interfaz serie

Conexin punto-a-punto vs. multipunto Enlaces externos punto-a-punto tpicos: teclado, puerto serie, puerto paralelo. . . Enlaces externos multipunto: buses externos. Importancia creciente. Ejemplos: SCSI,

USB y FireWire.

Interfaz SCSI (Small Computer System Interface) Diseado para la conexin de mltiples perifricos a ordenadores personales, aunque tam-

bin es ampliamente utilizado en servidores.

Se trata de una interfaz paralela con, inicialmente, 8 lneas de datos y una velocidad de5 MB/s (SCSI-1). Versiones posteriores aumentaron la velocidad, permitieron anchos de8, 16 y hasta 32 lneas y aumentaron el nmero de dispositivos manejable (SCSI-2, FastWide SCSI, Ultra SCSI. . . ).

Modos de transferencia sncronos y asncronos. Aunque utiliza estructura de bus y se suele considerar como tal, en el fondo se trata de

una conexin encadenada de dispositivos (daisy chain).

Nuevos estndares en la interfaz externa

El puerto serie tradicional, basado en el estndar RS232 y limitado a velocidades delorden de 115 Kb/s, se ha venido utilizando de siempre para la conexin de los perifricosms lentos.

El puerto paralelo ha venido supliendo la necesidad de conexin de dispositivos algo msrpidos, aunque a costa de una mayor complejidad en el cableado.

La industria ha acabado desarrollando nuevas interfaces serie ms rpidas que presentanimportantes ventajas en velocidad y abaratamiento de costes de frente a la mezcla exis-tente de puertos serie, paralelo, de juegos, PS/2 y dems interfaces de E/S presentes enlos equipos: USB y FireWire.

Caractersticas: Interfaz de conexin muy simple. Plugn Play: deteccin y configuracin automtica de los dispositivos conectados. Conexin y desconexin en caliente. Conector simple y robusto para todos los dispositivos. Alimentacin para los dispositivos incluida (solo dispositivos de bajo consumo).

USB (Universal Serial Bus) Se trata de un eje raz que se conecta al bus principal. Se permiten ramificaciones del eje principal mediante hubs: total de 127 dispositivos ma-

nejables en una topologa de estrella.

Hasta 5 metros de longitud por segmento de cable. 1,5 Mb/s, 12 Mb/s, 480 Mb/s (USB 2.0).

FireWire (IEEE 1394)

Tasa de transferencia de hasta 400 Mb/s en su especificacin inicial (IEEE 1394b hasta800 Mb/s).

Hasta 63 dispositivos en un nico bus. Mayor rendimiento bruto que USB: se utiliza principalmente para dispositivos de alma-

cenamiento y vdeo.

Permite trabajar sin host y comunicaciones peer-to-peer. Hasta 100 metros en un nico segmento.

AGP (Accelerated Graphics Port) Canal de comunicacin punto-a-punto de 32 bits de alta velocidad para tarjetas grficas

(no es un medio compartido)

Desarrollado por Intel en 1996 como solucin al cuello de botella que el bus PCI suponapara las tarjetas grficas, cada vez ms demandantes de ancho de banda

Su diseo parte de la especificacin PCI 2.1, y se lleva a cabo teniendo en cuenta exclu-sivamente al hardware grfico

Su arquitectura inicial permita una nica ranura de conexin (AGP 1.0 y AGP 2.0).Posteriores revisiones eliminaron esta limitacin (AGP 3.0)

PCI Express (PCIe)

Pensado para reemplazar a PCI, PCI-X y AGP, al proporcionar una interfaz de comuni-cacin para dispositivos de E/S ms rpida

Su diseo se basa en un sistema de comunicacin serie con varios enlaces llamados canales(lanes). Con PCIe 1.1 cada canal tiene un ancho de banda de 250MB/s full duplex, conhasta 32 canales (hasta 8 GB/s totales)-Nomenclatura nmero de canales: x16 = 16 canales

Mantiene compatibilidad software con PCI, cambiando solo la capa fsica Conexiones punto a punto (red de conmutacin en lugar de medio compartido), permi-

tiendo full duplex

La red de canales serie, dinmicamente conmutados, permite varias comunicaciones almismo tiempo, frente a la aproximacin de medio compartido de un bus tradicional.Adems, los canales se pueden agrupar para aumentar el ancho de banda

Rendimiento aproximado: un canal da casi el doble de AdB que PCI, una configuracincon 4 canales se equipara a PCI-X ms rpido, y 8 canales al AGP ms rpido

De momento sus caractersticas y velocidad todava no le permiten sustituir al bus dememoria o soportar comunicacin entre procesadores