tema 6: implementación de sistemas secuenciales síncronos · tema 6: implementación de sistemas...

José Manuel Mendías CuadrosDpto. Arquitectura de Computadores y AutomáticaUniversidad Complutense de Madrid

Tema 6:Implementación de sistemas secuenciales síncronosFundamentos de computadores

2

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

Biestable SR. Biestable D. Síntesis con biestables D. Inicialización de sistemas secuenciales. Aspectos tecnológicos.

Transparencias basadas en los libros: • R. Hermida, F. Sánchez y E. del Corral. Fundamentos de computadores.• D. Gajsky. Principios de diseño digital.

3

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

Dispositivo capaz de almacenar físicamente un bit de información (tener 2 estados estables).

4

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

Dispositivo capaz de almacenar físicamente un bit de información (tener 2 estados estables).o mediante un circuito combinacional realimentado

Q

5

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14


Q

Q

Q

oscila

6

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14


Q

QS

Q

Q

no tiene entradas

7

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14


Q

QS

Q

Q

R

sólo almacenaunos

8

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14


Q

Q

R

Q

Q

RS

sólo almacenaceros

9

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14


Q

Q

RS

R

S

Q

Q

biestableset‐resetasíncrono

10

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14


R

S

Q

Q

Biestable SR asíncrono

R(t) S(t) Q(t+t)0 0 Q(t)

0 1 1

1 0 0

1 1 prohibido

R

S

Q

Qconserva valor

almacena un 1

entradas contradictorias

almacena un 0

11

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

R

S

Q

Q

R Q Q0 0 10 1 01 0 01 1 0

S Q Q0 0 10 1 01 0 01 1 0

12

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

R(t)

S(t)

Q(t)

Q(t)

R

S

Q

Q

R Q Q0 0 10 1 01 0 01 1 0

S Q Q0 0 10 1 01 0 01 1 0

0

10

1

13

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

R(t)

S(t)

Q(t)

Q(t)

R

S

Q

Q

R Q Q0 0 10 1 01 0 01 1 0

S Q Q0 0 10 1 01 0 01 1 0

0

1

1→0

0

14

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

R(t)

S(t)

Q(t)

Q(t)

R

S

Q

Q

R Q Q0 0 10 1 01 0 01 1 0

S Q Q0 0 10 1 01 0 01 1 0

0

1

0→1

0

15

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

R(t)

S(t)

Q(t)

Q(t)

R

S

Q

Q

R Q Q0 0 10 1 01 0 01 1 0

0

1

1→0

S Q Q0 0 10 1 01 0 01 1 0

0

16

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

R(t)

S(t)

Q(t)

Q(t)

R

S

Q

Q

R Q Q0 0 10 1 01 0 01 1 0

S Q Q0 0 10 1 01 0 01 1 0

0

1

0

0→1

17

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

R(t)

S(t)

Q(t)

Q(t)

R

S

Q

Q

R Q Q0 0 10 1 01 0 01 1 0

S Q Q0 0 10 1 01 0 01 1 0

132

0

132 ps

1→01

0

18

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

R(t)

S(t)

Q(t)

Q(t)

R

S

Q

Q

R Q Q0 0 10 1 01 0 01 1 0

S Q Q0 0 10 1 01 0 01 1 0

0

1→01132

0

19

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

R(t)

S(t)

Q(t)

Q(t)

R

S

Q

Q

132

132

R Q Q0 0 10 1 01 0 01 1 0

S Q Q0 0 10 1 01 0 01 1 0

1 0

0→1

132 ps

264 ps

0

20

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

R(t)

S(t)

Q(t)

Q(t)

R

S

Q

Q

R Q Q0 0 10 1 01 0 01 1 0

S Q Q0 0 10 1 01 0 01 1 0

0→1

1 0

0

132

132

21

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

R(t)

S(t)

Q(t)

Q(t)

R

S

Q

Q

R Q Q0 0 10 1 01 0 01 1 0

S Q Q0 0 10 1 01 0 01 1 0

1

01→0

0

22

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

R(t)

S(t)

Q(t)

Q(t)

R

S

Q

Q

R Q Q0 0 10 1 01 0 01 1 0

S Q Q0 0 10 1 01 0 01 1 0

1

00→1

0

23

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

R(t)

S(t)

Q(t)

Q(t)

R

S

Q

Q

R Q Q0 0 10 1 01 0 01 1 0

S Q Q0 0 10 1 01 0 01 1 0

1

01→0

0

24

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

R(t)

S(t)

Q(t)

Q(t)

R

S

Q

Q

R Q Q0 0 10 1 01 0 01 1 0

S Q Q0 0 10 1 01 0 01 1 0

0

0→1 1

0

25

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

R(t)

S(t)

Q(t)

Q(t)

R

S

Q

Q

R Q Q0 0 10 1 01 0 01 1 0

S Q Q0 0 10 1 01 0 01 1 0132

0 0

1 1→0

132 ps

26

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

R(t)

S(t)

Q(t)

Q(t)

R

S

Q

Q

R Q Q0 0 10 1 01 0 01 1 0

S Q Q0 0 10 1 01 0 01 1 0

0 0

1 1→0132

27

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

R(t)

S(t)

Q(t)

Q(t)

R

S

Q

Q

R Q Q0 0 10 1 01 0 01 1 0

S Q Q0 0 10 1 01 0 01 1 0

132

132

0

1 0

0→1

132 ps

264 ps

28

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

R(t)

S(t)

Q(t)

Q(t)

R

S

Q

Q

R Q Q0 0 10 1 01 0 01 1 0

S Q Q0 0 10 1 01 0 01 1 0

132

132

0

1 0

0→1

29

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

R(t)

S(t)

Q(t)

Q(t)

R

S

Q

Q

R Q Q0 0 10 1 01 0 01 1 0

S Q Q0 0 10 1 01 0 01 1 0

0 1

01→0

30

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

R(t)

S(t)

Q(t)

Q(t)

R

S

Q

Q

R Q Q0 0 10 1 01 0 01 1 0

S Q Q0 0 10 1 01 0 01 1 0

31

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

R(t)

S(t)

Q(t)

Q(t)

R

S

Q

Q

R Q Q0 0 10 1 01 0 01 1 0

S Q Q0 0 10 1 01 0 01 1 0

1 0

10→1

32

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

R(t)

S(t)

Q(t)

Q(t)

R

S

Q

Q

R Q Q0 0 10 1 01 0 01 1 0

S Q Q0 0 10 1 01 0 01 1 0132

1 0

1 1→0

132 ps

33

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

R(t)

S(t)

Q(t)

Q(t)

R

S

Q

Q

R Q Q0 0 10 1 01 0 01 1 0

S Q Q0 0 10 1 01 0 01 1 0132

1 0

1 1→0

34

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

R(t)

S(t)

Q(t)

Q(t)

R

S

Q

Q

R Q Q0 0 10 1 01 0 01 1 0

S Q Q0 0 10 1 01 0 01 1 0

1 0

01→0

35

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

R(t)

S(t)

Q(t)

Q(t)

R

S

Q

Q

R Q Q0 0 10 1 01 0 01 1 0

S Q Q0 0 10 1 01 0 01 1 0132

1 0

0 0→1

132 ps

36

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

R(t)

S(t)

Q(t)

Q(t)

R

S

Q

Q

R Q Q0 0 10 1 01 0 01 1 0

S Q Q0 0 10 1 01 0 01 1 0132

1 0

0 0→1

37

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

R(t)

S(t)

Q(t)

Q(t)

R

S

Q

Q

R Q Q0 0 10 1 01 0 01 1 0

S Q Q0 0 10 1 01 0 01 1 0

38

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

R(t)

S(t)

Q(t)

Q(t)

R

S

Q

Q

R Q Q0 0 10 1 01 0 01 1 0

S Q Q0 0 10 1 01 0 01 1 0

0

01→0

1→0

39

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

R(t)

S(t)

Q(t)

Q(t)

R

S

Q

Q

R Q Q0 0 10 1 01 0 01 1 0

S Q Q0 0 10 1 01 0 01 1 0

132

132

0

0 0→1

0→1

132 ps

132 ps

40

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

R(t)

S(t)

Q(t)

Q(t)

R

S

Q

Q

R Q Q0 0 10 1 01 0 01 1 0

S Q Q0 0 10 1 01 0 01 1 0

132

1320→1

0→10

0

41

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

R(t)

S(t)

Q(t)

Q(t)

R

S

Q

Q

R Q Q0 0 10 1 01 0 01 1 0

S Q Q0 0 10 1 01 0 01 1 0

132

132

0

0 1→0

1→0

132 ps

132 ps

42

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

R(t)

S(t)

Q(t)

Q(t)

R

S

Q

Q

R Q Q0 0 10 1 01 0 01 1 0

S Q Q0 0 10 1 01 0 01 1 0

132

132

0

0 1→0

1→0

43

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

R(t)

S(t)

Q(t)

Q(t)

R

S

Q

Q

R Q Q0 0 10 1 01 0 01 1 0

S Q Q0 0 10 1 01 0 01 1 0

132

132

0

0 0→1

0→1

44

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

R(t)

S(t)

Q(t)

Q(t)

R

S

Q

Q

R Q Q0 0 10 1 01 0 01 1 0

S Q Q0 0 10 1 01 0 01 1 0

45

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

R(t)

S(t)

Q(t)

Q(t)

R(t) S(t) Q(t+∆t)0 0 Q(t)0 1 11 0 01 1 prohibido

R

S

Q

Q

132 ps

264 ps

264 ps

132 ps

132

132

46

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

R

S

Q

Q

R

S

Q

Q

Biestable SR asíncrono(implementación con NOR)

R(t) S(t) Q(t+t)0 0 Q(t)

0 1 1

1 0 01 1 prohibido

47

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

R

S

Q

Q

R

S

Q

Q

R

S

Q

Q


R(t) S(t) Q(t+t)0 0 Q(t)

0 1 1

1 0 01 1 prohibido

48

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

R

S

Q

Q

R

S

Q

Q

R

S

Q

Q

R

S

Q

Q


R(t) S(t) Q(t+t)0 0 Q(t)

0 1 1

1 0 01 1 prohibido

49

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

R

S

Q

Q

R

S

Q

Q

R

S

Q

Q

R

S

Q

Q


R(t) S(t) Q(t+t)0 0 Q(t)

0 1 1

1 0 01 1 prohibido

50

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

R

S

Q

Q


R

S

Q

Q

Biestable SR asíncrono(implementación con NAND)

R

S QR

S Q

Q

Q

R(t) S(t) Q(t+t)0 0 Q(t)

0 1 1

1 0 01 1 prohibido

R(t) S(t) Q(t+t)0 0 prohibido

0 1 0

1 0 11 1 Q(t)

R

S Q

Q

51

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

G(t) R(t) S(t) Q(t+t)0 X X Q(t)1 0 0 Q(t)1 0 1 11 1 0 01 1 1 prohibido

R

S

Q

QG

52

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

Rb

Sb

Q

Q

G R Rb0 0 00 1 01 0 01 1 1

G S Sb0 0 00 1 01 0 01 1 1

Rb = G∙R Sb = G∙S

R

SG

Rb/Sb =0 si G=0

R/S si G=1


R

S

Q

QG

53

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14


R

S

Q

Q

G

Biestable SR síncrono disparado por nivel(Latch SR)

R

S

Q

QG

Rb

Sb

Q

Q

G R Rb0 0 00 1 01 0 01 1 1

G S Sb0 0 00 1 01 0 01 1 1

Rb = G∙R Sb = G∙S

R

SG

Rb/Sb =0 si G=0

R/S si G=1

54

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

R

S

Q

Q

G


R

S

Q

Q

G


R

S

Q

QG

55

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

R

S

Q

Q

G


R

S

Q

Q

G

R

S

Q

Q

G


R

S

Q

QG

56

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

R

S

Q

Q

G


R

S

Q

Q

G

R

S

Q

Q

G


R

S

Q

QG

57

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

R

S

Q

Q

G


R

S

Q

Q

G


R

S

Q

QG

58

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

R

S

Q

Q

G

G(t)

S(t)

R(t)

Q(t)

R(t) S(t) G(t) Q(t+t)X X 0 Q(t)0 0 1 Q(t)0 1 1 11 0 1 01 1 1 prohibido

0

0

0

0

0

0

1

59

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14


R

S

Q

Q

G

G(t)

S(t)

R(t)

Q(t)

0

0

0

0

0

1

0→1

60

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14


R

S

Q

Q

G

G(t)

S(t)

R(t)

Q(t)

0

0→1

1

00→1

1→0

0→1

61

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14


R

S

Q

Q

G

G(t)

S(t)

R(t)

Q(t)

0

0→1

1

00→1

1→0

0→1180

444 ps

132

132

62

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14


R

S

Q

Q

G

G(t)

S(t)

R(t)

Q(t)

0

1

01

01→0

1→0

63

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14


R

S

Q

Q

G

G(t)

S(t)

R(t)

Q(t)

1

01

00

0

0→1

64

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14


R

S

Q

Q

G

G(t)

S(t)

R(t)

Q(t)

01

00

0

1

1→0

65

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14


R

S

Q

Q

G

G(t)

S(t)

R(t)

Q(t)

0

1

0

0→1

0→11→0

0→1

66

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14


R

S

Q

Q

G

G(t)

S(t)

R(t)

Q(t)

0

1

0

0→1

0→11→0

0→1

312 ps

180132

67

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14


R

S

Q

Q

G

G(t)

S(t)

R(t)

Q(t)

0

1

0

1→0

0

1

1→0

68

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14


G(t)

S(t)

R(t)

Q(t)

R

S

Q

Q

G

0

0→1

00→1

1→0

0→11

69

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14


G(t)

S(t)

R(t)

Q(t)

R

S

Q

Q

G

0

0→1

00→1

1→0

0→1180

132

132

444 ps

1

70

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14


G(t)

S(t)

R(t)

Q(t)

R

S

Q

Q

G

0 01

01

0→11→0

71

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14


G(t)

S(t)

R(t)

Q(t)

R

S

Q

Q

G 1

0 0

0→1 0→11→0

0→1

72

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14


G(t)

S(t)

R(t)

Q(t)

R

S

Q

Q

G 1

0 0

0→1 0→1

312 ps

1→0

0→1

132180

73

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14


G(t)

S(t)

R(t)

Q(t)

R

S

Q

Q

G

0 0

1

0

1

1→0

1→0

74

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14


R

S

Q

Q

G

G(t)

S(t)

R(t)

Q(t)444 ps

312 ps

444 ps

312 ps

180132

132180

75

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

DQ

QG

G(t) D(t) Q(t+t)0 X Q(t)1 0 01 1 1

76

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

R

S

Q

QD

D R0 11 0

R = D S = D

D S0 01 1G

DQ

QG

G(t) D(t) Q(t+t)0 X Q(t)1 0 01 1 1

77

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

R

S

Q

QD

D R0 11 0

R = D S = D

DQ

QG

G(t) D(t) Q(t+t)0 X Q(t)1 0 01 1 1

Q

Q

Biestable D síncrono disparado por nivel(Latch D)

D

G

D S0 01 1G

78

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

Q

QD

G

G(t) D(t) Q(t+t)0 X Q(t)1 0 01 1 1

G(t)

D(t)

Q(t)

0

0

1

0

10

0

79

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

Q

QD

G

G(t)

D(t)

Q(t)

0

0

1

0→1

1→00

0

G(t) D(t) Q(t+t)0 X Q(t)1 0 01 1 1

80

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

G(t) D(t) Q(t+t)0 X Q(t)1 0 01 1 1

Q

QD

G

G(t)

D(t)

Q(t)

0→1

0

0→1

0→1

1→0

1

0

81

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

Q

QD

G

G(t)

D(t)

Q(t)

0→1

0

0→1

0→1

1→0

1

0

444 ps

180132

132 G(t) D(t) Q(t+t)0 X Q(t)1 0 01 1 1

82

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

G(t)

D(t)

Q(t)

Q

QD

G

1

0

1

00

1→0

1→0

G(t) D(t) Q(t+t)0 X Q(t)1 0 01 1 1

83

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

G(t)

D(t)

Q(t)

Q

QD

G

1

0

0

0

01→0

0→1

G(t) D(t) Q(t+t)0 X Q(t)1 0 01 1 1

84

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

G(t) D(t) Q(t+t)0 X Q(t)1 0 01 1 1

G(t)

D(t)

Q(t)

Q

QD

G

1→0

0→1

0→1

00

1

0→1

85

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

G(t)

D(t)

Q(t)

Q

QD

G

1→0

0→1

0→1

00

1

0→1

180132

312 ps

G(t) D(t) Q(t+t)0 X Q(t)1 0 01 1 1

86

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

G(t)

D(t)

Q(t)

Q

QD

G

0

1

00

1

1→0

1→0

G(t) D(t) Q(t+t)0 X Q(t)1 0 01 1 1

87

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

G(t)

D(t)

Q(t)

Q

QD

G

1→0

0→0

1→01→0

0→1

1

0→1

G(t) D(t) Q(t+t)0 X Q(t)1 0 01 1 1

88

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

G(t)

D(t)

Q(t)

Q

QD

G

1→0

0→0

1→01→0

0→1

1

0→1180

132

100

412 ps

G(t) D(t) Q(t+t)0 X Q(t)1 0 01 1 1

89

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

G(t)

D(t)

Q(t)

Q

QD

G

444 ps

312 ps

444 ps

412 ps

G(t) D(t) Q(t+t)0 X Q(t)1 0 01 1 1

180132

100

180132

90

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

DQ

Q

D(t) CLK Q(t+1)0 01 1resto Q(t)

Biestable D síncrono disparado por flanco de subida(Flip‐flop D, implementación con NAND)

Q

Q

D

CLK

91

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

DQ

Q



Q

Q

S

R

CLK

D

Latch de salida

Latch de puesta a 1

Latch de puesta a 0

Q

Q

S

R

Q

Q

Q

QR

S

92

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

DQ

Q



Q

Q

D

0

1 Q

Q1

CLK

S

R

93

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

DQ

Q



Q

Q

D

0

1 Q

Q1

CLK

0

1

0 D=0

S

R

94

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

DQ

Q



Q

Q

D

0

1 Q

Q1

CLK

1

0

1 D=1

S

R

95

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

DQ

Q



Q

Q

D

0

1 Q

Q1

CLK

D

D

D

S

R

96

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

DQ

Q



Q

Q

D

0→1

1→D Q→D

Q→D1→D

CLK

D

D

D

S

R

97

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

DQ

Q



Q

Q

D

1

D D

DD

CLK

D

DD→1

S

R

98

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

DQ

Q



Q

Q

D

1

D D

DD

CLK

D

D→0

D→1

S

R

99

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

CLK(t)

D(t)

Q(t)264ps

396 ps

264 ps

Q

Q

D

0→1

1→0 0→1

1→01

CLK

1

0

1

Q

D

0→1

1 1→0

0→11→0

CLK

0

1

0

132132

132

132

132 Q

100

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

DQ

Q

D(t) CLK Q(t+1)0 01 1resto Q

Q

Q

CLK

D

Biestable D síncrono disparado por flanco de bajada(Flip‐flop D, implementación con NOR)

101

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

Dada una especificación de una conducta secuencial implementarla como una red de módulos combinacionales y biestables D, en donde:o Todos los biestables se conectan a una señal de reloj periódica.o Todos los biestables se disparan por flancos de la misma polaridad.o Toda realimentación incluye al menos un biestable.

Implementación canónica: realización directa de un diagrama de estados:o El registro de estado se implementa como un array de biestables D

disparados por flanco (todos de la misma polaridad) con reloj común.o 2 bloques de lógica combinacional implementan las funciones de salida

y de transición de estados.

102

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

Este método de síntesis sigue un modelo de temporización síncrona por flanco de reloj global, en donde:o Los cálculos que realiza el sistema se realizan ciclo a ciclo.o Las fronteras del ciclo están marcadas por las transiciones de igual

polaridad en el reloj común.o Al comienzo del ciclo, el sistema hace un cambio de estado mediante

la actualización simultánea de todos los biestables.o El nuevo estado provoca transiciones en las entradas de los módulos

combinacionales que a su vez provocarán transiciones en sus salidas.o El cálculo a realizar en el ciclo finaliza cuando todos los sistemas

combinacionales han alcanzado su régimen permanente.o Los valores permanentes a la salida de los módulos combinacionales

son utilizados para actualizar los biestables al comienzo del ciclo siguiente.

103

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

a

b

S0

a

bEstadoinicial

b ba

aNO

S1NO

S2NO

S3SI

reconocedor del patrón "abb"x z

Codificación domino: { a 0, b 1 }

Codificación codominio: { NO 0, SI 1 }

Codificación estados: { S0 (00), S1 (01), S2 (10), S3 (11) }

x q1 q0 q1' q0'0 0 0 0 10 0 1 0 10 1 0 0 10 1 1 0 11 0 0 0 01 0 1 1 01 1 0 1 11 1 1 0 0

q1 q0 z0 0 00 1 01 0 01 1 1

Func

ión

de tr

ansi

ción

de e

stad

os

Func

ión

de s

alid

a

Máquina de Moore

𝑞 ′ 𝑥 𝑞 𝑞𝑧 𝑞 𝑞

𝑞 ′ 𝑥 𝑞 ⊕ 𝑞

104

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14


𝑞 ′ 𝑥 𝑞 ⊕ 𝑞

105

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

DQ

Q

DQ

Q

CLK


𝑞 ′ 𝑥 𝑞 ⊕ 𝑞

106

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

DQ

Q

DQ

Q

CLK

𝑞

𝑞𝑞 ′

𝑞 ′

𝑞

𝑞


𝑞 ′ 𝑥 𝑞 ⊕ 𝑞

107

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

DQ

Q

DQ

Q

CLK

𝑞

𝑞𝑞 ′

𝑞 ′

𝑞

z


𝑞 ′ 𝑥 𝑞 ⊕ 𝑞

108

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

DQ

Q

DQ

Q

CLK

𝑞

𝑞𝑞 ′

𝑞 ′

𝑞

zx


𝑞 ′ 𝑥 𝑞 ⊕ 𝑞

109

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

DQ

Q

DQ

Q

CLK

xz

𝑞

𝑞𝑞 ′

𝑞 ′

𝑞


𝑞 ′ 𝑥 𝑞 ⊕ 𝑞

110

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

DQ

Q

DQ

Q

CLK

xz

𝑞

𝑞𝑞 ′

𝑞 ′

Función desalida

Función de transición de estados


𝑞 ′ 𝑥 𝑞 ⊕ 𝑞

111

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

Codificaciones distintas dan lugar a implementaciones diferentes de la misma máquina de estados.o Por ello es interesante elegir aquella codificación que reduzca al

máximo el coste/retardo de los circuitos de transición y salida.

x q1 q0 q1' q0'0 0 0 0 00 0 1 0 00 1 0 0 00 1 1 0 01 0 0 1 01 0 1 0 11 1 0 1 11 1 1 0 1

q1 q0 z0 0 00 1 01 0 01 1 1

Func

ión

de tr

ansi

ción

de e

stad

os

Func

ión

de s

alid

a


𝑞 ′ 𝑥𝑞

Codificación domino: { a 0, b 1 }

Codificación codominio: { NO 0, SI 1 }

Codificación estados: { S0 (01), S1 (00), S2 (10), S3 (11) }

requiere 2 puertas menos

112

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

DQ

Q

DQ

CLK


𝑞 ′ 𝑥𝑞

Q

𝑞

𝑞 ′

𝑞 ′

𝑞

𝑞

𝑞

113

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

𝑞

DQ

Q

DQ

CLK

𝑞

𝑞 ′

𝑞 ′


𝑞 ′ 𝑥𝑞

Q

z

𝑞

114

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

𝑞

DQ

Q

DQ

CLK

𝑞

𝑞 ′

𝑞 ′


𝑞 ′ 𝑥𝑞

Q

x z

𝑞

115

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

𝑞

DQ

Q

DQ

CLK

𝑞

𝑞 ′

𝑞 ′


𝑞 ′ 𝑥𝑞

Q

x z

116

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

DQ

Q

DQ

CLK

𝑞

𝑞

𝑞 ′

𝑞 ′

Función de transición de estados


𝑞 ′ 𝑥𝑞

Q

x z

Función desalida

117

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

¿Cual es el estado de un biestable al encenderlo?o Cualquiera de los 2 posibles.

¿Cual es el estado de un sistema secuencial al encenderlo?o Cualquiera de los posibles (incluyendo prohibidos).

Todos los sistemas secuenciales tienen una entrada de inicialización para llevarlos asíncronamente a un estado inicial.o Esta entrada global de reset deberá conectarse según la

codificación del estado inicial a la entrada de inicialización que corresponda de cada uno de los biestables del circuito.

118

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

Q

QD

G

CL

ST

D

G

Q

QST

CL

Biestable D síncrono disparado por nivelcon inicialización asíncrona

funcionamiento normal

inicialización

entradas contradictorias

G(t) D(t) CL(t) ST(t) Q(t+t)1 0 X 1 01 1 1 X 10 X 1 1 Q(t)0 X 0 1 00 X 1 0 1X X 0 0 prohibido1 1 0 1 prohibido1 0 1 0 prohibido

119

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

Q

Q

CLK

D

ST

CL

D CLK CL ST Q'X X 0 0 prohibidoX X 0 1 0X X 1 0 10 1 1 01 1 1 1resto 1 1 Q

D Q

QST

CL

Biestable D síncrono disparado por flanco de subidacon inicialización asíncrona

120

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14 El reset se distribuye según la codificación del estado inicial:

DQ

Q

DQ

Q

CLK

xz

𝑞

𝑞𝑞 ′

𝑞 ′ CL

CL

RST

S0

Estadoinicial

NO

Codificación: { S0 (00)... }

ST

1

ST

1𝑞 ′ 𝑥 𝑞 𝑞

𝑧 𝑞 𝑞

𝑞 ′ 𝑥 𝑞 ⊕ 𝑞

121

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14 El reset se distribuye según la codificación del estado inicial.

DQ

Q

DQ

CLK

𝑞

𝑞

𝑞 ′

𝑞 ′


𝑞 ′ 𝑥𝑞

Q

x z

S0

Estadoinicial

NO

Codificación: { S0 (01)... }

1

1

CL

CL

ST

ST

RST

122

FC

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Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

Implementación de biestables

Un biestable CMOS suele implementarse realimentando parejas de inversores a través de puestas de paso.

D

QCLK = ‘1’

D

CLK = ‘0’Qs

s

x y = x

D

QCLK

x y = x

Latch D CMOS

123

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

Retardo

En un biestable disparado por flanco, las salidas cambian en respuesta al flanco del reloj y NO al cambio de la entrada.o los retardos se miden desde dicho flanco, el máximo se denomina

retardo de propagación y el mínimo, retardo de contaminación.

Además, para que tenga un comportamiento predecible, la entrada debe estar estable en las proximidades del flanco:o Como mínimo debe estar estable durante el tiempo de setup (antes

del flanco) y durante tiempo de hold (después del flanco).

D

Q

clk

x

x

retardo de contaminaciónretardo de propagación

tiempo de setuptiempo de hold

D Q

124

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

Metaestabilidad

Cuando se viola el tiempo de hold o el de setup, el biestable entra en un estado metaestable caracterizado por:o El retardo de propagación del biestable no está acotado.o El valor de salida del biestable es impredecible y, por tanto, se

propagan en cadena valores inconsistentes por todo el circuito.

D

Q

clk

t

periodo de apertura (hold+setup)

el voltaje inicial alcanzado se amplifica exponencialmente

La salida del biestable todavía no es ni 0 ni 1

la salida hace un cambio de voltaje proporcional a la anchura de este intervalo

La salida converge a 0 ó a 1 en un tiempo no predecible

125

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

Reglas de diseño

Por tanto, un sistema secuencial con temporización por flanco tendrá un comportamiento correcto si:o El tiempo de ciclo del reloj es lo suficientemente largo para que todos los

sistemas combinacionales alcancen su régimen permanente. o Las entradas de todos los biestables permanecen estables durante su

periodo de apertura (hold+setup).

ligadura de retardo máximo:

)ttt(t ffs

lcd

ffdCLK

21

ligadura de retardo mínimo:21 ff

hlcc

ffc t)tt(

ff1 ff2

Dff2

Qff1

clk D QD Q

lógica combinacional

2ffst 2ff

htlcc

ffc tt 1

lcd

ffd tt 1

x

f(x)

CLKt

fx f(x)

El ff2 carga f(x)

clk

126

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

Reglas de diseño

No obstante, un sistema correctamente temporizado puede fallar si la señal de reloj no se distribuye adecuadamente:o Si la señal de reloj llega con retraso (skew) a las entradas de reloj de

algunos flip‐flops, el sistema se desincroniza.o Ídem si la frecuencia del reloj no es perfectamente regular (jitter).

ff1 ff2

Dff2

Qff1

clkff1 D QD Q

CLKt

clkff2

skewt

x

Los valores que carga ff2 son impredecibles

lógica combinacional

f

tskew

f(x)

f(x)• Distinta longitud de cable• Ruido (interferencias)• Diferente carga local• Variaciones locales de temperatura• etc...

clk

127

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

Reglas de diseño

Asimismo, un sistema también puede fallar si sus entradas cambian asíncronamente porque están conectadas a:o Las salidas de otro sistema con distinto reloj.o Un dispositivo puramente asíncrono (i.e pulsador)

En ambos casos es necesario utilizar sincronizadores.o El más básico consiste en conectar varios biestables D en cascada.

R

pulsador

D QD Qsistema

secuencial

sincronizador de 2 etapasclk

entrada asíncrona entrada síncrona

128

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

Generación de reloj

La señal de reloj primaria se genera externamente usando: o Cristal de cuarzo

o Oscilador integrado con frecuencia fija o programable

Dentro del chip esta señal se acondiciona y se multiplica/divide para obtener la frecuencia deseada.

XTAL

C

C

clkR

clkOSC clkOSCn

129

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14


La frecuencia (periodo) de reloj aumenta (disminuye) en cada generación tecnológica

Evolución de las frecuencia de reloj de procesadores Intelo 4004 (1971): 108 KHz (periodo 9.25 s)o 8086 (1978): 4.77 MHz (periodo 0.21 s)o 80386 (1985): 16 MHz (periodo 62.5 ns)o Pentium (1993): 66 MHz (periodo 15.2 ns)o Pentium 4 (2000): 1.5 GHz (periodo 667 ps)o Intel Core 2 Quad (2007): 2.4 GHz (periodo 417 ps)o Intel Core I7‐4770 (2013): 3.4 GHz (periodo 294 ps)

Si la velocidad de los coches hubiera crecido tan rápido:o Coche (1971): 100 Km/h (Madrid‐Barcelona 6h aprox.)o Coche (2013): 3 150 000 Km/h (Madrid‐Barcelona en menos de 1s)

130

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14


El diseño (físico) de una la red de distribución de reloj en un chip es un proceso complejo:o La señal de reloj tiene mucha conectividad (tiene mucha carga) y las

interconexiones son largas (muy resistivas y vulnerables al ruido).o Requiere trazar un árbol /red equilibrada de interconexiones, buffers

y otros elementos correctores de desfase (PLL, DLL).

En general es mala práctica que el reloj atraviese lógica:o Introduce un skew variable debido a la incertidumbre de la red.o Puede producir glitches que provoquen cambios espurios de estado.

• Esto también es aplicable al reset, si se desea evitar inicializaciones espurias.

D Qf

NOclk

x

131

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

Generación de reset

La señal de reset se genera externamente usando:o Un circuito RC

o Generador de reset integrado

rstR

C

power‐onmanual

rstRST

132

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

Biblioteca de celdas: CMOS 90 nm

Biestable Área (m2)

Retardo (ps)

Consumoestático(nW)

Consumodinámico(nW/MHz)

10.1376 221 (Q)386 (QN) 621 2359

22.1184 219 (Q)234 (QN) 144 463

24.8832 217 (Q)193 (QN) 140 284

32.2560 167 (Q)326 (QN) 164 281

31.3344 412 (Q)372 (QN) 152 161

35.0208 212 (Q)365 (QN) 167 215

fuen

te: S

ynop

sys

(SAE

D E

DK

90 n

m)

R Q

QS

D Q

QG

D Q

Q

D Q

Q

CL

D Q

QST

D Q

QST

CL

133

FC

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Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

Cálculo de la frecuencia máx. de reloj (CMOS 90 nm)

DQ

Q

DQ

Q

CLK

xz

𝑞

𝑞𝑞 ′

𝑞 ′ CL

CL

RST

180 180

180

237

171

100

167326

167326

suponiendo:thold = tsetup = 0

camino retardo

134

FC

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Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14


DQ

Q

DQ

Q

CLK

xz

𝑞

𝑞𝑞 ′

𝑞 ′ CL

CL

RST

180


camino retardo

xD1 180 ps

135

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14


DQ

Q

DQ

Q

CLK

xz

𝑞

𝑞𝑞 ′

𝑞 ′ CL

CL

RST

171

100


camino retardo

xD1 180 ps

xD0 271 ps

136

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14


DQ

Q

DQ

Q

CLK

xz

𝑞

𝑞𝑞 ′

𝑞 ′ CL

CL

RST

180167


camino retardo

xD1 180 ps

xD0 271 ps

CLK1z 347 ps

137

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14


DQ

Q

DQ

Q

CLK

xz

𝑞

𝑞𝑞 ′

𝑞 ′ CL

CL

RST

180

167


camino retardo

xD1 180 ps

xD0 271 ps

CLK1z 347 ps

CLK0z 347 ps

138

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14


DQ

Q

DQ

Q

CLK

xz

𝑞

𝑞𝑞 ′

𝑞 ′ CL

CL

RST

180

237167


camino retardo

xD1 180 ps

xD0 271 ps

CLK1z 347 ps

CLK0z 347 ps

CLK1D1 584 ps

139

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14


DQ

Q

DQ

Q

CLK

xz

𝑞

𝑞𝑞 ′

𝑞 ′ CL

CL

RST

180171

167


camino retardo

xD1 180 ps

xD0 271 ps

CLK1z 347 ps

CLK0z 347 ps

CLK1D1 584 ps

CLK1D0 518 ps

140

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14


DQ

Q

DQ

Q

CLK

xz

𝑞

𝑞 ′

𝑞 ′ CL

CL

RST

180

237

167𝑞


camino retardo

xD1 180 ps

xD0 271 ps

CLK1z 347 ps

CLK0z 347 ps

CLK1D1 584 ps

CLK1D0 518 ps

CLK0D1 584 ps

141

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14


DQ

Q

DQ

Q

CLK

xz

𝑞

𝑞𝑞 ′

𝑞 ′ CL

CL

RST

180171

167326


camino retardo

xD1 180 ps

xD0 271 ps

CLK1z 347 ps

CLK0z 347 ps

CLK1D1 584 ps

CLK1D0 518 ps

CLK0D1 584 ps

CLK0D0 677 ps

142

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14


DQ

Q

DQ

Q

CLK

xz

𝑞

𝑞𝑞 ′

𝑞 ′ CL

CL

RST

180 180

180

237

171

100

167326

167326


camino retardo

xD1 180 ps

xD0 271 ps

CLK1z 347 ps

CLK0z 347 ps

CLK1D1 584 ps

CLK1D0 518 ps

CLK0D1 584 ps

CLK0D0 677 ps

𝑡 max 𝑟𝑒𝑡𝑎𝑟𝑑𝑜 677 ps ⇒ 𝒇𝒄𝒍𝒌 1

𝑡1

677 · 10 s 𝟏. 𝟒𝟕 𝐆𝐇𝐳

143

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14


+167

+271

0 ps 700 ps 1400 ps 2100 ps 2800 ps 3500 ps 4200 ps

+417

584

clk(1.43 MHz)

x(t)

q1(t)

q0(t)

z(t)

q1'(t)

q0'(t)

144

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14


clk(1.43 MHz)

x(t)

q1(t)

q0(t)

z(t)

q1'(t)

q0'(t)

271

+167

+167

+180

+271

0 ps 700 ps 1400 ps 2100 ps 2800 ps 3500 ps 4200 ps

145

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14


518

+167

+167

+180

+351

x(t)

q1(t)

q0(t)

z(t)

q1'(t)

q0'(t)

clk(1.43 MHz)

0 ps 700 ps 1400 ps 2100 ps 2800 ps 3500 ps 4200 ps

146

FC

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Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14


677

+167

+167

+510

x(t)

q1(t)

q0(t)

z(t)

q1'(t)

q0'(t)

clk(1.43 MHz)

0 ps 700 ps 1400 ps 2100 ps 2800 ps 3500 ps 4200 ps

147

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14


347

+167

+347

+180

clk(1.43 MHz)

x(t)

q1(t)

q0(t)

z(t)

q1'(t)

q0'(t)

0 ps 700 ps 1400 ps 2100 ps 2800 ps 3500 ps 4200 ps

148

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14


584

+167

+347

+417

+271

clk(1.43 MHz)

x(t)

q1(t)

q0(t)

z(t)

q1'(t)

q0'(t)

0 ps 700 ps 1400 ps 2100 ps 2800 ps 3500 ps 4200 ps

149

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14


+167

+167

clk(1.43 MHz)

x(t)

q1(t)

q0(t)

z(t)

q1'(t)

q0'(t)

0 ps 700 ps 1400 ps 2100 ps 2800 ps 3500 ps 4200 ps

150

FC

tema 6:

Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14


clk

x(t)

q(t)

z(t)

q'(t)

0

1

(00)

0

1Estadoinicial

1 10

00

(01)0

(10)0

(11)1

00 01 10 01 10 11 01 10

01 00 10 00 01 11 10 11 01 00 10

0 10 0 0 0 0

0 1 0 1 1 0 1

(00) (01) (10) (01) (10) (11) (01)

151

FC

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Implem

entación

de sistem

as secue

nciales síncrono

sve

rsió

n 12

/09/

14

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