tema 5. circuitos secuenciales
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Circuitos Electrónicos DigitalesE.T.S.I. Telecomunicación
Universidad Politécnica de Madrid
CEDG - Tema 5 1
Circuitos Secuenciales
Circuitos secuenciales. Biestables. Registros. Contadores. Registros de
desplazamiento
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Circuitos secuenciales
CEDG - Tema 5 2
• Los valores de las señales de salida dependen de los valores de las señales de entrada actuales y de los que ha habido anteriormente (historia del circuito)
• Las variables llamadas estados guardan toda la información sobre la historia del circuito y permiten predecir la salida actual en base a su contenido y al de las señales de entrada actuales– Las variables de estado se guardan en uno o más bits
de información– Considerando como entradas las entradas del circuito y
las variables de estado, el diseño de un circuito secuencial es igual al de uno combinacional.
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Descripción de los circuitos secuenciales
CEDG - Tema 5 3
• Tabla de estados
– Para cada estado actual Q(t) especifica los estados siguientes Q(t+1) en función de las entradas actuales
– Para cada estado actual Q(t) especifica las salidas actuales en función de las entradas también actuales
• Diagrama de estados
Entradas SalidasEstado actual Estado siguiente
X Y Q1(t) Q2(t) Q1(t+1) Q2(t+1) W S
0/X 1/0
P0 P1
0/0
1/1
1/1 1/1
0/0 P3
P2
1/1
P4P5
0/1
0/0
0/0
1/1
– Versión gráfica de la tabla de estados
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Señales de reloj• Muy importantes en los circuitos secuenciales,
pues son la referencia de tiempo– Las variables de estado deben cambiar con los flancos
de reloj
CEDG - Tema 5 4
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Elemento biestable• Es el circuito secuencial más simple y presenta
dos estados estables• Tiene dos estados que se codifican con una
variable (por ejemplo Q)
HIGH LOW
LOW HIGH
LOW HIGH
HIGH LOW
CEDG - Tema 5 5
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Cómo controlar un elemento biestable
CEDG - Tema 5 6
• Del biestable inicial se pasa a la:
Báscula R-S con puertas NOR
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Funcionamiento de una báscula R-S
Problema de estabilidad si R y S pasan de “1” a “0”simultáneamente
CEDG - Tema 5 7
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Parámetros de temporización de una báscula R-S
CEDG - Tema 5 8
• Retardo de propagación tp– Paso de bajo a alto tpLH– Paso de alto a bajo tpHL
• Anchura mínima del pulso tpw(min)
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Implementación de una báscula R-S utilizando puertas NAND
CEDG - Tema 5 9
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Báscula R-S con “enable”• C permite o impide que las entradas R y S lleguen
a la báscula.• Las puertas NAND hacen el papel de inversores
para las señales R y S (cuando C=1)
CEDG - Tema 5 10
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“Latch” tipo D• La salida Q sigue a la entrada D validada con C
CEDG - Tema 5 11
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Parámetros de temporización de un “Latch” tipo D
• Retardos de propagación (de C y de D)• Tiempo de “setup” (D antes del flanco de C)• Tiempo de “hold” (D después del flanco de C)
CEDG - Tema 5 12
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Flip-Flop tipo-D (activado por flanco)
CEDG - Tema 5 13
Los “latch” son activos por nivel, los “Flip-Flop” lo son por flanco
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Parámetros de temporización de un Flip-Flop D
• Retardo de propagación (desde el flanco de CLK)• Tiempo de “setup” (D antes del flanco de CLK)• Tiempo de “hold” (D después del flanco de CLK)
CEDG - Tema 5 14
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Flip-Flop D (hoja comercial 74HC74)
CEDG - Tema 5 15
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Flip-Flop D (hoja comercial 74HC74)
CEDG - Tema 5 16
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Flip-Flop D (hoja comercial 74HC74)
CEDG - Tema 5 17
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Flip-Flops tipo J-K
CEDG - Tema 5 18
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Flip-Flops tipo T
• Muy importantes para realizar contadores
CEDG - Tema 5 19
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Registros y “latches” de varios bits
CEDG - Tema 5 20
• 74x175• Dispone de una señal
de “clear” asíncrono CLR_L
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CEDG - Tema 5 21
Registro de 8 bits (octal)• 74x374• Salida triestado
controlada por OE_L
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Otros registros octales
CEDG - Tema 5 22
CLK
• 74x273“clear” asíncrono CLR_L
• 74x377“enable” de reloj EN_L
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Parámetros de temporización en circuitos secuenciales
D Q
CLK
D Q
CLK
Lógicacombinacional
f(A,B,..)
D1 Q1 D2 Q2tFF1
tFF2tcombBiestables D con tset-up y thold
CEDG - Tema 5 23
tFF1 tFF1
A BQ1
D2
tcomb_min tcomb_max tcomb_maxtcomb_min
f(A) f(B)tFF2
f(A)Q2
tset-up
A BD1
CLK
thold
Tclock
tFF1 + tcomb_max + tset-up ≤ Tclock
thold ≤ tFF1 + t comb_min
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Contadores• Cualquier circuito secuencial cuyo diagrama de
estados es un único ciclo
RESET EN
EN
ENEN EN
EN
EN
EN′EN′ EN′
EN′EN′EN′
CEDG - Tema 5 24
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CEDG - Tema 5 25
LSB
MSB
Contador síncrono I
• Se colocan Flip-Flops T en cascada y se utiliza una lógica de “enable” para sus relojes
Lógicade “enable” serie
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CEDG - Tema 5 26
LSB
MSB
Contador síncrono II
• Versión con lógica de “enable” en paralelo
Lógicade “enable” paralelo
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CEDG - Tema 5 27
Contador de 4 bits
74x163 MSI
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Funcionamiento del contador 74x163
CEDG - Tema 5 28
• Libre -> ÷16• Cuenta si ENP y ENT están activos
• Borrado (Clear) si CLR está activo (no efectúa cuenta)
• Carga ABCD en QAQBQCQD si LD estáactivo y CLR está desactivado (no efectúa cuenta)
• Todas las operaciones tienen lugar con flanco positivo de CLK
• RCO se activa si ENT es activo y si Count=15 (salida de acarreo)
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Funcionamiento libre del contador binario de 4 bits 74x163
• Funcionamiento como divisor por 16
CEDG - Tema 5 29
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CEDG - Tema 5 30
Hoja comercialde contadoresbinarios
74HC16174HC163
y de décadas
74HC16074HC162
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Hoja comercial de contadores binarios y de décadas
CEDG - Tema 5 31
![Page 32: Tema 5. Circuitos Secuenciales](https://reader033.vdocuments.co/reader033/viewer/2022052214/5571f44149795947648f3fe8/html5/thumbnails/32.jpg)
CEDG - Tema 5 32
Cronogramas de los contadores
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Secuencia de cuenta modificada
• Se carga 0101 (5) después de que Count = 15• 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 5, 6, …• Funcionamiento como divisor por 11
CEDG - Tema 5 33
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Solución alternativa
CEDG - Tema 5 34
truco paraahorrarentradas en la puerta
• Borrado después de que Count = 1010 (10)• 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 0, 1, 2, 3, …• Funcionamiento como divisor por 11 ó contador módulo 11
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CEDG - Tema 5 35
Otro ejemplo de cuenta, de
3 a 12
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Encadenado de contadores• RCO (ripple carry out) se activa en el estado 15, si
ENT está activo
CEDG - Tema 5 36
![Page 37: Tema 5. Circuitos Secuenciales](https://reader033.vdocuments.co/reader033/viewer/2022052214/5571f44149795947648f3fe8/html5/thumbnails/37.jpg)
Registros de desplazamiento• Utilizados para el
manejo de datos serie como RS-232, transmisión y recepción de módem, Ethernet, SONET, etc.
• Registro de desplazamiento con entrada serie SERIN y salida serie SEROUT
CEDG - Tema 5 37
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Conversión serie a paralelo• Las salidas de los
Flip-flops pueden utilizarse como salida paralelo 1Q..NQ
• Registro de desplazamiento con entrada serie y salida paralelo
• El número de ciclos de reloj define el desplazamiento
CEDG - Tema 5 38
![Page 39: Tema 5. Circuitos Secuenciales](https://reader033.vdocuments.co/reader033/viewer/2022052214/5571f44149795947648f3fe8/html5/thumbnails/39.jpg)
CEDG - Tema 5 39
Hoja comercial del Registro de desplazamientode 8 bits (entrada serie/ salida paralelo) 74HC164
![Page 40: Tema 5. Circuitos Secuenciales](https://reader033.vdocuments.co/reader033/viewer/2022052214/5571f44149795947648f3fe8/html5/thumbnails/40.jpg)
Conversión paralelo a serie
CEDG - Tema 5 40
• Las entradas de dato D pueden multiplexarse con entradas paralelo 1D..ND mediante una señal de control LOAD/SHIFT
• Registro de desplazamiento con entrada paralelo y salida serie
mux
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Circuito con todas las conversiones
• Igual al anterior, pero utilizando las salidas paralelo 1Q..NQ
• Registro de desplazamiento entrada paralelo y salida paralelo
CEDG - Tema 5 41
![Page 42: Tema 5. Circuitos Secuenciales](https://reader033.vdocuments.co/reader033/viewer/2022052214/5571f44149795947648f3fe8/html5/thumbnails/42.jpg)
CEDG - Tema 5 42
Registro de desplazamiento
universal74x194
• Desplazamiento a la izquierda
• Desplazamiento a la derecha
• Carga• Almacenamiento
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Hoja comercial del registro de desplazamiento universal 74HC194
CEDG - Tema 5 43
![Page 44: Tema 5. Circuitos Secuenciales](https://reader033.vdocuments.co/reader033/viewer/2022052214/5571f44149795947648f3fe8/html5/thumbnails/44.jpg)
Hoja comercial del registro de desplazamiento universal 74HC194
CEDG - Tema 5 44