SEP DGEST SNEST

INSTITUTO TECNOLÓGICO DE MATAMOROS

DEPARTAMENTO DE INGENIERÍA ELÉCTRICA Y ELECTRÓNICA

Diseño Digital con VHDL

Equipo:

Alumno(s): Núm. de control:

Mario Arturo Cruz Colunga 11260077

Miguel Angel Fierros Peña 11260081

Hermenegildo Martínez de la Cruz 11260095

Jorge Alejandro Reyes Torres 11260108

H. MATAMOROS, TAM. 1 de Octubre del 2013

Practica 5

Objetivo:

Implementar los flip flop D,RS y RS síncrono mediante la programación VHDL.

Marco teórico:

El flip-flop RS es un dispositivo asíncrono. No opera en conjunción con un reloj o dispositivo de temporización.

Flip Flop RS síncrono:

El flip-flop RS síncrono opera en conjunción con un reloj, en otras palabras opera sincronizadamente. Su símbolo lógico se muestra a continuación. Es igual a un flip-flop RS añadiéndole una entrada de reloj.

Flip Flop D:

El flip-flop tipo D, sigue a la entrada, haciendo transiciones que coinciden con las de la entrada. El término "D", significa dato; este "flip-flop" almacena el valor que está en la línea de datos. Se puede considerar como una celda básica de memoria. Un flip-flop D, se puede hacer con un flip-flop set/reset, uniendo la salida set (estado alto) con la salida reset (estado bajo), a través de un inversor.

Material:

Laptop

Kit spartan3e

Software aldec HDL, xilinx ISE, adept.

Procedimiento:

Se crea nuevo proyecto en aldec HDL Se escribe el código VHDL en el nuevo proyecto

library IEEE;use IEEE.std_logic_1164.all;

entity RS is port( R : in STD_LOGIC; S : in STD_LOGIC; Q : out STD_LOGIC; QN : out STD_LOGIC );end RS;

architecture RS of RS is

---- Signal declarations used on the diagram ----

signal NET1201 : STD_LOGIC;signal NET1296 : STD_LOGIC;signal NET64 : STD_LOGIC;signal NET75 : STD_LOGIC;signal NET839 : STD_LOGIC;signal NET947 : STD_LOGIC;begin---- Component instantiations ----NET75 <= not(S);NET64 <= not(R);NET947 <= not(NET1201);NET1296 <= NET64 and NET947;QN <= not(NET1296);NET839 <= not(NET1296);Q <= not(NET1201);NET1201 <= NET839 and NET75;end RS;

library IEEE;use IEEE.std_logic_1164.all;

entity RSC is port( CLK : in STD_LOGIC; R : in STD_LOGIC; S : in STD_LOGIC; Q : out STD_LOGIC; QN : out STD_LOGIC );end RSC;

architecture RSC of RSC is

---- Signal declarations used on the diagram ----

signal NET44 : STD_LOGIC;signal NET53 : STD_LOGIC;signal NET62 : STD_LOGIC;signal NET71 : STD_LOGIC;signal NET76 : STD_LOGIC;signal NET81 : STD_LOGIC;begin---- Component instantiations ----NET81 <= not(CLK and R);NET76 <= not(CLK and S);NET44 <= NET62 and NET81;NET53 <= NET76 and NET71;NET71 <= not(NET44);NET62 <= not(NET53);Q <= not(NET44);QN <= not(NET53);end RSC;

library IEEE;use IEEE.std_logic_1164.all;entity D is port( CLK : in STD_LOGIC; D : in STD_LOGIC; Q : out STD_LOGIC; QN : out STD_LOGIC );end D;architecture D of D is---- Signal declarations used on the diagram ----signal NET46 : STD_LOGIC;signal NET49 : STD_LOGIC;signal NET60 : STD_LOGIC;signal NET66 : STD_LOGIC;signal NET72 : STD_LOGIC;signal NET74 : STD_LOGIC;signal NET90 : STD_LOGIC;begin---- Component instantiations ----NET74 <= not(CLK and D);NET72 <= not(CLK and NET90);NET49 <= NET60 and NET74;NET46 <= NET72 and NET66;NET66 <= not(NET49);NET60 <= not(NET46);Q <= not(NET49);QN <= not(NET46);NET90 <= not(D);end D

Observaciones y conclusiones:

La creación del proyecto se realizó mediante un diagrama BDE el cual al principio dio problemas al conectar una salida externa y una interna a un solo punto por lo cual separamos la salida con ayuda de dos inversores, logrando realizar la implementación en el kit Basys 2.