práctica maquinas de estado

7/21/2019 Práctica maquinas de estado

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PRÁ CTICÁ 4

Fco Javier Reolid Arocas

ContenidoTabla de ilustraciones .................................................................................................................... 1

Índice de tablas ............................................................................................................................. 1

Objetivos de la práctica: ................................................................................................................ 2

E1. PULSE_L ................................................................................................................................... 3

E2. 13-bit TIMER ............................................................................................................................ 5E3. 10-bit Shift Register ................................................................................................................. 7

E4. Controlador ............................................................................................................................. 9

E5 Transmisor serie asíncrono .................................................................................................... 11

Tabla de ilustracionesIlustración 1. Circuito transmisor asíncrono ................................................................................. 2

Ilustración 2. Circuito PULSE_L ...................................................................................................... 3Ilustración 3. Cronograma PULSE_L .............................................................................................. 3

Ilustración 4. Simulación PULSE_L ................................................................................................. 4

Ilustración 5. Circuito TIMER ......................................................................................................... 5

Ilustración 6. Simulación TIMER .................................................................................................... 6

Ilustración 7. Circuito SHIFT_REG .................................................................................................. 7

Ilustración 8. Simulación SHIFT_REG ............................................................................................. 8

Ilustración 9. Diagrama de estados ............................................................................................... 9

Ilustración 10. Simulación CONTROLLER ..................................................................................... 10

Ilustración 11. Transmisor serie asíncrono ................................................................................. 11

Índice de tablasTabla 1. Recursos PULSE_L ............................................................................................................ 4

Tabla 2. Recursos TIMER ............................................................................................................... 6

Tabla 3. Recursos SHIFT_REG ........................................................................................................ 7

Tabla 4. Valores de las salidas para cada estado .......................................................................... 9

Tabla 5. Recursos CONTROLLER .................................................................................................. 10

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2

Objetivos de la práctica:- Modelar FSMs con Verilog HDL.

-

Controlar data-paths con FSMs.

-

Diseñar sistemas RTL.

Para conseguir estos objetivos vamos a diseñar un transmisor serie asíncrono, de manera que

podremos realizar una comunicación entre la FPGA y el PC.

En la siguiente figura podemos observar el circuito.

Ilustración 1. Circuito transmisor asíncrono



3

E1. PULSE_LDiseño de un generador de pulsos que se comportará como indica el siguiente cronograma, el

diseño lo haremos utilizando modelado FSM.

Módulo PULSE_L

Ilustración 2. Circuito PULSE_L Ilustración 3. Cronograma PULSE_L



4

Listado de Recursos PULSE_L

LUTs

4 entradas 0

3 entradas 0

<=2 entradas 2

Elementos lógicos Modo normal 2

Modo aritmético 0

Registros totales 3

I/O pins 4/529

Tabla 1. Recursos PULSE_L

Test bench PULSE_L

En la simulación podemos observar que cuando la entrada Pi pasa a ‘0’, después de dos flancos

positivos de reloj obtenemos un pulso en la salida Po, de duración un ciclo de reloj.

Ilustración 4. Simulación PULSE_L



5

E2. 13-bit TIMERDiseño de un contador de 13 bits.

Módulo TIMER

Ilustración 5. Circuito TIMER



6

Listado de Recursos TIMER

LUTs

4 entradas 5

3 entradas 1

<=2 entradas 14


Modo aritmético 12

Registros totales 14

I/O pins 17/529

Tabla 2. Recursos TIMER

Test bench TIMER

Observando la simulación vemos que con load a ‘1’ se carga el valor de M y estando el enable a

’1’ se inicia la cuenta decreciente, cuando ésta llega a ‘0’ aparece un pulso en la salidaQ.

Ilustración 6. Simulación TIMER



7

E3. 10-bit Shift RegisterDiseño de un registro de desplazamiento de 10 bits.

Módulo SHIFT_REG

Listado de Recursos SHIFT_REG

LUTs

4 entradas 1

3 entradas 9

<=2 entradas 2


Modo aritmético 0


I/O pins 15/529

Tabla 3. Recursos SHIFT_REG

Ilustración 7. Circuito SHIFT_REG



8

Test bench SHIFT_REG

En la simulación podemos apreciar como al estar load a ‘1’ se carga el valor deDATA, hemos

elegido el valor 10´b1010101010 para poder apreciar más fácilmente el buen funcionamiento

del circuito. Cuando SHIFT se pone a ‘1’ después de haber hecho la carga, aparece 1 a la salida

SOUT .

Ilustración 8. Simulación SHIFT_REG



9

E4. ControladorDiseño del controlador mediante modelado FSM. En la siguiente figura podemos observar el

diagrama de estados.

Módulo CONTROLLER

ESTADO LOAD_SR SHIFT_SR BUSY LOAD_TS COUNT_TS LOAD_TB COUNT_TB

INIT 0 0 0 0 0 0 0

CARGA 1 0 1 1 0 1 0

CUENTA 0 0 1 0 0 0 1TRX 0 1 1 0 1 0 1

Tabla 4. Valores de las salidas para cada estado

Ilustración 9. Diagrama de estados



10

Listado de Recursos CONTROLLER

Test bench CONTROLLER

Con la simulación apreciamos el valor de las salidas para cada estado.

Ilustración 10. Simulación CONTROLLER

LUTs

4 entradas 2

3 entradas 0

<=2 entradas 4


Modo aritmético 0

Registros totales 4

I/O pins 12/529

Tabla 5. Recursos CONTROLLER



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E5 Transmisor serie asíncronoMediante modelado estructural se realiza el conexionado del circuito que se corresponde con

el transmisor serie asíncrono.

Módule TSA

Ilustración 11. Transmisor serie asíncrono



12

Listado de recursos TSA

El test bench no se ha realizado ya que se cargó directamente en la placa y se comprobó su

correcto funcionamiento haciendo una transmisión entre la FPGA y el PC.

LUTs

4 entradas 34

3 entradas 20

<=2 entradas 34


Modo aritmético 24


I/O pins 28/529

práctica maquinas de estado

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