Universidad Latina de Panam

Facultad de ingeniera

Sistemas digitales 2Diseo de un operador de suma de 8 bits

Profesor: Salvatore Ambrosino

Integrantes:Arenas EnzoChavarra Carla 2-729-1570Taylor Tyson 8-818-734

Introduccin

En este trabajo se desea disear un sumador-restador de 8 bits para realizar diferentes representaciones numricas. Concretamente para binario puro (nmeros sin signo), complemento a 2 y complemento a 1.En este tipo de circuito se pretende disear un operador de suma de 8 bits que est basado en el circuito sumador completo elemental (1 bit). Es el diseo ms sencillo en el que se propaga el acarreo desde el bit de menor peso hasta el de mayor peso corrigiendo los resultados de los sumadores elementales. Aun cuando esta implementacin no sea la ms rpida es la de menor coste en nmero de puertas lgicas

Diseo de un operador de suma de 8 bits

El operador de suma de 8 bits basado en el circuito sumador completo elemental (1 bit). Es uno de los diseos ms sencillo en el que se propaga el acarreo desde el bit de menor peso hasta el de mayor peso corrigiendo los resultados de los sumadores elementales. Aun cuando esta implementacin no sea la ms rpida es la de menor coste en nmero de puertas lgicas.

El circuito sumador completo elemental es aquel que cumple la tabla de verdad correspondiente a la suma de 2 operandos de 1 bit ms el acarreo de la etapa anterior, generando el bit de suma y el acarreo a la etapa siguiente.

Los pasos a seguir se dan a continuacin: 1. Modelar mediante una descripcin comportamental las puertas XOR y NAND con retardo de 2 ns en ambos casos para simplificar y comprobar su funcionamiento. La arquitectura contendr un proceso donde se habr definido el comportamiento mediante una funcin lgica. 2. Modelar mediante una descripcin estructural un sumador completo y comprobar su funcionamiento. La arquitectura contendr la instanciacin de los componentes y su conexionado. 3. Modelar mediante una descripcin estructural un sumador de 8 bits basado en el componente anterior. Se instanciar el componente sumador completo y se realizar el conexionado. 4. Comprobar el correcto funcionamiento del operador de suma mediante el modelado de un test-bench que inyecte seales al mismo.

SOLUCIN El modelo de la puerta XOR ser el siguiente:

La descripcin del comportamiento de esta puerta se podra haber hecho mediante un proceso que contuviera una funcin condicional en vez de una funcin lgica o mediante cualquier otra funcin que hubiramos considerado conveniente.Es importante: Al seguir la gua de prueba me dio error en la seccin del retardo ya que el MAXPLUS 2 con la licencia actual no soporta estos comandos.

Se procedi sin los retardos con el siguiente cdigo:

El modelo de la puerta NAND ser el siguiente:

Al igual que en el caso anterior, la descripcin del comportamiento de esta puerta se podra hacer mediante un proceso que definiera cualquier otra funcin que hubiramos considerado conveniente.

A continuacin se da el modelo correspondiente al sumador completo. Se han instanciado los dos componentes anteriores en una arquitectura estructural.

Ahora la prueba en el tiempo del circuito:

Es importante resaltar que como se le aplican los retardos a un circuito para as tener una prueba de cuando falla la transmisin y sacar el porcentaje de error

Ahora se utiliza el siguiente cdigo para aplicarle retardos al circuito

Prueba del tiempo

Para pensar1. Qu combinaciones de operandos generan el mximo retardo? Son combinaciones de operandos o secuencias de ellos? Es posible establecer alguna ley que rija este comportamiento? El retardo mximo seria dado por los operandos de multiplicacin y de potencia ya que generaran un mayor retardo como la formula siguiente.

2. Qu sucede si suponemos que el retardo de las puertas involucradas en el sumador elemental no es igual? Asumimos que el retardo de la puerta XOR es de 3ns mientras que el de la NAND es de 2 ns. Calcular el retardo en este caso y establecer una expresin analtica, como la ecuacin previa, que lo determine.

La n = 8 bits del sumador, al pasar por la puerta XOR la formula del retardo seria:Retardo = [2(8 - 1) + 3]* 3 = 51La n = 8 bits del sumador, al pasar por la puerta NAND la formula del retardo seria:Retardo = [2(8 - 1) + 3]* 2 = 34

3. Qu sucede si asumimos que el acarreo de entrada es siempre nulo? Afecta esto al tiempo total de retardo del operador? Si porque al no tener operador la frmula del retardo solamente no se multiplica por el retardo del mismo pero si se suma al total.

Conclusin

Carla Chavarra

En conclusin con la realizacin de este diseo de sumador de 8 bits se identifico la funcin de cada unos de los pines de las compuertas utilizadas.Este tipo de circuitos se deben realizar con mucha tranquilidad y con tiempo para que los resultados sean positivos. Resalto que en la prctica los circuitos sumadores manejan informaciones binarias con una longitud de palabra superior a 1 bit, por lo que es preciso ampliar la funcionalidad del semisumador a un dispositivo capaz de realizar sumas binarias de n bits,

ConclusinTyson Taylor

En la forma en que se programa en max plus para crear un sumador con volmenes grandes de datos puede resultar cmodo importarlos desde un archivo de texto usando la opcin de men File/Import Vector File. Para comprender el formato puede referirse a la ayuda de Max+Plus II aunque un buen punto de partida puede ser exportar un ejemplo con la opcin de men File/Create Table File.