8/12/2019 Paper Matlab Vhdl

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Resumeneste tr abajo presenta l a ruta desde el di seo teor ico

con Simuli nk/M atlab, a una aplicacin en una FPGA, el lenguaje

de programacin de una FPGA es VHDL , porlotanto esto se logra

usando las conexiones existentes de Simuli nk par a generar cdigo

VHDL.

Palabras clave

FPGA: File-Programmable gate array

VHDL: Lenguaje de descripcin de HardwareSimulink: Erramienta de alto nivel de programacin por

bloques

Matlab: herramienta de alto nivel de programacin

programacin

MathWorks:Compania especializada en calculo matemtico

con sus principales productos Simulink y Matlab

I. INTRODUCCIONSin embargo, el xito de VHDL para el diseo de circuitos

integrados es indiscutible. Por desgracia, no es la falta de

herramientas disponibles vincular herramientas VHDL con

tal de alto nivel herramientas de filtro de diseo / simulacin

digitales como Matlab y Simulink, Que actuan en los

niveles ms altos. El diseador que dise y prob su diseo

tericamente el uso de herramientas de alto nivel es

requerido para pasar el mismo o ms tiempo en el diseo de

la estructura y la arquitectura por su diseo terico,

simularlo, probarla y fabricarlo. Esto implica un peligroso

romper en la integridad del flujo de diseo, dando

oportunidades para inconsistencias a arrastrarse pulg Una

alta integridad automatizado vnculo entre el diseo terico y

la aplicacin es esencial y se puede lograr con VHDL a

travs de una conversin herramienta. Una muy atractiva

herramienta de diseo / simulacin de alto nivel esproporcionado por MathWorks y se llama Simulink. Es

un herramienta de diseo muy flexible, lo que permite

realizar pruebas de un de alto nivel estructural descripcin

de la diseo y marcas posible rpido cambios y correcciones.

El trabajo se ha concentrado en la anlisis de Simulink y

su similitud con la descripcin VHDL. El estilo estructural

de nuestra herramienta de conversin, permitira la

asignacin directa de Simulink (bloques) en el algoritmo de

VHDL.

II. SIMULINKHDLCODER

Fig1. Caractersticas principales de Simulick HDL coder

HDL Coder le permite generar cdigo HDL sintetizable en

FPGA y ASIC implementaciones en unos pocos pasos:

Fig2. Pasos para generar cdigo HDL

Modele de su

diseoutilizando

una

combinacin

de MATLABc

digo, Simulink bloques

Optimizar

modelospara

satisfacer losobjetivos de

diseo.

Generar

cdigo HDLutilizando el

Asesor de HDL

Workflow

integrado para

MATLAB ySimulink

Verifique el

cdigogenerado

utilizando HDL

UNIVERSIDAD DE LAS FUERZA ARMADAS ESPE

Juan P. Burbano William P. Chvez Jennifer E. Maya Guillermo D. Pazmio

Msc. Ing. Darwin AlulemaVLSI (Very Large Scale Intergration)

Departamento de Elctrica y Electrnica

TRANAJO DE INVESTIGACION N.2

MATLAB-VHDL

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III. FILTERDESINGHDLCODERCaractersticas principales de Filter MatLab

Trabajar con Filter Design HDL Coder Diseo Punto fijo Filtro Generacin de cdigo para Punto Fijo Optimizacin de Cdigo Pruebas Cdigo y SntesisCaractersticas principales

Genera sintetizable IEEE 1076 compatible con el cdigoVHDL y IEEE 1364-2001 compatible cdigo Verilog para la

implementacin de filtros de punto fijo en ASICs y FPGAs

Controla el contenido, optimizacin, y el estilo del cdigogenerado

Proporciona opciones para las compensaciones de la zonafrente a la velocidad y la arquitectura de exploracin,incluyendo la aritmtica distribuida

Genera VHDL y Verilog prueba bancos para una rpidaverificacin y validacin de cdigo generado por el filtro

HDL

Genera de simulacin y de sntesis de secuencias decomandos

El VHDL generado y cdigo Verilog se adhiere a un estilo

de codificacin HDL que permite a los arquitectos y

diseadores personalizar rpidamente el cdigo si es

necesario. La funcin de banco de pruebas aumenta la

confianza en la correccin del cdigo generado y ahorra el

tiempo dedicado a la implementacin, banco de pruebas.

IV. SIMULINK

Fig3. Simulinck

V. SYSTEMGENERATOR

Fig3. System Generator

VI. XLINXBLOCKSET

Fig3. Xlinx blockset

VII. EJEMPLOSEl objetivo de este ejemplo es para convertir la

representacin binaria del nmero 0.5

Fig.4 Implementacin de ejemplo

Como se puede observar en la figura anterior se emplea el

bloque de reinterpretar que tiene una funcin similar al

bloque convert, por lo tanto es evidente que hay diferentes

bloques que realizan una funcin muy similar aunque vara

en la resolucin que presenta.

System Generator

Es una herramienta(tool) del entorno de programacin visual de

simulink

Dentro de la libreriaXilinx Blockset se

encuentra bloques

propios de SystemGenerator

Al usar systemGenerator lasfunciones y

comandos estanlimitadas

Cualquier diseo queincluya un bloque deXilinx debe incluir SG.

Ya que controla lasimulacin

Varios bloques de

Xilinx Blockset puedeconectarse con

elementos de

simulink

Para separarelementos de

Simulink y SG se usan

gateways de entraday salida

XILINX BLOCKSET

GATEWAY IN

Son las entradas deldiseo. Convierten los

tipos de datos enteros,

dobles y

de punto fijo de

Simulink en los tipos dedatos de punto fijo

para System Generator

GATEWAY OUT

Son las salidas de laparte Xilinx,convierte

los datos en punto fijo

en double, da nombrea los puertos de salida

en el top-level

AddSub

Implementa unsumador o un restador.

Se puede configurar

para que acte dealguna de las dos

formas

BLACK BOX Este

bloque proporcionauna forma de incluir

cdigo VHDL o Verilog

en el

diseo.

http://www.mathworks.es/products/filterhdl/description2.htmlhttp://www.mathworks.es/products/filterhdl/description3.htmlhttp://www.mathworks.es/products/filterhdl/description4.htmlhttp://www.mathworks.es/products/filterhdl/description5.htmlhttp://www.mathworks.es/products/filterhdl/description6.htmlhttp://www.mathworks.es/products/filterhdl/description6.htmlhttp://www.mathworks.es/products/filterhdl/description5.htmlhttp://www.mathworks.es/products/filterhdl/description4.htmlhttp://www.mathworks.es/products/filterhdl/description3.htmlhttp://www.mathworks.es/products/filterhdl/description2.html

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Al cargar el archivo a ISE Xilinx se puede comprobar que

no presenta ningn error, esto se realiz ejecutando la opcin

de Check syntax

Fig5. Encabezado del cdigo generado por System Generator

Fig.6 Panel de Proceso de ISE Xilinx

Y al seguir con los dems pasos establecidos en clase sepuede comprobar que el cdigo generado por Simulink

gener satisfactoriamente todos los paso (En este caso)

Fig.7 Generacin satisfactoria de varios procesos en ISE xilinx

VIII. CONCLUCIONESSe logr generar cdigo HDL, utilizando la

herramienta Simulink en la cual se integr el Filter

Matlab y Simulink HDL Coder

El diseo de aplicaciones VHDL en Simulink se lo

realiza de una manera muy entendible y de manera

similar a diagrama de bloques.

El generar cdigo con herramientas de alto nivel de

programacin automatiza el diseo en FPGA, y

disminuye la probabilidad de errores.

IX. RECOMENDACIONESEvitar el uso de Windows 8 ya que este no es

totalmente compatible con el ISE presentado

problemas al momento de la grabacin de la FPGA.

Buscar la configuracin adecuada para el Xilinx y as

poder utilizar todas sus funciones, sintetizar y grabarel cdigo en la FPGA

Tener instalado el programa completo de MatLab

antes de instalar el paquete de Xilinx, ya que al

finalizar la instalacin del Xilinx nos da la opcin de

enlazar las libreras con MatLab

X. BIBLIOGRAFIA[1] Artur KRUSKOWKI. Simulink/Matlab-to-VHDL

Router for Full-Custom/FPGA Rapid Prototyping of DSPAlgorithms.University of Westminster, United Kingdom.

[2] MatchWorks,sitio WEB:

http://www.mathworks.com/products/hdl-

coder/description5.html

[3] Accolade Desing Automation, Inc. sitio WEB:

http://www.acc-eda.com

http://www.mathworks.com/products/hdl-coder/description5.htmlhttp://www.mathworks.com/products/hdl-coder/description5.htmlhttp://www.acc-eda.com/http://www.acc-eda.com/http://www.mathworks.com/products/hdl-coder/description5.htmlhttp://www.mathworks.com/products/hdl-coder/description5.html

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XI. BIOGRAFIAJuan Pablo Burbano Guerrero

naci en Tulcan, Ecuador, el 08 de

Abril de 1992, realiz sus estudios

primarios en la Escuela Cristbal

Coln y secundarios en la Unidad

Educativa Hermano Miguel LaSalle donde obtuvo el titulo de

bachiller en Fsico Matemtico.

Actualmente est en sexto semester

de Ingeniera Electronica Telecomunicaciones, en la

Universidad de las Fuerzas Armadas ESPE.

Wi ll iam Paul Chvez

Chamorro naci en la ciudad

de Tulcn el 14 de abril de 1992,

realiz sus estudio primarios en

la escuela 11 de Abril, curs el

nivel secundario en el Instituto

Tecnologa Bolvar, se gradu

en el ao 2009 como bachiller en

Fsico Matemtico y actualmente

estudia el sptimo sexto de la carrera Ingeniera en

Automatizacin y Control en la Universidad de las Fuerza

Armadas ESPE.

Jennifer El izabeth Maya Medina

naci en Quito, Ecuador, el 07 de

Junio de 1992, realizo sus estudios

primarios en la Unidad EducativaSanta Mariana de Jess y secundarios

en la Unidad Educativa Dario

Figueroa Larco donde obtuvo el titulo

de bachiller en Fsico Matemtico. Actualmente est en

sexto semestre de Ingeniera Electrnica

Telecomunicaciones, en la Universidad de las Fuerzas

Armadas ESPE

Guillermo Daniel

Pazmio Rodrguez naci en

Quito el 27 de Febrero de 1992,

realize sus estudios primarios enla Unidad Educativa Borja 3 y

secundarios en la Unidad

Educativa Borja 1, actualmente

crusa el quinto semestre de la

carrera de Ingeniera en Electrnica Telecomunicaciones en

la Universidad de las Fuerza Armadas ESPE.