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Facultad de ingeniería Universidad Minuto de Dios Edgar Alirio Aguirre Buenaventura Introducción a VHDL Arquitectura de Computadores Introducción a VHDL Edgar Alirio Aguirre Buenaventura

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    Minuto de Dios

    Edgar Alirio Aguirre BuenaventuraIntroduccin a VHDL

    Arquitectura de Computadores

    Introduccin a VHDLEdgar Alirio Aguirre Buenaventura

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    Minuto de Dios

    Edgar Alirio Aguirre BuenaventuraIntroduccin a VHDL

    A + B = C

    Sistemas de numeracin y codificacin lgebra de Boole Lgica combinacionalLgica secuencial

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    Minuto de Dios

    Edgar Alirio Aguirre BuenaventuraIntroduccin a VHDL

    Anlogo vs Digital

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    Minuto de Dios

    Edgar Alirio Aguirre BuenaventuraIntroduccin a VHDL

    Anlogo

    Digital

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    Minuto de Dios

    Edgar Alirio Aguirre BuenaventuraIntroduccin a VHDL

    Fuente: http://laimbio08.escet.urjc.es/assets/files/docencia/EDI/

    Circuito Anlogo

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    Minuto de Dios

    Edgar Alirio Aguirre BuenaventuraIntroduccin a VHDL

    Fuente: http://laimbio08.escet.urjc.es/assets/files/docencia/EDI/

    Circuito Digital

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    Minuto de Dios

    Edgar Alirio Aguirre BuenaventuraIntroduccin a VHDL

    Conversin AnlogoDigital

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    Minuto de Dios

    Edgar Alirio Aguirre BuenaventuraIntroduccin a VHDL

    Fuente: http://www.forosdeelectronica.com/f21/cuestion-sobre-pequeno-circuito-20043/

    circuito para quitar la alimentacin de la carga cuando hay un cortocircuito o una sobre intensidad en una fuente de alimentacin

    * Los componentes tienen que estar bien calibrados

    * Dependen de la temperatura Son complicados de disear

    y difciles de ajustar

    * Se requiere ms experiencia en el diseo

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    Edgar Alirio Aguirre BuenaventuraIntroduccin a VHDL

    6

    Reloj digital con un microcontrolador, pic 16F84A

    http://www.kemisa.es/circuito_reloj_pic16f84.php

    * Fciles de ajustar y -reprogramar (cambiar constantes)

    * Fciles de reprogramar (cambiar constantes)

    sin cambiar el hardware

    *Independientes de la temperatura

    * Fciles de comprobar

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    Minuto de Dios

    Edgar Alirio Aguirre BuenaventuraIntroduccin a VHDL

    Un sistema digital puede describirse desde diferentes dominios conceptuales:

    Comportamental: cmo se comporta.

    Estructural: qu bloques lo componen y cmo se

    interconectan.

    Fsico: cmo est construido realmente

    http://www.texample.net/tikz/examples/gajski-kuhn-y-chart/

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    Minuto de Dios

    Edgar Alirio Aguirre BuenaventuraIntroduccin a VHDL

    A + B = C

    library ieee;use ieee.std_logic_1164.all;--------------------------------------------------entity AND_ent isport( x: in std_logic;

    y: in std_logic;F: out std_logic

    );end AND_ent; --------------------------------------------------architecture behav2 of AND_ent isbegin F

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    Minuto de Dios

    Edgar Alirio Aguirre BuenaventuraIntroduccin a VHDL

    library ieee;use ieee.std_logic_1164.all;--------------------------------------------------entity AND_ent isport( x: in std_logic;

    y: in std_logic;F: out std_logic

    );end AND_ent; --------------------------------------------------architecture behav1 of AND_ent isbegin process(x, y) begin -- compare to truth table if ((x='1') and (y='1')) then

    F

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    Minuto de Dios

    Edgar Alirio Aguirre BuenaventuraIntroduccin a VHDL

    Existen lenguajes de descripcin de sistemas digitales muy extendidos que permiten incluso realizar la sntesis de los mismos. Entre ellos sealaremos los siguientes:

    VHDL

    ABEL

    VerilogVHDL permite describir sistemas segn diferentes modelos de comportamiento (funcional, algortmico y estructural).

    El modelo funcional est prximo a la especificacin del sistema

    El modelo algortmico es ms elaborado, y describe el comportamiento del Sistema.

    El modelo estructural describe el sistema indicando los bloques que lo componen y sus interconexiones

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    Minuto de Dios

    Edgar Alirio Aguirre BuenaventuraIntroduccin a VHDL

    Una especificacin de alto nivel de un sistema digital se compone de un conjunto (I,O,F) formado por:

    Entradas (I) Salidas (O) Funcin realizada por el sistema (F)

    La especificacin de un sistema puede realizarse mediante:

    Tablas Expresiones matemticas Descripciones textuales Expresiones condicionales Expresiones lgicas (de conmutacin)

    Fuente: http://laimbio08.escet.urjc.es/assets/files/docencia/EDI

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    Minuto de Dios

    Edgar Alirio Aguirre BuenaventuraIntroduccin a VHDL

    Programacin Entorno de desarrollo

    Hardware

    VHDL

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    Edgar Alirio Aguirre BuenaventuraIntroduccin a VHDL

    VhdlHardware Description language

    Es un un lenguaje orientado a la descripcin o modelado de sistemas digitales, mediante el cual se pueden:

    * Describir* Analizar* Evaluar

    Todo el comportamiento de un sistema electrnico digital

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    Edgar Alirio Aguirre BuenaventuraIntroduccin a VHDL

    Estructura general de VHDL

    UnidadesVHDL

    ArquitecturaDeclaracin

    DelPaquete

    CuerpoDel

    paquete

    Declaracin De

    Entidad

    Configuracin

    Indispensables

    Unidades de diseo primarias

    Unidades de diseo secundarias

    Unidades de diseo primarias

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    Edgar Alirio Aguirre BuenaventuraIntroduccin a VHDL

    Entidad La entidad (entity) es el bloque elemental del diseo VHDL, las entidades son todos los elementos electrnicos:;

    Sumadores

    Contadores

    Compuertas

    Flip Flops

    Memorias

    Multiplexores

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    Minuto de Dios

    Edgar Alirio Aguirre BuenaventuraIntroduccin a VHDL

    a) Descripcin a nivel de compuertas

    b) Smbolo funcional de la entidad

    c) Diagrama de bloques representativo de la entidad

    Entidad

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    Minuto de Dios

    Edgar Alirio Aguirre BuenaventuraIntroduccin a VHDL

    Entidad Puertos de entrada y salidaPuertos de entrada y salida

    ComparadorAB C (A = B)

    Comparador de igualdad

    Puertos

    Puerto = Nombre Modo - Tipo de dato A Entrada (in-out) Bit

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    Edgar Alirio Aguirre BuenaventuraIntroduccin a VHDL

    Entidad Puertos de entrada y salida ModosModosPermite definir la direccin en la cual el dato es

    transferido a travs de un puerto

    Modo in (entrada): Seales de entrada a la entidad, esta es unidireccional y solo permite flujo de datos hacia la entidad.

    Modo out: (salida): Seales de salida de la entidad.

    Modo in out . (entrada/salida): Permite declarar el puerto unidireccional.

    Modo buffer: Permite hacer retroalimentaciones internas de la entidad, el puerto declarado se comporta como una terminal de salida.

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    Minuto de Dios

    Edgar Alirio Aguirre BuenaventuraIntroduccin a VHDL

    Entidad Puertos de entrada y salida Tipos de datosTipos de datos

    Son los valores que el diseador establece para los puertos de entrada y salida dentro de una entidad:

    Algunos tipos son:

    Bit: Tiene un valor lgico de 0 y 1

    Boolean: (booleano): define valores de verdadero y falso en una expresin.

    Bit_Vector:(Vectores de bits) Representa un conjunto de bits para cada variable de entrada y salida

    Integer: (entero): Representa un numero entero

    Estos son algunos datos pero no son los nicos

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    Edgar Alirio Aguirre BuenaventuraIntroduccin a VHDL

    Entidad Declaracin de una entidadDeclaracin de una entidadConsiste en la descripcin de las entradas y salidas de un circuito de diseo identificado como entity (entidad)

    EntidadSumador

    CinAB

    CoutCout

    Suma

    1 --Declaracin de la entidad de un circuito sumador

    2 entity sumador is

    3 port (A, B Cin: in bit;

    4 SUMA Cout: out bit);

    5 end sumador

    Programa

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    Minuto de Dios

    Edgar Alirio Aguirre BuenaventuraIntroduccin a VHDL

    1 - - Declaracin de la entidad de un circuito - - sumador

    2 entity sumador is

    3 port (A, B Cin: in bit;

    4 SUMA Cout: out bit);

    5 end sumador

    Comentario

    Declaracin de entidad

    Nombre de la entidad

    Declaracin de puertos

    Nombre de puertos de entrada

    Nombre puertos de salida

    Tipo de datoFinal declaracin entidad

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    Minuto de Dios

    Edgar Alirio Aguirre BuenaventuraIntroduccin a VHDL

    1 - - Declaracin de la entidad2 Entity circuito is3 port( a3,b3,a2,b2,a1,b1,a0,b0: in bit4 F: out bit);5 end circuito

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    Minuto de Dios

    Edgar Alirio Aguirre BuenaventuraIntroduccin a VHDL

    -- OR gate (ESD book figure 2.3)---- two descriptions provided--------------------------------------

    library ieee;use ieee.std_logic_1164.all;

    --------------------------------------

    entity OR_ent isport( x: in std_logic;

    y: in std_logic;F: out std_logic

    );end OR_ent;

    ---------------------------------------

    architecture OR_arch of OR_ent isbegin process(x, y) begin -- compare to truth table if ((x='0') and (y='0')) then

    F

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    Edgar Alirio Aguirre BuenaventuraIntroduccin a VHDL

    Fin...Faltaunamas

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    Minuto de Dios

    Edgar Alirio Aguirre BuenaventuraIntroduccin a VHDL

    Prxima clase---Diseo de entidades mediante vectores

    ---Arquitecturas

    ---Entorno de desarrollo

    --- Practica: Compuertas,AND,OR, XOR, NOR,NAND,XNOR

    Pgina 1Pgina 2Pgina 3Pgina 4Pgina 5Pgina 6Pgina 7Pgina 8Pgina 9Pgina 10Pgina 11Pgina 12Pgina 13Pgina 14Pgina 15Pgina 16Pgina 17Pgina 18Pgina 19Pgina 20Pgina 21Pgina 22Pgina 23Pgina 24Pgina 25Pgina 26Pgina 27Pgina 28


DISEÑO DIGITAL CON VHDL, DISEÑO DIGITAL CON VHDL QUE ES VHDL

Quartus VHDL Simulacion

2- Introduccion Al Lenguaje VHDL

IV Vhdl Basics

Introduccion de lenguajes VHDL

Tutorial de vhdl

Lenguaje VHDL MICROELECTRONICA

VHDL-Capítulo 1

VHDL Intro1

Intro Vhdl

Practic 2 VHDL

Introduccion al VHDL

Curso de vhdl

SINTESIS VHDL

Aplicaciones VHDL

Introduccion al Lenguaje VHDL

Practica Xilinx Vhdl

CLASE VHDL

Programacion VHDL

VHDL Leccion 04

Programacion VHDL 1.4

diseño de sistemas digitales vhdl (dsd vhdl)

tutorial vhdl

Manual VHDL

Apuntes VHDL

Lenguaje VHDL

VHDL Secuencial

Contadores VHDL

Introducción a VHDL

Programacion practicas VHDL

Guia de VHDL

1 Introduccion a vhdl

Vhdl maxinez

VHDL. INTRODUCCION Se estudiará como VHDL es usado en proyectos de diseño. Se analizarán las aplicaciones de VHDL y los diferentes estilos para usar el

Tesis Fer VHDL