Multiplicadores Analógicos de

bajo Voltaje Basados en Espejos de Corriente y Transistores MOS

de Compuerta Flotante

T E S I S

Que para obtener el Grado de Maestro en Ciencias en Ingeniería en

Microelectrónica

PRESENTA Ing. Xóchitl Siordia Vásquez

ASESOR Dr. Juan Carlos Sánchez García

México ,D.F Diciembre 2004

Escuela Superior de Ingeniería Mecánica y Eléctrica Sección de Estudios de Posgrado e Investigación

Unidad Culhuacan

Instituto Politécnico Nacional

Todo depende de Dios

Hijo mío no emprendas muchas cosas a la vez, sin son demasiadas, te perjudicarás; aunque corras; no las conseguirás y no podrás librarte más de ellas. Hay quienes se fatigan en el trabajo, se agotan y se atormentan y se encuentran más pobres que antes. Otros son débiles y vulnerables, sin recursos y carentes de todo, pero el señor los mira con ojos favorables. Los saca de su abatimiento y les hace levantar cabeza a tal punto que muchos se maravillaran de ello. Prosperidad y mala suerte, vida y muerte, pobreza y riqueza, todo viene del señor. Los que son fieles pueden contar con la generosidad del señor, su benevolencia los guiará siempre. No te escandalices por el éxito de los demás; por tu confianza en el señor y persevera en tu labor. Piensa en la suerte de un hombre que se ha enriquecido a fuerza de cálculos y economias. A lo mejor se dice a si mismo “Tengo bien ganado el descanso, ya puedo vivir con lo que he adquirido”. Pero no sabe el tiempo que le queda, morirá y se lo dejará a otros. Se fiel a tu trabajo, conságrale tu vida y continua tu labor hasta los días de tu ancianidad. Es fácil para el señor hacer rico al pobre en un instante. La bendición del señor te recompensará, sin hacerse anunciar, traerá sus frutos.

Agradecimientos: A Dios Por todas las cosas maravillosas que me ha brindado en esta vida, por todos los momentos difíciles en los que el Señor me ha consolado y ha estado muy cerca de mi. Gracias también por que en cada instante en que dudado él ha sido mi faro de luz. Gracias señor por la oportunidad de conocerte. A mis Padres: Quienes desde pequeña me impulsaron con su amor a seguir mis objetivos a pesar de lo difíciles e inalcanzables que fueran, por haber estado en todo momento a mi lado brindándome incondicionalmente su apoyo, su cariño y su comprensión porque en cada instante de mi vida es lo mejor que Dios me ha dado. A mis hermanos: Por todos los momentos de tristeza y alegría que hemos vivido juntos.

A mis sobrinos Julio y Emiliano: Por su cariño así como también por esos grandes y hermosos recuerdos que me brindaron de su infancia; aunque ya no están cerca de mi aún en la distancia los quiero mucho. A Omar : Con quien he compartido mis grandes sueños y tristezas. Gracias por ser mi brazo fuerte cuando he estado a punto de caer, por soportar mi carácter pero sobre todo por ser mi compañero y mi amigo. Gracias mi amor porque sin tu apoyo y compresión este sueño no se hubiera hecho realidad.

A mis Asesores, Profesores y compañeros: Por brindarme su apoyo y orientación y permitirme compartir instantes de trabajo y alegría. A los Trabajadores de la SEPI: Por el apoyo que nos brindan al hacer agradable nuestra estancia. Al Instituto Politécnico Nacional y al CONACYT: Por el apoyo brindado para mi formación en la maestría. A la Universidad Veracruzana Por todo el apoyo que me brindaron para realizar mis estudios de maestría. A todos ellos con cariño

Sinceramente ;;yyFFKKLLWWOO66LLRRUUGGLLDD99iiVVTTXXHH]]

Índice Lista de figuras I Lista de tablas II Resumen 1 Abstrac 2 Objetivo 3 Antecedentes. 3 Motivación 4 Hipótesis 5 Metas 5 Organización del tema 6 Referencias Bibliográficas 8

Capitulo 1 Estado del Arte de los Multiplicadores Analógicos 1.1 Introducción 9 1.2 Celdas de Gilbert 9 1.3 Multiplicadores de Bajo Voltaje 12 1.4 Multiplicadores con Transistores MOS de Compuerta Flotante 13

Capitulo 2 Fundamentos de los Multiplicadores Analógicos 2.1 Resumen 15 2.2 El multiplicador Ideal 16 2.3 El Multiplicador Analógico y su comportamiento 20 2.4 Principio de Operación del Multiplicador No ideal 24 2.5 Arquitectura del Multiplicador Analógico 26 2.6 Conclusiones 31

Capitulo 3 Multiplicador Analógico de Bajo Voltaje con Espejos de Corriente 3.1 Resumen 34 3.2 Circuitos en Modo Corriente 35 3.3 Multiplicadores de Bajo Voltaje 36 3.4 Principio básico de la División de Corriente 38 3.5 Espejos de Corriente 38 3.6 Consideraciones de Diseño del espejo de corriente simple 44 3.7 Desventajas del espejo de corriente simple 51 3.8 Espejo de corriente cascode 51 3.8 Cuadrador translineal de corriente 58

3.9 Espejo de corriente modificado para bajo voltaje 62 3.10 Cuadrador translineal de corriente para bajo voltaje 65 3.11 Multiplicador Analógico de cuatro cuadrantes de bajo voltaje en modo corriente 69 3.12 Resumen 74 Referencias Bibliográficas 75

Capitulo 4 Multiplicador Analógico de Bajo Voltaje con transistores MOS de Compuerta Flotante. 4.1 Resumen 77 4.2 Transistor MOS de compuerta flotante 78 4.3 Modelo del transistor FGMOS 80 4.4 Espejo de Corriente cascode con FGMOS 85 4.5 Cuadrador Traslineal de corriente para bajo voltaje 90 4.6 Multiplicador analógico de bajo voltaje en modo corriente modelado con transistores MOS de compuerta flotante 95 4.7 Conclusiones 100 4.8 Referencias Bibliográficas 101

Capitulo 5 Consideraciones Finales 104 5.1 Resumen 104 5.2 Conclusiones generales 105 5.3 Trabajos a futuro 107

Anexos A Parámetros MOSIS 108

Anexo B Programas en SPICE B.1 Programa del espejo de corriente simple 117 B.2 Programa del espejo de corriente cascote 118 B.3 Programa del espejo de corriente cascode modificado para bajo Voltaje 119 B.4 Programa del cuadrador translineal de corriente con espejo de corriente cascode convencional 120 B.5 Programa del cuadrador de corriente translineal con espejo de Corriente cascode modificado para bajo voltaje 121 B.6 Programa del multiplicador analógico de cuatro cuadrantes implementadocon espejos de corriente cascode modificado para bajo voltaje 122

B.7 Programa del Espejo de corriente cascode con transistores MOS y MOS de compuerta flotante 124 B.8 Programa del espejo de corriente cascode modificado para bajo voltaje 126 B.9 Programa para el cuadrador translineal de corriente utilizando transistoresMOS y FGMOS 128 B.10 Programa del cuadrador translineal de corriente utilizando transistores MOS Y FGMOS 130 B.11Programa del multiplicador analógico con MOS y FGMOS 132

Anexo C Herramienta en Matlab 134 C.1 Metodología de diseño de los transistores FGMOS 135 C.2 Programa en Matlab para Calcular los parámetros de los TransistoresMOS de compuertas flotantes 137

Anexo D Artículos Publicados en Congresos 140

Índice de figuras Capitulo 2 Fundamentos de los Multiplicadores Analógicos 2.1 Multiplicador analógico visto como un solo bloque 16 2.2 Número de cuadrantes y signos permitidos de las señales en cada cuadrante. 17 2.3 Principios de Operación básico del multiplicador analógico 18 2.4 Segmento de la señal senoidal y valores que toma 19 2.5 a) Idea básica del funcionamiento general del multiplicador 20 2.5 b) Curva característica del MOSFET en saturación y variación no lineal de la corriente con respecto a los voltajes de umbral Vth

y decompuerta a fuente Vgs. 21 2.6 Diversos Métodos de inyección de las señales de entrada del multiplicador 22 2.7 Error de linealidad característico de a respuesta que entrega el multiplicador. 25 2.8 Multiplicador de cuatro cuadrantes implementado con dos celdas translineales de ganancia variable o cuadradotes 26 2.9 a) Símbolo ideal de un elemento translineal el cual produce una corriente“I” exponencialmente controlada por un voltaje “V” 28 2.9 b) Implementación del transistor MOS como elemento translineal 28 2.10 Arquitectura del multiplicador utilizando celda de Gilbert o de cuadrante simple. 29 2.11 Multiplicador analógico de cuatro cuadrantes implementado con celdas cuadráticas de ganancia variable 30

Capitulo 3 Multiplicador Analógico de Bajo Voltaje con Espejos de Corriente 3.1 Técnica de división de corriente usando transistores MOS 36 3.2 Representación del espejo de corriente en su forma ideal 38 3.3 Configuración del espejo de corriente en su implementación con transistores MOS 38 3.4 Espejo de Corriente cuando se aplica una pequeña señal de corriente al nodo de baja impedancia se obtiene a la salida una versión invertida de la señal aplicada a la entrada. 39 3.5 Espejo de corriente y su comportamiento como amplificador cuando se aplica a la entrada una pequeña señal de corriente se obtiene a la salida la suma de la corriente de entrada y la corriente de polarización multiplicadas por un factor de ganancia “A”. 42 3.6 Respuesta del espejo de corriente simple 43 3.7 Respuesta del espejo de corriente simple cuando se aplica una entrada de 10A 47 3.8 Comportamiento de la corriente a la salida del espejo de cando se aplica una pequeña corriente de 10$ 48 3.9 Comportamiento de las señales de entrada y salida 49 3.10 Respuesta a la ley cuadrática del MOS y el comportamiento lineal entre la corriente de salida y el voltaje de drenaje a fuente. 50 3.11 Espejo de corriente cascote 52 3.12 Comportamiento del espejo de corriente cascote 55 3.13 Respuesta que entrega el espejo de corriente cascote 56 3.14 Comparación de las corrientes de entrada y salida en el espejo de corriente cascode. 57 3.15 Celda Translineal de ganancia variable implementada con espejos de corriente cascode. 58 3.16 Respuesta de la celda translineal implementada con espejos de corriente cascode. 59

3.17 Espejo de Corriente Modificado para bajo voltaje. 62 3.18 Comportamiento de la corriente de entrada en el espejo de corriente de bajo voltaje. 64 3.19 Comportamiento de la señal de salida en el espejo de corriente de bajo voltaje. 65 3.20 Celda translineal de ganancia variable modificada para bajo voltaje 66 3.21 Comportamiento de la señal de salida que entrega la celda translineal de ganancia variable de bajo voltaje 68 3.22 Implementación del multiplicador de bajo voltaje en modo corriente 69 3.23 Características de transferencia en CD del multiplicador 71 3.24 Análisis transitorio del multiplicador con onda triangular 72 3.25 Comportamiento del multiplicador de bajo voltaje como doblador de frecuencia. 73

Capitulo 4 Multiplicador Analógico de bajo voltaje con transistores MOS de compuerta flotante 4.1 a) Símbolo esquemático del transistor MOS 78 4.1 b) Símbolo esquemático del MOSFET de compuerta flotante 79 4.2 Estructura simplificada para un elemento FGMOS 79 4.3 Patrón geométrico (layout) del transistor MOS con múltiples entradas 80 4.4 Circuito equivalente del transistor FGMOS 80 4.5 Circuito equivalente del transistor FGMOS incluyendo las

capacitancias parásitas. 80 4.6 Modelo equivalente completo del transistor MOS de compuerta flotante 81 4.7 Modelo completo para la simulación del transitor MOS de compuerta flotante. 83 4.8 Modelo a pequeña señal del transistor MOS de compuerta flotante. 84 4.9 Espejo de corriente cascode de bajo voltaje implementado con transistores NMOS y FGMOS. 85

4.10 Gráfica en DC y comportamiento de la corriente de entrada y salida que proporciona el espejo de corriente cascode FGMOS. 90 4.11 Cuadrador translineal de corriente con espejos de corriente cascode. 91 4.12 Respuesta característica de la celda translineal de ganancia variable con espejo de corriente de bajo voltaje con NMOS y FGMOS. 94 4.13 Multiplicador Analógico de bajo voltaje en modo corriente implementado con celdas de ganancia variable con espejos de corriente con NMOS y FGMOS. 95 4.14 Análisis transitorio del multiplicador cuando se aplica una onda triangular 97 4.15 Respuesta que entrega el multiplicador de bajo voltaje al efectuar el análisis de corriente directa. 98 4.16 Multiplicador de bajo voltaje con FGMOS y su desempeño como doblador de frecuencia 99

Índice de tablas Capitulo 2 Fundamentos de los Multiplicadores Analógicos 2.1 Signos permitidos para las variables de entrada en cada cuadrante 20 2.2 Diversos esquemas de cancelación de la no linealidad y métodos de inyección de las señales de entrada que pueden ser empleados en el modelado de los multiplicadores analógicos considerando un solo transistor MOS operando en la región de saturación. 22

Capitulo 3 Fundamentos de los Multiplicadores Analógicos 3.1 Medidas de desempeño del espejo de corriente simple 46 3.2 Medidas de desempeño del espejo de corriente cascode 54 3.3 Medidas de desempeño del espejo de la celda de Gilbert o cuadrador translineal de corriente implementado con espejo de corriente cascode. 61 3.4 Medidas de desempeño del cuadrador translineal de bajo voltaje 67 3.5 Medidas de desempeño y polarización del circuito multiplicador de 70 bajo voltaje.

Capitulo 4 Multiplicador Analógico de bajo voltaje con transistores MOS de compuerta flotante 4.1 Lista de términos que se involucran en el modelado del FGMOS 82 4.2 Medidas y valores de polarización del espejo de corriente cascode modificado para bajo voltaje utilizando transistores FGMOS. 89 4.3 Medidas y desempeño del cuadrador translineal de corriente implementado con transistores FGMOS . 93 4.4 Medidas de desempeño del multiplicador de bajo voltaje con FGMOS 96

1

RRReeesssuuummmeeennn

Los multiplicadores analógicos permiten efectuar el procesamiento de señales analógicas en modernos sistemas de telefonía celular y comunicaciones inalámbricas, se utilizan también en pequeños circuitos biomédicos y en convertidores de señales analógico-digitales. Recientemente están adquiriendo importancia en aplicaciones de procesamiento masivo, circuitos computacionales, redes neuronales y lógica difusa. Por tal motivo este trabajo presenta el diseño VLSI de dos circuitos multiplicadores de cuatro cuadrantes implementados con celdas de Gilbert diseñadas en modo corriente operando con fuentes de alimentación no mayores a 1.2 volts. Esto se logra aplicando dos nuevas técnicas de diseño analógico que siguen el principio cuadrático del transistor MOS en la región de saturación. La primer estructura se obtiene utilizando espejos de corriente modificados para bajo voltaje, con esta técnica es posible obtener diseños simplificados de circuitos que operan con fuentes de alimentación de valor muy cercano al voltaje de umbral (VTH ) del transistor, esta característica permite reducir considerablemente el consumo de potencia ya que se utiliza la máxima transconductancia derivada de las propias características del transistor cuando éste opera en saturación. La sencillez de los diseños radica en la eliminación de elementos externos adicionales. Por otro lado la estructura física del transistor MOS de compuerta flotante permite polarizar una o más compuertas flotantes y controlarlas con la compuerta del transistor, esto permite manipular al transistor para que opere en la región deseada. El valor del voltaje a la entrada de la compuerta esta relacionado directamente con las dimensiones de los capacitores flotantes motivo por el cual es posible reducir considerablemente el valor de las fuentes de alimentación. Haciendo uso de estos elementos se modela la segunda propuesta de este trabajo. Los parámetros utilizados en ambos diseños se obtienen mediante una herramienta metodológica diseñada en MATLAB y los resultados experimentales de cada estructura se obtienen con la ayuda de los simuladores Tspice, Hspice, Pspice y Orcad Spice. Al final se presenta también un análisis comparativo de los resultados obtenidos.

Abstrac

The analog multipliers allow to make the prosecution of analog signs in modern systems of cellular telephony and wireless communications, they are also used in small biomedical circuits and in convertors of analog-digital signs. Recently they are acquiring importance in applications of massive prosecution, computer circuits, neuronals networks and fuzzy logic. For such a reason this work presents the design VLSI of two circuits multipliers of four quadrants implemented with cells of Gilbert designed in average way not operating with feeding sources bigger to 1.2 volts. This is possible applying two new techniques of analogical design that follow the quadratic principle of the transistor MOS in the saturation region. The first structure is obtained using current mirrors modified for low voltage, with this technique it is possible to obtain simplified designs of circuits that operate with sources of feeding of very near value to the threshold voltage (VTH) of the transistor reducing the consumption of power considerably since the maximum transconductance is used provided by the characteristics characteristic of the transistor operating in saturation region. The simplicity of the designs resides in the elimination of additional external elements. The physical structure of the transistor MOS of floating gate allows to polarize an or more floating gates and to control them with the gate of the transistor, this allows it manipulated to the transistor so that it operates in the desired region. The value of the voltage to the entrance of the gate this related one directly with the dimensions of the capacitores floating reason for which is possible to reduce the value of the power suply considerably and to achieve this way a new proposal for a circuit multiplier. The parameters used in both designs are obtained by means of a tool metodologíca designed in MATLAB and the experimental results of each structure are obtained with the help of the simulators Tspice, Hspice, Pspice and Orcad Spice. At the end it is also presented a comparative analysis of the obtained results.

OOObbbjjjeeetttiiivvvooo El propósito de este trabajo es presentar el diseño VLSI de dos multiplicadores analógicos de cuatro cuadrantes operando con fuentes de alimentación no mayores a 1.2 volts. El modelado se llevará a cabo utilizando celdas translinéales de ganancia variable construidas con espejos de corriente de bajo voltaje y transistores MOS de compuerta flotante siguiendo los principios de diseño de los circuitos en modo corriente. Las estructuras resultantes se proponen con la finalidad de que puedan efectuar el procesamiento de señales analógicas en diversas aplicaciones donde se precise de un multiplicador de bajo voltaje.

AAAnnnttteeeccceeedddeeennnttteeesss

Desde los años cuarenta el amplificador operacional de voltaje (VOA),había sido la arquitectura predominantemente más usada por los diseñadores [1] y comercialmente la más económica para la manufactura de los circuitos integrados ya que tradicionalmente en los circuitos analógicos el procesamiento de señales estaba restringido a operaciones en modo voltaje[2]. En la década de los ochentas los diseñadores de circuitos integrados e investigadores empezaron a notar que el amplificador operacional realizando operaciones con muestras de voltaje no necesariamente era la mejor solución para todos los problemas de diseño de circuitos VLSI [2] ya que en 1988 fue posible realizar el muestreo de datos utilizando el principio del copiador de corriente empleando solo transistores MOS[3] y en 1989 se publicó el principio de conmutación de corriente, representando el comportamiento característico del transistor MOS como interruptor[4]. La aplicación de estos dos principios ha traído como consecuencia la concepción de nuevos circuitos integrados cuyas operaciones se efectúan utilizando muestras de corriente. Los circuitos en modo corriente se identifican fácilmente puesto que su información intermedia es representada por corrientes variantes en el tiempo. Todo circuito que utilice corriente para representar sus señales debe desarrollar cambios de voltaje internos, estos voltajes forman parte del circuito pero no se utilizan para representar las

señales de interés en el circuito. Bajo esta condición es posible alcanzar mayor rapidez y efectuar operaciones de bajo voltaje ya que el rango de las señales de interés solo depende del nivel de impedancia elegido por el propio diseñador y no esta restringido por el voltaje que suministra la fuente de alimentación. A partir de la década pasada la aplicación de los circuitos en Modo Corriente se incremento en muy diversas aplicaciones y actualmente están siendo provechosamente utilizados en circuitos lógicos, convertidores analógico-digital y digital-analógico, en filtros lineales y de dominio logarítmico, así como también en circuitos de procesamiento masivo, redes neuronales, lógica difusa y circuitos translinéales. Visto desde este contexto, la arquitectura del amplificador con entrada y salida de corriente representa a una nueva generación de circuitos integrados que poco a poco están sustituyendo al amplificador operacional tan popular en la innumerable cantidad de productos cuyo funcionamiento depende de los circuitos integrados VLSI.

MMMoootttiiivvvaaaccciiióóónnn

Al utilizar circuitos analógicos en modo corriente es posible reducir el valor de las fuentes de alimentación ya que es permisible realizar operaciones con valores de voltaje muy cercanos al voltaje de umbral, parámetro propio del proceso de fabricación que no puede ser modificado por el diseñador. Esto ha permitido cumplir las expectativas de bajo voltaje y baja disipación de potencia, parámetros impuestos por los fabricantes como estrategia para reducir considerablemente el tamaño de los circuitos integrados y abaratar los costos de las computadoras portátiles y de muy diversos productos de telecomunicaciones tan necesarios y populares en nuestro entorno cotidiano. Debido a que los multiplicadores son considerados como bloques de construcción general para efectuar el procesamiento de señales en una gran cantidad de productos es necesario utilizar técnicas relativamente nuevas que nos permitan desarrollar bloques multiplicadores que se adapten a los nuevos procesos de fabricación y operen con fuentes de alimentación no mayores a 1.2 volts combinando además eficiencia, diseño simple, simetría y linealidad sobre todo para aplicaciones a altas frecuencias, esto se debe realizar siguiendo los principios de operación del modo corriente logrando con ello mejorar o en su defecto conservar la misma eficiencia de los circuitos que operan con fuentes de alimentación mayores.

HHHiiipppóóóttteeesssiiisss Es posible diseñar estructuras de multiplicadores analógicos en modo corriente que efectúen el producto de señales analógicas utilizando celdas de Gilbert simétricas, simples y lineales diseñadas con nuevas técnicas de diseño VLSI cuyo funcionamiento este basado principalmente en el principio translineal y el principio cuadrático del transistor MOS operando en la región de saturación, permitiendo con ello la correcta operación de los circuitos con fuentes de alimentación de 1.2 volts o valores menores aún.

MMMeeetttaaasss 1. Es necesario estudiar técnicas actuales de diseño de bajo voltaje, principalmente

aquellas basadas en la modificación de la estructura de circuitos que utilicen tecnología CMOS y funcionen en la región de saturación, tales como:

a. Técnica de corriente conmutada b. Manejo del sustrato c. Espejos de Corriente d. Compuertas Flotantes e. Amplificadores de Transconductancia f. Capacitores conmutados i. Revisar estructuras de multiplicadores ya implementados con fuentes

de alimentación mayores.

2. Conocer sobre las nuevas tecnologías de integración de circuitos integrados. 3. Investigar sobre estrategias para reducir voltajes de alimentación en los diseños. 4. Seleccionar alternativas de diseño analógico que permitan operar al transistor

MOS en la región de saturación para aprovechar el principio cuadrático característico de los multiplicadores analógicos.

5. Conocer como se efectúa el procesamiento de señales en circuitos analógicos. 6. Aprender el manejo de software que sirva como herramienta para el modelado

de circuitos analógicos. 7. Diseñar y simular las celdas básicas para cualquier multiplicador utilizando dos

técnicas diferentes. 8. Diseñar y simular multiplicadores completos con ambas técnicas 9. Realizar el análisis comparativo de resultados de las estructuras diseñadas.

OOOrrrgggaaannniiizzzaaaccciiióóónnn dddeee lllaaa TTTeeesssiiisss El contenido de este trabajo esta dividido en cinco capítulos, a través de los cuales se tratan temas fundamentales para el diseño y estudio de los multiplicadores analógicos de bajo voltaje en modo corriente. En el primer capitulo se describe el estado del arte de los multiplicadores analógicos haciendo una reseña que comienza en 1968 con el diseño del multiplicador basado en la celda de Gilbert y concluye con los multiplicadores actuales en modo corriente; se involucran también temas relacionados con la problemática que se encuentra al realizar diseños de estructuras analógicas de bajo voltaje, posibles alternativas, limitantes y perspectivas. El capitulo dos muestra la teoría básica para el diseño de los circuitos multiplicadores, analizando su comportamiento ideal y los efectos no ideales de los diseños reales. Se presentan las posibles arquitecturas y los métodos de cancelación de la no linealidad utilizando transistores MOS, para ello es necesario conocer también el principio de respuesta a la ley cuadrática y su comportamiento translineal. Conocer los fundamentos de diseño para circuitos en modo corriente es importante ya que en el capitulo tres se desarrollará el procedimiento de diseño de un multiplicador analógico de bajo voltaje utilizando celdas translinéales de ganancia variable implementadas con espejos de bajo voltaje operando en modo corriente. Este procedimiento consiste primeramente en el planteamiento del espejo de corriente que será modificado para bajo voltaje, el cálculo de la geometría de los transistores MOS involucrados, la simulación y obtención de resultados experimentales. El modelado de esta estructura es muy importante ya que servirá de base para los cuadradores de corriente y posteriormente para el modelado del multiplicador. Se muestran los resultados experimentales de todas las celdas así como también las tablas de medida y desempeño de los circuitos. El capitulo cuatro presenta la estructura física de los transistores MOS de compuerta flotante así como el procedimiento de diseño del espejo de corriente utilizando este tipo de transistores y su modificación para bajo voltaje. A partir de este modelo se diseñan las celdas de ganancia variable para posteriormente modelar el multiplicador. Esta técnica es algo complicada por la gran cantidad de parámetros que se involucran en el diseño y cualquier error que se cometa por pequeño que este sea obliga al diseñador a efectuar de nuevo todos el proceso ya que se esta modelando con parámetros seriados era necesario simplificar el proceso de cálculo de los parámetros involucrados, por lo cual se elaboró una herramienta en MATLAB que permite la simplificación de este proceso, logrando con ello ahorro en el tiempo de diseño y concepción del circuito.

Los resultados obtenidos en el modelado de las celdas de translineales y del multiplicador completo así como los resultados experimentales que se obtuvieron al utilizar transistores FGMOS se detallan en este capitulo. Para concluir en el capitulo cinco se realiza un análisis comparativo de las técnicas utilizadas para el modelado de ambos circuitos multiplicadores VLSI. Este análisis consiste en comparar el desempeño y la linealidad de ambas estructuras, así como su respuesta con fuentes de alimentación de cuando mucho 1.2 volts se discuten además los resultados experimentales que se obtuvieron, las ventajas y desventajas al compararse con otras estructuras analógicas de multiplicadores VLSI.

RRReeefffeeerrreeennnccciiiaaasss [1] G.Palmisano, G. Palumbo and S.Pennisi

“CMOS Current Amplifier ” Kluwer Academic Publishers pp 1-2 1999

[2] K. Koli

“CMOS Current Amplifiers: Speed versus Nonlinearity Dissertation for the degree of Doctor of Science in Technology, Helsinki University of Technology pp 3, Nov. 2000.

[3] S. Daubert, D. Vallancourt, Y. Tsividis, “Current copier cells,” Electronics Let-ters, vol. 24, pp. 1560-1561 Dec. 1988.

[4] J. Hughes, N. Bird, I. Macbeth, “Switched currents - a new technique for analog sampled-data signal processing,” in Proc. IEEE Int. Symposium on Circuits and Systems (ISCAS’89) Portland, USA, 1989, pp. 1584-1587.

9

Capítulo

1

EEEssstttaaadddooo dddeeelll AAArrrttteee dddeee lllooosss mmmuuullltttiiipppllliiicccaaadddooorrreeesss aaannnaaalllóóógggiiicccooosss 1.1 Introducción

El multiplicador analógico es un circuito que genera el producto de dos señales de entrada cuando estas se aplican a un componente no lineal. Shuo Yan Hsiao en el articulo titulado “A paralell structure for CMOS “ indica que el diseño y la estructura del Multiplicador Analógico en diferentes aplicaciones, tiene diferentes requerimientos y su estructura se diseña para satisfacerlos. Muchas aplicaciones requieren multiplicadores analógicos altamente lineales que se comporten de manera muy similar a los digitales, donde los desacoplamientos en las uniones del transistor son elementos críticos si se desea obtener diseños simétricos y con buen desempeño y linealidad sobre todo para aplicaciones en alta frecuencia.

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El multiplicador analógico es un circuito versátil y útil en muchas aplicaciones donde se requiera efectuar la multiplicación o mezcla de dos señales; se considera como bloque importante en los sistemas de procesamiento analógico de señales, en circuitos conversores analógico- digitales, sistemas difusos, y redes neuronales, en estas aplicaciones el área del circuito integrado y el consumo de potencia serán los puntos críticos en el diseño ya que los errores por mínimos que sean ocasionan deterioro tanto en las señales intermedias como en la de salida; esto afecta considerablemente la respuesta de los sistemas en cascada donde los errores por muy pequeños que sean se van acumulando y deterioran en conjunto a la señal de salida de la última etapa. Para la mayoría de estos circuitos se requieren entradas balanceadas que permitan efectuar operaciones con pequeños rangos de entrada lineal. Los multiplicadores analógicos pueden ser empleados como comparadores de fase, mezcladores de frecuencia, como celdas de sinapsis en las redes neuronales y lógica difusa. En la implementación como comparador de fase los retardos de fase desde los puertos de entrada hasta los puertos de salida deben ser iguales, esto se logra utilizando estructuras simétrica; en aplicaciones de RF el multiplicador se desempeña como mezclador, aquí la linealidad, la respuesta en frecuencia y la intercomunicación puerto a puerto son las características más importantes a considerar por el diseñador. 1.2 Celdas de Gilbert A finales de la década de los sesentas ya existían diversos métodos para desarrollar circuitos que efectuaban la función de multiplicación, muchos de los cuales involucraban la combinación de tecnologías, por ejemplo, magnéticas, ópticas o elementos electromecánicos combinados con dispositivos electrónicos. En 1975 Barrie Gilbert en su Articulo denominado “A new Technique for analog Multiplication” presenta un nuevo método para mejorar el desempeño de los multiplicadores usando elementos geométricamente especiales pero capaces de fabricarse con tecnología bipolar estándar. A este nuevo principio se le llamo “Principio Translineal”. La palabra “translineal” se uso en aquella época para describir una clase emergente de circuitos cuyo desempeño era extraordinariamente preciso en la representación de las características del transistor bipolar con respecto a la relación exponencial que existe entre voltaje y corriente. En el articulo “Síntesis of static Dynamic Múltiple-Input Translinear Elements Networks“ publicado por Brandley A. Minch en junio del 2002 se dice que desde que Gilbert introdujó la palabra Translineal este termino se aplicó a un nuevo método que permitió efectuar muchas operaciones no lineales utilizando solamente transistores sin ningún otro componente externo adicional. el cual . Podemos decir entonces que el “principio translineal” ha sido la base para el diseño de los circuitos no lineales tales como multiplicadores analógicos, multiplicadores de frecuencia, convertidores de valor

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cuadrático promedio (RMS) a corriente directa, arreglos normalizados y una serie de circuitos de vector-magnitud, rápidos circuitos conversores analógico-digitales, generadores de formas de ondas analógicas y circuitos de muestreo solo por mencionar algunas de las aplicaciones más conocidas. Con seguridad podemos afirmar que en los últimos treinta años el método más popular para el diseño de los multiplicadores analógicos es el “multiplicador de Gilbert” el cual esta basado en celdas de ganancia variable llamadas Celdas de Gilbert, a través de las cuales es posible manipular las señales de entrada ya sean positivas o negativas y conservar la polaridad adecuada. Muchos han sido los multiplicadores propuestos en la literatura desde entonces. A lo largo de esta investigación encontramos multiplicadores altamente simétricos con una buena linealidad y respuesta en frecuencia, un caso como este se encuentra el articulo “Four cuadrant analog multiplier” escrito por K. Bult en junio de 1986 otro caso es el del multiplicador que presentó S.Liu en 1994 en su publicación titulada “CMOS for cuadrant multiplier using bias feedback techniques”,sin embargo, la desventaja es que las fuentes de alimentación no son de bajo volaltaje. Existen en la literatura otros multiplicadores que tienen estructuras muy complejas limitando así su ancho de banda, tal es el caso del multiplicador presentado en 1991 por Z. Wang en el articulo “Four cuadrant multiplier with single ended voltaje output and improbé temperatutre performance “ un caso similar se ensuentra en el multiplicador que presentó en 1995 S.I.Liu en el articulo titulado “ CMOS analog divider and and four cuadrant multiplier using pool circuits” También se encontraron en la literatura multiplicadores que ocupan grandes áreas de silicio tal es el caso del multiplicador presentado en 1982 por D.C. Soo en una publicación titulada “A four-quadrant NMOS analog multipier “ o el multiplicador publicado en diciembre de 1987 por J.S. Pena en el articulo titulado“A MOS four -quadrant analog multiplier using the quarter square technique “ . Cuando los multiplicadores ocupan grandes áreas de silicio no son prácticos en aplicaciones tales donde se requieren circuitos muy pequeños como en el caso de chips para aplicaciones médicas, sistemas adaptivos o circuitos computacionales ya que la principal desventaja es su pago en potencia y en este tiempo aún los diseños se elaboraron utilizando muestras de voltajes para representar sus señales lo cual representa el uso de fuentes de voltaje de valores alrededor de los 5 volts.. Todos estos diseños han utilizado la celda de Gilbert como elemento primario de construcción, sin embargo los requerimientos de las fuentes de alimentación han cambiado y aunque se encontraron modelos propuestos de multiplicadores funcionales con muy buen desempeño los requerimientos actuales obligan a los diseñadores a introducir nueva técnicas de diseño analógico que permitan reducir considerablemente las fuentes de alimentación cambiando también las perspectivas de diseño analógico que había permanecido estancado durante un buen tiempo ya que se había estado

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dedicando mayores esfuerzos al diseño digital que aún en día sigue marcando las tendencias de los diseñadores de circuitos integrados, otro aspecto importante en estos modelos es que aquel tiempo los requerimientos de voltaje giraban alrededor de los 5 volts y en los diseños analizados hay valores diferentes de las fuentes de alimentación que van desde los 3volts hasta los cinco volts. 1.3 Multiplicadores de bajo Voltaje La principal limitante en la gran mayoría de los circuitos integrados actuales es el uso de fuentes de alimentación no mayores a 1.2 volts y la Celda de Gilbert convencional ha demostrado que no es funcional con pequeños voltajes de alimentación ya que originalmente se trabajo con modelos en modo voltaje los cuales requieren grandes voltajes que permitan la máxima oscilación de la señal, sin embargo se ha estado trabajando en buscar alternativas actuales para no dejar de lado la tradicional celda de Gilbett que ha demostrado ser el caballito de batalla de los modelos translineales. En la literatura existen diferentes estrategias de diseño analógico que permiten modificar esta estructura y rediseñala para operar a bajo voltaje y baja potencia , una buena herramienta de consulta se presenta en “Low voltaje analog circuit design techniques: A Tutorial” publicado por S. Yan y Sánchez Sinencio, en este articulo se analizan diversas técnicas que se están aplicando actualmente en el diseño analógico de bajo voltaje Otra bibliografía de consulta en este aspecto presentada por Tomazou en su libro titulado “Analogue IC design: the current mode approach” en el cual se tratan aspectos relevantes para el diseño de circuitos integrados en modo corriente. presenta Cabe mencionar que existen otros multiplicadores de bajo voltaje con estructuras muy sencillas pero utilizan transistores en serie lo cual no asegura la calidad de la señal sobre todo si se trabaja en varias etapas, tal es el caso de los multiplicadores presentados por S.I Liu en 1994 y 1997 en sus dos artículos publicados con el titulo “Low voltaje CMOS four quadrant Multiplier” respectivamente, además existen otras estructuras de bajo voltaje con modelos muy simples y alta linealidad, sin embargo, existe inestabilidad en los circuitos ya que trabajan al transistor en inversión débil o subumbral y los rangos de operación de estos circuitos están limitados por lo niveles tan pequeños de corriente, tal es el caso del multiplicador presentado por B. Calderón y Guillermo Flores Verdad en su articulo denominado “Multiplicador Analógico a 1 volt en modo corriente”

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13

1.4 Multiplicadores con transistores MOS de compuerta flotante Por otro lado a lo largo de la investigación se encontró que los transistores MOS de compuerta flotante en su mayoría están dedicados a aplicaciones asociadas a memorias análogas, al cómputo análogo y al diseño de circuitos digitales EPROM y EEPROM con transistores MOS convencionales. Al final de los años 80´s los transistores MOS de compuerta flotante fueron utilizados como elementos analógicos de memoria permanente como es el caso del chip Intel Etann y en circuitos de adaptación de retina por rayos ultravioleta. Durante los años 90´s un incremento en el número de aplicaciones fueron publicadas incluyendo productos de audio basados en la grabación de memorias analógicas de compuertas flotantes. Un aspecto sorprendente es que los elementos de compuerta flotante se encuentran disponibles en procesos CMOS estándar esto permite que puedan ser utilizados ampliamente como elementos translineales de entrada múltiple en microelectrónica analógica , esto incluye aplicaciones de programación electrónica, OPAM´s para compensación del offest, convertidores A/D y D/A muy rápidos, como circuitos de peso en redes resistivas, defuzzificadores, filtros FIR, redes con retroalimentación en modo común, moduladores sigma delta , aplicaciones de redes neuronales y operaciones a baja potencia, inversores, amplificadores y filtros; debido a su gran versatilidad podemos clasificar sus aplicaciones en tres categorías: Como elementos de almacenamiento analógico

Como parte de circuitos capacitivos

Como elementos de circuitos adaptables Los circuitos translineales de entrada múltiple con transistores FGMOS , (por sus siglas en inglés Floating Gates), pueden ser considerados como la contraparte de los circuitos de tiempo continuo con capacitores conmutados que hasta hace poco habían solucionado muchos de los problemas de diseño analógico. Recientemente se ha reportado el uso de circuitos computacionales analógicos con transistores FGMOS, estos son muy útiles en circuitos funcionales no lineales que tienen muchas aplicaciones en el procesamiento de señales analógicas en sistemas difusos y redes neuronales; muchos de estos circuitos requieren entradas balanceadas para operaciones propias con pequeños rangos de entrada lineal como es el caso de los y multiplicadores y cuadradores que se publicaron en 1988 por S.Lai en el articulo “ Flash memories: where we were and were going”,sin embargo, en el diseño de circuitos de bajo voltaje no ha sido usada ampliamente.

vwxy z| ~ z w|z!"#| %"| z!y x| y +w,-!.w| 2y ,3

14

En la literatura existe un gran cantidad de artículos referentes al uso de los FGMOS en muy diversas aplicaciones sin embargo muchas de las aplicaciones están encaminadas hacia el diseño digital. Lo más cercano que se encontró con respecto a nuestra investigación fue un multiplicador de cuatro cuadrantes que se desempeña como vector de suma en circuitos computacionales analógicos que pueden emplearse en redes neuronales o sistemas difusos. En el articulo titulado “Differential voltaje attenuator based on floating gate MOS transistor and its aplications” presentado en noviembre del 2001por sus autores, S. Vlassis y S. Siskos, encontramos una propuesta con una estructura muy simple que demás tiene la ventaje de trabajar con entradas simples y entrega una salida simple, también tiene buen desempeño cuando se trabaja con entradas diferenciales con rangos dinámicos de riel a riel en este circuito los resultados experimentales demuestran que errores de linealidad son pequeños, sin embargo, este modelo aunque atractivo sigue los estereotipos de diseño del amplificador operacional con modelos en modo voltaje, otra desventaja que encontramos es que las fuentes de alimentación que utiliza son de 2 volts, valor que esta por arriba de las expectativas de bajo voltaje que buscamos. La técnica de compuertas flotantes es eficientemente introducida a cualquier circuito que acepte solo señales balanceadas a la entrada transformando el circuito en salida simple-entrada simple, otra de sus desventajas es el gran número de parámetros a calcular, lo que implica invertir gran cantidad de tiempo en los diseños, pero una característica que la hace atractiva a los diseñadores es su exactitud además que es posible trabajar con fuentes de alimentación con valores muy cercanos al voltaje de umbral propio de la tecnología de fabricación.

15

Capítulo

2 FFFuuunnndddaaammmeeennntttooosss dddeee lllooosss MMMuuullltttiiipppllliiicccaaadddooorrreeesss AAAnnnaaalllóóógggiiicccooosss

2.1 Resumen

En este capitulo en general se plantean los fundamentos para el modelado de los multiplicadores analógicos. Se ofrece un breve estudio del transistor MOS como elemento principal para generar la función de multiplicación. Se abordan temas sobre los parámetros característicos y funcionamiento del multiplicador tanto en condiciones ideales como no ideales. Por otro lado se da a conocer la forma de inyección de las señales de entrada y los métodos correspondientes para la cancelación de la no linealidad así como las posibles arquitecturas de las celdas primitivas; aspectos importantes para el modelado del multiplicador.

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16

2.2 El multiplicador ideal Los multiplicadores pertenecen a una clase general de circuitos con terminales de entrada múltiple [1], donde una señal de control se aplica a un puerto de entrada y modifica (modula) el flujo de la señal de una segunda entrada a la salida del circuito. Este comportamiento es el que hace que este tipo de circuitos se utilice en una gran variedad de aplicaciones. Podemos decir de manera más formal que el multiplicador es un circuito capaz de generar el producto de dos señales de entrada cuando estas se aplican a componentes no lineales que responden a la ley cuadrática.

Figura 2.1 Multiplicador analógico visto como un solo bloque En la Figura 2.1 se muestra e el circuito multiplicador en un solo bloque con X, Y como entradas que pueden tomar valores positivos o negativos y la respuesta del circuito a la salida es “Z”. Las entradas X,Y son señales analógicas u ondas electromagnéticas cuyo comportamiento se asemeja a una onda senoidal formada por dos medios ciclos idénticos uno de otro y, la polaridad depende del cuadrante y del ángulo o fase.

Figura 2.1 Multiplicador analógico visto en un solo bloque

Figura 2.1 Multiplicador analógico visto en un solo bloque

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17

Cada medio ciclo representa un estado en la señal, esto permite representar datos analógicos como señales digitales[3] , por otro lado es posible representar una señal cuadrada mediante la suma de ondas senoidales[2]. Las ondas seno tienen la garantía de no distorsionarse durante la transmisión, caso contrario sucede con las señales digitales; esta es una buena razón para que los diseñadores de dispositivos VLSI nuevamente vuelvan sus ojos hacia el diseño de dispositivos analógicos que hasta hace poco habían estado olvidados. La aplicación de estos principios esta cobrando fuerza en aplicaciones tales como computadores personales y en equipo de telecomunicaciones y telefonía celular. El comportamiento de un ciclo completo de la señal puede ser representado a través de los cuatro cuadrantes de la siguiente manera: se considera una señal Y= sen x, la cual es una señal seno estándar sin desplazamiento de fase, y a ella se sobrepone otra señal y=sen (x+ TXHWLHQHXQGHVSOD]DPLHQWRGHIDVHGH –90° lo cual hace que se comporte como una onda cosenoidal. En la Figura 2.2 se representan la mezcla de las dos señales y su comportamiento en cada uno de los ángulos 0°,90°,180° 270° y 360° que corresponden a cada cuadrante.

Figura 2.2 Número de cuadrantes y signos permitidos de las señales en cada cuadrante

La respuesta que se obtiene en un multiplicador analógico precisamente es la representación lineal de la mezcla de las dos señales tal como se aprecia en la Figura 2.2; este comportamiento es lo que hace al multiplicador un circuito muy útil

I I II

III IV

X es una entrada que puede tomar valores negativo y positivo

Y es una entrada, que puede tomar un valor positivo y negativo

Y

X

90°

360°

0°

270°

180°

ÁÂÃÄ ÅÆÇ ÈÉ ÊÆËÌÂÍÎËÅ!È3ÏÌÎ Ç È%ÏÐ"ÆÇ Å!Ä ÃÇ Ä ÑÂ,ÌÈ%Ò!ÎϧÓËÂÇ ÔªÕ@Ä ÑÈ3Ï

18

sobre todo en aplicaciones tales donde es necesario adaptar señales analógicas a digitales y viceversa donde cada desplazamiento de fase permite codificar los datos para digitalizarlos.

Figura 2.3 Principio de operación básico del multiplicador analógico Considerando estos aspectos es posible representar “el principio de operación del multiplicador es su forma más simple” en la ecuación (2.1) donde dos señales de entrada X,Y positivas o negativas son aplicadas a un circuito que entrega a la salida el producto lineal de las dos señales de entrada conservando su polaridad. El circuito que cumple esta propiedad es llamado “Multiplicador de cuatro cuadrantes”.

( )YXKZ *=

EK

1=

Donde: Z = Salida del multiplicador E = Margen de la señal analógica K = Factor que determina la ganancia X = Señal de entrada positiva o negativa Y = Señal de Entrada positiva o negativa

(2.1)

± Z ± X

± Y

Ö×ØÙ Ú:ÛÜ ÝCÞ ßÛàá×âãàÚ!Ý3äáãºÜ Ý3äå"ÛÜ ÚÙ ØÜ Ù æ×áÝ%çãä§èà@×Ü éªê@Ù æÝ3ä

19

Normalmente suponemos que operadores de tipo general de señales analógicas deben ser capaces de manejar las señales de riel a riel con un determinado valor de amplitud de la señal de entrada , por lo tanto se debe asegurar que la señal de salida que entrega debe estar dentro del margen de la señal analógica. Así las consideraciones sobre la escala de amplitud deben ser utilizadas al seleccionar los factores de ganancia de modo tal que:

EZ ≤

Figura 2.4 Segmento de una señal senoidal y los valores que toma

Las condiciones de las variables de entrada permiten modelar multiplicadores de uno, dos o cuatro cuadrantes, aunque este último es el más utilizado en aplicaciones de comunicaciones y telefonía En la Tabla 2.1 se presentan las condiciones de las variables de entrada y el signo correspondiente a cada cuadrante considerando que el seno 90° y de 270° valen 1, y –1, tal como se aprecia en la figura 2.4; por otro lado el coseno de 0° y de 180° toman los valores de 1 y –1 respectivamente.

ëìíî ïðñ òó ôðõöì÷øõï!ò3ùöø ñ ò%ùú"ðñ ï!î íñ î ûì,öò%ü!øù§ýõìñ þªÿ@î ûò3ù

20

Número. de Cuadrante

Valor de las señales de

entrada

Número de Cuadrante

Valores de las señales de entrada

Primero

X \<

Tercero

X \<

Segundo

X \<

Cuarto

X\<

Tabla 2.1 Signos permitidos para las variables de entrada en cada cuadrante

2.3 El multiplicador analógico y su comportamiento no ideal En realidad en la ganancia del multiplicador existen imperfecciones derivados de las características propias del proceso de fabricación del transistor MOS, esto cambia un poco el concepto de la multiplicación ideal expresado en la ecuación (2.1)

Figura 2.5 (a) Idea básica del funcionamiento general de un multiplicador En la Figura 2.5 (a) se presenta la idea básica del funcionamiento general de un multiplicador, se observa que para obtener el producto lineal de dos señales de entrada llamadas X,Y, éstas se aplican a un círcuito o componente no lineal que responde a le ley cuadrática donde la corriente varia en proporción al cuadrado con respecto a la señal de entrada [4] y los efectos de orden superior a dos son pequeños y se desprecian.

)(

)(

tY

tX

Elemento no lineal

....32 +++= cInbYaXZ

Esquema de Cancelación

de la No Linealidad

[ ])()( tYtXKZ =

+ -

+ -

! #"$%& ')(%

21

Figura 2.5 (b) Curva característica del MOSFET en saturación, y la variación no lineal de la corriente con respecto a los voltaje

de umbral VTH y de compuerta a fuente Vgs La principal derivación de la función de multiplicación esta basada en la suposición del principio cuadrático característico del MOSFET y de la perfecta unión de sus elementos, de cualquier modo existen efectos no ideales que la afectan. Los transistores MOS al polarizarse en saturación entregan una respuesta casi perfecta a la ley cuadrática. La Figura 2.5(b) muestra la curva característica del MOS en saturación, se observa claramente que los incrementos en los voltajes de umbral VTH y de compuerta a fuente VGS incrementan a corriente de drenaje Ids pero en la misma proporción, de modo tal que la respuesta que se obtiene a la salida del circuito no es lineal [6], esto se comprueba si se observa la ecuación para el cálculo de la corriente de drenaje , expresada en 2.2.

( )221

thVgsVsL

WnKdsI −

=

donde

oxConK µ= Parámetro de transconductancia dependiente del proceso de fabricación del transistor

Vgs= Voltaje de drenador a fuente Vth = Voltaje de umbral W = Relación entre las dimensiones del transistorL

2.2

b = componente de segundo orden de la corriente

i=bv2

*+,- ./0 132 4/576+895.1:69;0 1!:</0 .- ,0 - =+>61!?9:#@$57+&0 A)B%- =1:

22

Sin considerar las dimensiones del transistor operando en la región de saturación la relación que existe entre voltajes y corrientes se expresa en la ecuación ( 2.3):

[ ] [ ]222 222 ththgsgsthgsd VVVVk

VVk

i +−=−=

necesario que:

−>> thVgsVdsVthVgsV ,

lo cual asegura que el transistor este en conducción.

2.3

La Tabla 2.2 presenta los métodos de inyección de la señal y esquemas de cancelación que pueden ser empleados para el diseño de los multiplicadores. Saturación

2

gsV

2gsV 2

gbV 2

gsV 2

gsV

Elemento Cuadrático Elemento Cuadrático Elemento Cuadrático Elemento Cuadrático Celdas de Gilbert (Cuadrante simple)

Tabla 2.2 Diversos esquemas de cancelación de la no linealidad y métodos de Inyección de las señales de entrada que pueden ser empleados en el modelado de multiplicadores analógico considerando un solo transistor MOS operando en la región de saturación.

CDEF GHI JK LHMNDOPMGJQNPI JQRHI GF EI F SDNJ!TPQ#U$M%D&I V)W%F SJQ

23

Para obtener una respuesta lineal es necesario introducir un esquema de cancelación que asegure un comportamiento casi ideal de la respuesta en frecuencia, condición que se cumple cuando el transistor esta en saturación, por lo que en la tabla 2.2 presentan solo los esquemas para esta región, cabe mencionar que también hay modelos para la región lineal. En a Figura 2.6 se observan diversas formas en que pueden inyectarse las señales de entrada, éstas pueden ser expresadas como voltaje o corriente. Se sigue considerando el modelo para un solo transistor MOS operando en la región de saturación; condición necesaria para asegurar la estabilidad del circuito. Aquí la corriente de drenaje Id del MOS puede ser aplicable a operaciones con pequeños rangos de entrada lineal. y el valor que toma debe es proporcional al cuadrado de la suma de los valores de las señales de entrada.

Figura 2.6 Diversos métodos de Inyección de las señales de entrada del multiplicador Al utilizar el esquema de cancelación se obtiene a la salida una respuesta lineal y con precisión ya que la linealidad que se obtenga a la salida del circuito determinará la capacidad del multiplicador analógico de operar a altas frecuencias; descrito en términos del ancho de banda. El ancho de banda en pequeña señal es definido como la frecuencia en la cual la salida esta a –3dB por debajo de su valor en baja frecuencia considerando un nivel de entrada constante. Hay que tener en cuenta que existen dos tipos de linealidad o exactitud; estática y dinámica o respuesta frecuencial :

XYZ[ \]^ _3` a]b7cYdeb\_fce;^ _!fg]^ \[ Z^ [ hY>c_!ief#j$b7Y&^ k)l%[ h_f

24

a).- Exactitud Estática.- Este término nos indica el porcentaje del margen en el que diferirá la respuesta del multiplicador real de la ideal, mientras las entradas estén dentro de los limites normales, dicho porcentaje se especifica sobre el valor el fondo de escala o rango de Y. b).- Exactitud Dinámica.- Este término especifica el ancho de banda del multiplicador, limitado por la frecuencia donde la respuesta cae 3dB respecto a la nominal. Esto es una medida de la velocidad del multiplicador, aunque hay que tener en cuenta que pueden producirse errores de fase muy importantes antes de que la frecuencia de -3dB sea alcanzada 2.4 Principio de operación de multiplicador no ideal Para describir las características de funcionamiento no ideal del multiplicador se definen los parámetros de desbalance y no linealidad, términos que se anexan a la expresión general (2.1) para obtener así la ecuación (2.2).

[ ] ),()*( YXfoKXyKYyKYXKZ ++++= donde: K = Ganancia del multiplicador ideal Kx, Ky, Ko = Definen la cantidad de desviación de la condición ideal

(2.2)

Idealmente con una de las entradas igual a cero, la salida del multiplicador debe ser cero para cualquier valor que tome la otra entrada; considerando los términos de desbalances y no linealidad expresados en la ecuación (2.2), Ko, es la medida de desbalance de la salida cuando las entradas X, Y son igual a cero; Kx, y Ky, son los desbalances asociados a las entradas . Si las dos linealidades son pequeñas, entonces Kx y Ky, corresponden a los cambios de desbalance en la señal del multiplicador por unidad de cambio en X o Y, cuando la otra señal se sujetada a cero . Por lo tanto en un multiplicador de alta precisión , se necesita minimizar los dos últimos términos de la ecuación (2.2) para determinar la ganancia real (K) del multiplicador. El último término de la ecuación (2.2) presenta la cantidad de desviación de la respuesta lineal en la salida, la cual es muy difícil de reducir bajo alguna combinación de valores de entrada o ajustes de desbalance, ésta no linealidad es llamada Feddtrough o Error regenerado. En los multiplicadores este término indica la fuga o pérdida de la señal de entrada en su paso hacia la salida, es decir, es la medida de

Salida Ideal

No Linealidad

Términos de desbalance

mnop qrs tu vrwxnyzwqtxzs t|rs qp os p nxt!~z#$w%n&s )%p t

25

la señal de salida del multiplicador para algún valor especifico de la señal de entrada (X o Y) en un rango especifico, mientras el valor de la otra señal de entrada se sujeta a cero. El Feedthroug se incrementa rápidamente conforme aumenta la frecuencia debido a las diferencias dinámica de fabricación que existen entre los dispositivos del círcuito. La respuesta que entrega el circuito presenta un error de linealidad el cual tiene una componente lineal de desbalance asociada a cada entrada y una componente no lineal ocasionada por los factores de no linealidad propias de la ley cuadrática característica del MOS; cabe aclarar que las componentes lineales de las entradas pueden ser anuladas pero las componentes no lineales permanecen y no se podrán anular[7].

yx YXYXf ∈+∈≈),( (2.3)

Si estos errores no lineales son pequeños, la no linealidad puede aproximarse a la ecuación (2.3), ya que a través de los dispositivos de interrupción solo se adicionan señales parásitas a las señales de entrada . El error de linealidad se muestra en la Figura 2.7 el cual se representa como la máxima diferencia que existe entre la salida real del circuito y una “línea recta idealmente perfecta” considerando todos los pares de valores que toman las entradas X,Y; se aprecia en la figura 2.7.

Figura 2.7 Error de linealidad característico de la respuesta que entrega el multiplicador analógico

3 7; ! >!#$7& )%

26

yx ∈∈ , son los errores no lineales asociados con las entradas X ,Y que pueden ser expresados como un porcentaje de la escala completa de salida. Estos errores son importantes porque reflejan la respuesta y linealidad del multiplicador, principalmente a altas frecuencias. Estos efectos no ideales incluyen degradación en el efecto de la movilidad, efecto de modulación de la longitud del canal de los transistores MOS , además de las uniones debido a la variaciones propias del proceso de fabricación. 2.5 Arquitectura del multiplicador analógico Los multiplicadores analógicos se implementa empleando celdas primitivas de ganancia variable comúnmente conocidas como “Celdas de Gilbert”, cada celda opera en dos cuadrantes ya que la señal solo puede fluir en un solo sentido, duplicar la celda básica fácilmente garantiza la operación de los cuatro cuadrantes, esto se muestra en al figura 2.8 Estas celdas requieren entradas balanceadas para efectuar operaciones con pequeños rangos de entrada lineal, esto hace que cada celda se comporte como un circuito de entrada- simple, salida-simple .Cuando se trabaja con circuitos en modo corriente implica una “aproximación translineal”, por lo cual las celdas de ganancia variable debe modelarse con elementos que respondan a l “principio translineal”

Figura 2.8 Multiplicador de cuatro cuadrantes implementado con dos celdas translineales de ganancia variable o cuadradores.

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27

Un elemento translineal puede considerarse a cualquier elemento físico que presente una relación lineal entre conductancia y corriente; y una correspondencia exponencial entre voltaje y corriente [15] . El transistor MOS puede considerarse por sí mismo como un elemento translineal ideal [16] en las uniones p-n, ya que produce una corriente “I” exponencialmente controlada por un voltaje. El principio translineal en el transistor MOS es una translación directa de la relación exponencial voltaje – corriente y representa una limitante a la linealidad del circuito. La ley de voltajes de Kirchoff´s indica que los voltajes en el transistor MOS están limitados por las corrientes de drenaje que fluyen en el transistor, tal como se muestra en la figura 2.9

Figura 2.9 (a) Símbolo ideal de un elemento translineal el cual produce una corriente “I”, exponencialmente controlada por un voltaje “V “. (b)Implementación del transistor MOS

como elemento translineal . La ecuación de un lazo translineal es una herramienta básica para una amplia variedad de funciones electrónicas estáticas, las cuales son independientes del proceso y de la temperatura. En general se denomina “ Lazo Translineal” a un lazo cerrado que contiene un número par de elementos translinéales conectados opuestamente en las uniones del transistor. Como se muestra en la Figura 2.9-

∏ ∏= CCWCW II (2.4)

La ecuación (2.4) indica que “el producto de la densidad de las corrientes que fluyen en

a) b)

¬­®¯ °±² ³3´ µ±¶7·­¸¹¶°³º·¹;² ³!º»±² °¯ ®² ¯ ¼­>·³!½¹º#¾$¶7­&² ¿)À%¯ ¼³º

28

el sentido de las manecillas del reloj,ICW ( por sus siglas en inglés Clockwise ) es igual al producto de la densidad de las corrientes que fluyen en sentido contrario a las manecillas del reloj ICCW (por sus siglas en inglés Contrary Clockwise)”[17] De manera muy simple el principio translineal se expresa de la siguiente manera: La suma de los voltajes alrededor de un lazo translineal será equivalente al producto de las corrientes de drenaje en las uniones del transistor MOS, de modo tal que : Las celdas translineales de ganancia variable al modelarse en modo corriente tienen una relación exponencial directa entre voltaje y corriente aplicando simplemente el principio cuadrático característico del MOS en saturación, por esta razón se le denomina “cuadrador”[5], el trabajar en saturación asegura que el voltaje de compuerta a fuente (VGS) tome un valor positivo tal que el transistor se mantenga siempre en conducción logrando así la estabilidad en el círcuito.

( ) ( ) ( )YXYXYXZ *422 =−−+= (2.4)

Utilizando el esquema de la figura 2.8 se demuestra que es posible efectuar la multiplicación de dos señales de la forma mas sencilla empleando la combinación de términos de las dos entradas proporcionados por cada celda de ganancia variable, esto se expresa como la suma y diferencia, al cuadrado por la relación exponencial cuadrática del MOS en saturación, la respuesta que se obtiene a la salida del circuito se expresa en la ecuación (2.4).

( ) ( ) ( )YXYXYX *2222 =−−+ (2.5)

Cada celda translineal o bloque cuadrador se fundamenta se fundamenta en la identidad de la expresión (2.5).

( ) ( ) ( )YXYXYXYX *22 2222 =+−−+

(2.6)

Al desarrollar la ecuación (2.5) se obtienen la expresión (2.6)

El producto de las corrientes de drenaje que van en el sentido de las manecillas del

reloj

=

Producto de las corrientes de drenaje que van en sentido

contrario a las manecillas del reloj

ÁÂÃÄ ÅÆÇ ÈÉ ÊÆËÌÂÍÎËÅÈÏÌÎÇ ÈÏÐÆÇ ÅÄ ÃÇ Ä ÑÂÌÈ!ÒÎÏ#Ó$Ë%Â&Ç Ô)Õ%Ä ÑÈÏ

29

( ) ( )

( ) ( )YXYX

YXYYXXYX

*2*2*2*2 2222

==−+−+

(2.7)

Anulando los términos iguales se obtienen la identidad (2.7) y se comprueba que cada celda de ganancia entrega a la salida el doble valor del producto de las señales de entrada X,Y, he aquí el principio del comportamiento del multiplicador como doblador.

Para implementar un multiplicador de cuatro cuadrantes es necesario que cada celda de ganancia variable pueda representar las señales de entrada con respecto a los cuatro cuadrantes y manejar los signos correspondientes para conservar la polaridad de las señales de entrada, es decir debe ser capaz de manejar valores positivos y negativos. La respuesta del multiplicador se representa como la suma y diferencia de la relación cuadrática de las señales de entrada conservando así la polaridad, además se debe considerar que es necesario realizar circuitos muy simétricos para mantener la máxima linealidad en la respuesta en frecuencia. La arquitectura del multiplicador basada en elementos de cuadrante simple o celdas de Gilbert se muestra en la Figura 2.110

Figura 2.11 Multiplicador analógico de cuatro cuadrantes empleando celdas de ganancia variable de cuadrante simple

Figura 2.10 Arquitectura del multiplicador utilizando celdas de Gilbert o de cuadrante simple

- X

- Y

X

XY

- XY

-XY

XY

Y

Y

Ö×ØÙ ÚÛÜ Ý3Þ ßÛà7á×âãàÚÝäáã;Ü Ý!äåÛÜ ÚÙ ØÜ Ù æ×>áÝ!çãä#è$à7×&Ü é)ê%Ù æÝä

30

[ ] ( )( ) ( )( )[ ] ( )yxyYxXyYxXyYxXyYxX *4))(())(( =−+++−−−−+++ (2.8)

La respuesta que se entrega esta arquitectura se obtiene con la suma y diferencia de la señales de entrada tal como lo expresa la ecuación (2.8), este resultado compara con la expresión 2.4 que enuncia el principio básico de operación del multiplicador y se observan resultados idénticos. Cuando se utilizan elementos cuadráticos para la cancelación de la no linealidad la arquitectura resultante para el multiplicador se muestra en la figura 2.11.

Figura 2.11 Multiplicador analógico de cuatro cuadrantes implementado con Celdas de ganancia variable cuadráticas

Al emplear elementos cuadráticos, la respuesta que entrega el multiplicador difiere de los resultados obtenidos en (2.8) y (2.4), esto se comprueba analizando la Figura 2.11, el comportamiento de las señales de entrada cuando fluyen a través del circuito multiplicador dan como resultado la expresión (2.9).

( )( ) ( )( ) [ ] ( )( ) ( )( ) [ ] )*(8222 yxyYxXyYxXyYxXyYxX =−++−−−−−++ 2.9

X - Y

-X - Y

- X +Y

X + Y

X2 + 2XY + Y2

X2 – 2XY + Y2

X2 + 2XY + Y 2

X2 – 2XY + Y2

8XY

ëìíî ïðñ òó ôðõöì÷øõïòùöøñ òùúðñ ïî íñ î ûìöò!üøù#ý$õ%ì&ñ þ)ÿ%î ûòù

31

La diferencia que existe en ambas arquitecturas no solo reside en la forma de inyectar o introducir las señales de entrada, si no del comportamiento interno de las señales desde la entrada hasta la salida del circuito. La selección del método de inyección de las señales de entrada trae implícito el método de cancelación de la no linealidad, es decir , la forma de introducir las señales define si se emplean cuadradores de cuadrante simple o elementos cuadráticos. 2.6 Conclusiones En este capitulo se presentaron los fundamentos básicos de los multiplicadores , estos conceptos permiten diseñar adecuadamente las celdas de ganancia variable que sirven de base para el modelado del multiplicador, sin embargo, el funcionamiento real del multiplicador presenta errores causados por la no linealidad en las uniones del transistor, esto puede generar errores en la respuesta del circuito y deteriorar la señal de salida, si se consideran sistemas en cascada estos errores por mínimos que sean causan problemas en la siguiente etapa. El método más popular en el diseño de multiplicadores es utilizar celdas de ganancia variable llamadas también celdas de Gilbert, estas celdas permiten manipular las señales de entrada ya sean positivas o negativas y conservar a la salida la polaridad adecuada, estas celdas se diseñan tomando como base el modelo del transistor MOS operando en la región de saturación y el principio a la ley cuadrática del cual se deriva la función de la multiplicación. Los aspectos contemplados en este apartado servirán de base para el modelado de los multiplicadores de los capítulos posteriores.

!"$#%& ')(*

32

Referencias Bibliográficas [1] F. G. Strembler

“Introduction to Comunications System” Addison Wesley Publishing Company pp 214-218 Año 1982

[2] M. A. Gallo, W. M. Hancock “Comunicación entre computadoras y Tecnologías de Redes” Thompson pp 87-89, 100-101 Año 2002

[3] B. Gilbert “A precise four-cuadrant multiplier whith Subnanosecond response ” IEEE Journal of solid State Circuits Vol. SC –3, pp 365-373. December 1968

[4] L. E. Frenzel “Sistemas Electrónicos de Comunicaciones” Primer Edición en español , Editorial Alfaomega pp 156, 183,649. Año 2003

[5] A. S. Sedra y, K. C. Smith “Circuitos Microelectrónicos ” Oxford Uniersity Press Cuarta Edición 1999

[6] .T. S. Gotarredona , B. L. Barranco and A.G. Andreou “A General Translinear Principle for Subthreshold MOS Translinear”, IEEE Trans.On Circuits And Systems II, Vol. 46, no. 5, pp.607-615, May 1999.

[7] B. Gilbert “New Tecnique for Analog Multiplication” IEEE Journal of Solid State Circuits. Vol. 10 pp283-293, December 1975

[8] E. S. Sinencio “CMOS multipliers arquitectures and transistor level implementations ” Analog and mixed Signal Center of Texas & University Año 2000

+,-. /102 354 6078,9:7/3;8:<2 3;=02 /. -2 . > ,83?:;$@%7*,&2 A)B*. > 3;

33

[9] K. R. Laker and W. M.C. Sansen, "Design of Analog Integrated Circuits and Systems , " McGraw-HilI Año 1994.

[10] G. Allen and Strader "VLSI Design Techniques for Analog and Digital Circuits," McGraw-Hill Año 1990.

[11] D.C. Soo and R.G. Meyer, “A four-quadrant NMOS analog multiplier” IEEE J. Solid-State Circuit, vol. SC-17, no. 6, pp. 1174-1178 December 1982.

[12] C. W. Kim and S. B. Park, “New Four-Quadrant CMOS Analogue Multiplier”, Electron. Lett., vol.23, no.24, pp. 1268-1270, Nov. 1987.

[13] J.S. Pena-Finol and J.A. Connelly “A MOS Four-Quadrant Analog Multiplier Using the Quarter-Square Technique” IEEE J. Solid-State Circuits, vol. 22, pp. 1064-1073, December 1987.

[14] ]S. L. Wong, N. Kalyanasundaram, and C.A.T. Salama “Wide Dynamic Range Four-Quadrant CMOS Analog Multiplier Using Linearized Transconductance Stages” IEEE J. Solid-State Circuits, Vol. 21, pp. 1120-1122, December. 1986.

[15] B. Gilbert “Current –Mode Circuits from a Translineal Viewpoint: A Tutorial” in Chapter 2 of C.

[16] R.J Wiegerink “Analysis and Synthesis of Mos Translineal Circuits” Kluwer Academic Año 1993

[17] B.A.Mich “Synthesis of Static and Dynamic Multiple-input Translineal Element Networks, a tutorial” Technical Report No. CSL-TR 2002-1024 pp 2-5 Junio 2002

34

Capítulo

3 MMMuuullltttiiipppllliiicccaaadddooorrr AAAnnnaaalllóóógggiiicccooo dddeee bbbaaajjjooo VVVooollltttaaajjjeee cccooonnn eeessspppeeejjjooosss dddeee cccooorrrrrriiieeennnttteee

3.1 Resumen

En este capitulo se propone el diseño de un multiplicador analógico de bajo voltaje en modo de corriente basado en el principio translineal, este es implementado con transistores CMOS operando en la región de saturación. El objetivo de este diseño es lograr una estructura analógica simple que opere con fuentes de alimentación no mayores a 1.2 volts. Se desea aprovechar las bondades que ofrece la estructura cascode convencional pero la limitante principal es un voltaje mínimo de polarización que sobrepasa las expectativas de bajo voltaje, por ello la estructura tendrá que adecuarse y realizar las modificaciones necesarias para lograr el modelado de un espejo de corriente modificado para bajo voltaje. Una vez solucionado este problema se diseñan los cuadradores de corriente para

CDEF G1HI JLK MHI GF EI F N!D OJPRQ%SDI TVU&F N!J WX<YZ[]\_^&\a` bcZ[dXfe \aghXikjX [d\iWXe \lklm XgbX

35

posteriormente modelar el multiplicador. Los bloques analógicos que se modelan en este capitulo son: o Espejo de corriente modificado para bajo voltaje o Cuadrador de corriente modelado con espejos de corriente cascode convencional o Cuadrador de corriente con espejo de corriente para bajo voltaje o Multiplicador analógico con espejos de corriente de bajo voltaje.

Los resultados experimentales se obtendrán a partir de las elaboración de programas en Pspice, Tpsice, y Hspice. 3.2 Circuitos en Modo Corriente En los circuitos en modo corriente se realizan con tecnología VLSI estándar, siendo el transistor MOS el más conveniente para estos diseños por sus características de conmutación, amplificación, respuesta a la ley cuadrática y también al principio translineal. Un circuito en modo corriente se reconoce fácilmente porque la información intermedia esta representada por corrientes variantes en e tiempo Apoyándose en la ley de Ohm se sabe que cualquier circuito que utilice corriente para representar sus señales debe desarrollar cambios de voltaje internos que no se utilizan para representar señales de información, lo cual da un enorme potencial para trabajar con fuentes de alimentación de valores muy pequeños debido a que la máxima excursión o swing de la señal de voltaje no se considera importante, es suficiente con que exista un pequeño margen entre el voltaje de la fuente de alimentación y el voltaje de drenaje a fuente VDS. Cuando el MOS opera en saturación el voltaje de la fuente y el voltaje de drenaje a fuente son proporcionales a la raíz cuadrada de la señal de información expresada como una corriente; esto permite eliminar elementos externos adicionales dando como resultado estructuras muy sencillas. Los nodos con altas oscilaciones de voltaje aún no pueden evitarse pero una alternativa simple es contar con nodos locales con capacitancias parásitas muy pequeñas que permitan alcanzar mayor rapidez y el consumo de potencia sea menor. Desafortunadamente los desacoplamientos en las uniones del transistor generan distorsión, esto afecta el desempeño de las nuevas estructuras, sobre todo cuando se requiere linealidad y precisión en las aplicaciones. Era de esperarse que nuevas herramientas para el diseño analógico de bajo voltaje traigan consigo nuevos problemas.

nopq rst uwv xst rq pt q y o zuR|%*ot ~&q y u zodu_&ut rco]y uf1p ]uzy!u11q r

36

3.3 Principio básico de la división de Corriente En los circuitos convencionales la división exacta y lineal de la corriente generalmente se lleva a cabo utilizando resistencias y capacitancias [1,2], en los modelos de bajo voltaje estos elementos han sido sustituidos por transistores MOS efectuando funciones de conmutación y amplificación, aunque su principal desventaja es la relación no lineal existente entre voltaje y corriente.

Figura 3.1 Técnica de división de corriente usando transistores MOS El principio básico que se utiliza en los circuitos en modo corriente se aprecia en la figura 3.1 donde se observa que ambos transistores tienen un voltaje de compuerta con respecto al sustrato (bulk), los voltajes de las fuentes de alimentación Va y Vb son voltajes en corriente directa y la corriente de entrada denominada “Iin “ fluye de afuera hacia adentro del circuito en dos sentidos, de modo tal que una parte de la corriente fluye hacia el nodo al que esta conectado Va y la otra parte fluyen hacia el nodo al que esta conectado Vb.

Cualquiera de las dos fracciones de la corriente de entrada fluyendo hacia ambos lados del circuito se consideran:

1 L ! R% V& ! <]_&a cdf ahk d k

37

• Constantes e independientes de la corriente de entrada Iin • Independientes de los valores de los voltajes Va y Vb. • Independientes de si uno o ambos transistores están trabajando en la región de

saturación o no saturación. • También son independientes de si uno o ambos transistores esta operando en

inversión fuerte o débil.

Para comprobar el principio básico de la división de corriente consideramos una corriente Iin presente en el nodo de entrada tal como se observa en la figura 3.1, el voltaje de entrada Vm, puede representarse en función de la corriente de entrada Iin., tal como se expresa en la ecuación (3.1).

minm VIV =* (3.1)

El resultado del producto (Vm*Iin) representa una función no lineal de la corriente de entrada de acuerdo con la expresión (3.2).

21 ddin III ∆−∆=

(3.2)

La expresión (3.1) es independiente de la corriente de entrada pero dependiente de la geometría de los elementos de modo tal que para el transistor M1 con factor geométrico (W1/L1) se produce un incremento en la corriente de drenaje “¨,d1“ ocasionado cuando una parte de la corriente de entrada Iin baja a través del transistor. En el transistor M2 con factor geométrico (W2/L2) ocurre lo contrario, es decir, se produce un decremento en la corriente de drenaje “¨,d2“ ocasionado cuando la otra parte de la corriente de entrada Iin fluye en sentido inverso a la corriente de drenaje Id2.

1

2

2

1

2

1

L

W

L

W

dIdI

−=∆

∆

(3.3)

La ecuación 3.3 es muy simple pero completamente simétrica ya que permite expresar cualquier elemento de corriente en función de la relación geométrica (W/L) del transistor, además es relativamente lineal e insensible a los efectos de segundo orden generados por la reducción en la movilidad y el efecto de cuerpo del transistor MOS, esto es valido para cualquier región de operación del transistor [3].

¡ ¢£¤ ¥w¦ §£¤ ¢¡ ¤ ¡ ¨ ©¥ªR«%¬*¤ ­®&¡ ¨ ¥ ©¯°±d¥_²&¥¤ ¢c±]¯¨ ¥¬f¯³1 ¯ ±]¥³©¯¨!¥ª1ª1¡ ¯¬¢¯

38

3.4 Espejos de Corriente En los circuitos en modo corriente el bloque básico para representar las señales analógicas como muestras de corriente es llamado “ espejo de corriente”, con este circuito es posible realizar operaciones de suma, inversión y, manipulación de corrientes entre ramas, crear retardos en la señal, multiplicar y duplicar la corriente de entrada ya sea de polarización o que contenga alguna información. A la salida del circuito se reproduce una versión escalada e invertida de la señal de entrada [3].El espejo de corriente en su forma más simple se muestra en la Figura 3.2

Figura 3.2 Representación del Espejo de Corriente en su forma ideal

3

Figura 3.3 Espejo de Corriente implementado con transistores MOS

Figura 3.3 Configuración del espejo de corriente en su implementación con transistores MOS Su implementación con transistores MOS se aprecia en la figura 3.3 y se observa que si se tiene a la entrada un transistor conectado como diodo, éste es manejado por la corriente de polarización Ib1, mientras el transistor de salida proporciona una corriente Ib2 con una alta impedancia.

´µ¶· ¸1¹º »L¼ ½¹º ¸· ¶º · ¾!µ ¿»ÀRÁ%µº ÃVÄ&· ¾!» ¿Å<ƵÇ]»_È&»aº ¸cµÇdÅf¾ »aÂhÅÉk¶Å Çd»É¿Å¾ »ÀkÀ· ŸÅ

39

Idealmente el valor de esta impedancia debe ser infinito y capaz de manejar la corriente de salida sobre un gran rango de voltaje; sin embargo los valores finitos de la impedancia de salida Zout y las limitaciones en el rango de salida necesarias para necesarios para mantener al transistor en saturación degradan la respuesta de los espejos de corriente Considerando que ambos transistores M1 y M2 tienen el mismo voltaje de compuerta-fuente (Vgs) y se encuentran operando en la región de saturación, se desprecia la modulación de longitud de canal (λ), los efectos de la impedancia de salida y las variaciones del voltaje de umbral Vth, entonces las ecuaciones (3.4) y (3.5.) demuestran que la corriente de drenaje que fluye a través de cada transistor es:

2

1

11

111

2

´

−

=== h

gsdsbin tVV

L

WKIII

(3.5)

2

2

22

222

2

´

−

=== h

gsdsbout tVV

L

WKIII

(3.6)

Puesto que las compuertas y las fuentes de ambos transistores están conectadas se obtienen voltajes de compuerta a fuente del mismo valor de modo tal que Vgs1 = Vgs2, generándose así una corriente proporcional a Ids1 expresada en (3.4) que fluye a través del drenaje del transistor M2, si la razón geométrica (W / L) de ambos transistores es idéntica, las corrientes de drenaje Ids1 e Ids2 también serán idénticas

Figura 3.4 Espejo de corriente cuando se aplica una pequeña señal de corriente al nodo de baja impedancia, se obtiene a la salida

una versión invertida de la señal aplicada a la entrada. La Figura 3.4 muestra que al aplicar una pequeña señal de corriente Iin, al drenaje del transistor M1 se obtendrá como resultado una corriente de drenaje Ids1 que será igual a

ÊËÌÍ ÎÏÐ ÑwÒ ÓÏÐ ÎÍ ÌÐ Í Ô Ë ÕÑÖR×%Ø*ËÐ ÙÚ&Í Ô Ñ ÕÛÜËÝdÑ_Þ&ÑÐ ÎcËÝ]ÛÔ ÑØfÛß1ÌÛ Ý]ÑßÕÛÔ!ÑÖ1Ö1Í ÛØÎÛ

40

la suma de la corriente de polarización Ib1 mas la corriente de entrada Iin, esto se expresa en la ecuación 3.7

inbdsIII +=

11

(3.7)

Si la corriente de entrada Iin=0, entonces la corriente de drenaje es igual a la corriente de polarización, es decir Ids1= Ib1, la corriente de drenaje a fuente de la ecuación 3.7 debe ser calculada de manera tal que asegure la operación de ambos transistores en la región de saturación todo el tiempo. Si Ids1 es muy pequeña o negativa, el transistor M1 se irá a la región de corte, por el contrario si toma un valor muy grande, el valor del voltaje de drenaje a fuente del transistor M1 se incrementará a un punto tal que la fuente de corriente de polarización Ib1 no estará activa mucho tiempo. Para asegurar la conducción de ambos transistores se requiere al menos una señal de al menos el 50 % del valor de la corriente de polarización con ello se adquiere un compromiso razonable entre la disipación de potencia y el rango dinámico. Aplicando la ley de corrientes de Kirchoff en el drenaje del transistor M2 podemos encontrar la corriente de salida con las ecuaciones (3.8) y (3.9).

12 bbII −=

(3.8)

inout II −=

(3.9)

Una fuente ideal de corriente CCCS produce una salida constante e invertida de la señal de entrada como se muestra en la expresión (3.9). En la ecuación (3.10) expresa ésta corriente de drenaje en función del voltaje de compuerta a fuente Vgs.

th

ds

gsV

LW

k

IV +=

´

2

(3.10)

En (3.10) se demuestra claramente que el voltaje de compuerta a fuente esta sujeto a la razón geométrica del transistor y a la corriente de drenaje a fuente. El voltaje mínimo necesario para que el espejo de corriente de la figura 3.3 opere y las condiciones para mantener al transistor en saturación se muestran en la ecuación (3.11.)

àáâã ä1åæ çLè éåæ äã âæ ã ê!á ëçìRí%îáæ ïVð&ã ê!ç ëñ<òáó]ç_ô&çaæ äcáódñfê çaîhñõkâñ ódçõëñê çìkìã ñîäñ

41

thddd VVVsat

+=min

donde : Vdd= Voltaje de polarización mínimo Vdsat= Voltaje de drenaje a fuente Vth voltaje de umbral Vgs =Voltaje de compuerta a fuente Para:

thgs VV > y ( )satdthgs VVV <−

(3.11)

Entonces voltaje de salida mínimo que se obtiene a la salida del círcuito se muestra en la expresión 3.12.

satdout VV =

min (3.12)

También es posible configurar un espejo de corriente como un amplificador, en esta configuración el factor de ganancia “A” esta determinado por la corriente de polarización y la razón geométrica (W/L) del transistor que se encuentra en la rama de salida (transistor M2), entre mayor sea la ganancia deseada, mayor debe ser la corriente de polarización y la relación geométrica del elemento que conforma la rama de salida. El valor típico de la amplificación es menor a 100, en los circuitos en modo corriente es posible tener un ancho de banda grande con pequeños valores de ganancia, esto permite la operación a altas frecuencias. Cuando varias señales de entrada se aplican al nodo de baja impedancia se suman, ya que a través de este nodo se efectúan las operaciones de inversión , escalamiento y suma de la(s) señal(es) de entrada, estas operaciones posteriormente pueden ser combinadas con la finalidad de efectuar operaciones más complejas en etapas posteriores, tal como se muestra en a Figura 3.5.

ö÷øù úûü ýwþ ÿûü úù øü ù ÷ý*÷ü &ù ý ÷dý&ýü úc÷ ý1ø]ý!ý1ù ú

42

Figura 3.5 Espejo de corriente y su comportamiento como amplificador, cuando a la entrada se introducen pequeñas señales de corriente y a la salida se obtiene la suma de las señales

de entrada mas la corriente de polarización multiplicadas por el factor de ganancia “A”. La corriente de salida Iout es el resultado de dicha suma, y se desprecia siempre y cuando la máxima excursión de la señal que representa la suma total de las señales de corriente aplicadas a la entrada (Iin1 + Iin2 + ...iinn ) no exceda el valor de la corriente de polarización Ib1, esto se muestra en la ecuación (3.13)

++=ninnin

IiIItotalinI .....

21

ónpolarizaciin IItotal

≤

(3.13)

La salida del espejo de corriente de la Figura 3.5 esta definida por “Iout “, ésta es una versión invertida de la suma total de las corrientes de entrada y escalada en un factor “A” que determinará la ganancia del circuito, tal como lo muestra la expresión 3.14.

totalinout AII −= (3.14)

La ganancia que se obtienen a la salida del circuito es directamente proporcional al cociente de señal de salida con respecto a la entrada, así como también esta sujeta al cociente que se obtienen de la relación geométrica de los transistores de la etapa de entrada y salida, esto se expresa en la ecuación 3.15.

"!$#% &' ( )+* ,-'( &% # ( % ./!0 )1234!$( 5768% ./) 09;:!<)=8)>( &?!<@9.)>3A9BC#49<@)B0 9-.)1C1% 9 3$&9

43

( )( )1

2

LWLW

AII

in

out ==

(3.15)

El espejo de corriente se comporta improvisadamente como una fuente ideal de corriente, la impedancia de salida es infinita para cualquier valor de voltaje que cruce la fuente, este comportamiento se muestra en la figura 3.10

Figura 3.6 Respuesta ideal del espejo de corriente simple

La Figura 3.6 muestra el comportamiento ideal que se debe obtener a la salida del espejo de corriente, independientemente de voltaje de polarización que se introduzca al circuito, sin embargo, la línea recta perfecta no se obtienen en los diseños reales ya que existen imperfecciones propias del proceso de fabricación del transistor, para lograr espejos cuya respuesta sea lo más exacta posible de deben cumplir las siguientes condiciones:

La razón de las corrientes de entrada – salida y la ganancia “A” es independiente de la temperatura y se ajusta de manera precisa por la relación geométrica (W/L) de los transistores

La impedancia que se obtienen a la salida del espejo es muy alta, por lo tanto la

capacitancia de salida Cout es baja, en los casos prácticos la corriente de salida debe ser independiente del voltaje de salida.

La impedancia de entrada es muy baja y el voltaje mínimo para poner en

operación la fuente de corriente es muy pequeño.

El voltaje de salida para el cual la salida actúa como una fuente de corriente, normalmente es de valor bajo.

D"E$FG HIJ KML N-I J HG FJ G OEPKQRSTE$J UV8G OK P WX4EY@KZ8KJ H?EYWOKSW[FWYK[PWO/KQQG W S$HW

44

Un reflejo preciso de la señal de corriente requiere uniones perfectas en los transistores, sin embargo, existen imperfecciones desvían el desempeño ideal necesario en los módulos de procesamiento de señales, representan pequeñas variaciones en los valores de respuesta de la corriente directa (DC) ,estas imperfecciones o desuniones son conocidas como “mismatch´s “ y se introducen aleatoriamente en el proceso de manufactura del circuito integrado. Los mismatch´s pueden ocasionar muchos errores y la respuesta del circuito y hacen que se desvíe de la respuesta ideal. Las imperfección de las uniones es producto de la variación en la transconductancia “gm“ y del voltaje de umbral “Vth,” lo que conlleva a obtener una corriente de salida “Iout” ligeramente diferente a la corriente de entrada Iin , es conveniente que los transistores M1 y M2 que forman el espejo de corriente sean idénticos geométricamente, esto permite reducir el desacoplo. El espejo de corriente es visto como una fuente de corriente controlada por corriente (CCCS) y determina el desempeño general del sistema, aunque el espejo de corriente en su forma más simple es útil en muchas aplicaciones, alimentación, sin embargo, en el procesamiento de sus señales está muy lejos de comportarse como una fuente ideal de corriente lo cual representa un la principal tiene una estructura sencilla y puede estar en funcionamiento con pequeños voltajes de limitante para la mayoría de las aplicaciones de circuitos en modo corriente en los cuales se requiera precisión y exactitud.

3.5 Consideraciones de diseño del Espejo del corriente simple

Si se desea obtener un diseño simétrico del espejo de corriente se considera el principio: que nos indica lo siguiente: ”Si el potencial entre compuerta y fuente de ambos transistores es idéntico entonces la corriente de drenaje de ambos transistores debe tener la misma magnitud [4].

De la Figura 3.4 se observa que el transistor M1 forma la rama de entrada y es conectado como diodo. Para mantener un buen acoplamiento de las uniones suponemos la longitud de canal “L” con un valor de dos a cinco veces la longitud mínima de diseño “´>@SDUDHYLWDU ODHVWUDQJXODFL ón del canal en este caso la longitud del canal “L” se mantiene igual en ambos transistores, la impedancia de salida y los desbalances se desprecian, la tecnología que utilizaremos es de1.5P de MOSIS. Para tener una reproducción exacta de la señal de entrada a la salida del espejo la corriente de entrada debe tener un valor tal que logre mantener a los transistores en saturación todo el tiempo. Asumiendo que los transistores M1 y M2

están polarizados en la región de saturación y despreciando los efectos de segundo orden suponemos una corriente de drenaje Ids GH $

\"]$^_ `a b c+d e-ab `_ ^ b _ f/]g chij4]$b k7l8_ f/c gm;n]ocp8c>b `?]o@mfc>jAmqC^4mo@cqg m-fchCh_ m j$`m

45

El primer paso es encontrar la relación geométrica de los transistores, despejando la ecuación (3.5) es posible encontrar la relación geométrica en función de la corriente de drenaje fuente a la entrada del circuito tal como lo muestra la expresión (3.16).

(3.16)

Sustituyendo valores en (3.16) encontramos la relación geométrica de ambos transistores.

La longitud del canal “L” se mantiene igual en ambos transistores para asegurar una buena unión de los elementos, considerando que “L” toma elYDORUGH HVGHFLU/ P\HODQFKRGHOWUDQVLVWRUVHU á de 28 P3DUDDVHJXUDUla simetría en el diseño de ambos transistores la relación geométrica y las dimensiones se consideran idénticas. El siguiente punto en cuestión es encontrar el voltaje mínimo de polarización a la entrada del circuito utilizando la ecuación (3.11).

El valor de voltaje mínimo necesario para polarizar al circuito y mantener a los transistores en saturación es de 0.8 volts. Ahora calculamos el voltaje a la salida del circuito siguiendo la expresión 3.12:

El voltaje mínimo requerido a la salida del circuito toma el valor del voltaje de drenaje a fuente Vdsat del transistor de salida asegurando con ello que el transistor permanezca siempre en conducción. El espejo de corriente produce una salida de corriente constante e independiente del voltaje de salida, en realidad solo se requiere un voltaje mínimo para asegurar la operación del transistor en la región de saturación.

( )866.6

)5287.7(26.08.0

)10(2)´(

2=

−−=

−=

evv

m

thVgsVKDSI

LW µ

( )voltsVdd

thVdsatVddV

8.0min

min=

+=

2)´(

2

thgs

ds

VVK

IL

W

−=

voltsdsatVoutV 2.0min

==

r"s$tu vwx yMz -w x vu tx u |sy~Ts$x 8u |y 4s@y8yx v?s|yty|/y~~u $v

46

Los valores y datos necesarios para el diseño del espejo de corriente simple, así como 1as medidas de desempeño y requerimientos de polarización de la Figura (3.4) se muestran en la tabla 3.1.

Voltaje mínimo de alimentación

1.2 volts

Voltaje de Saturación VDssat

0.2 volts

Voltaje de Umbral VTH

0.6 volts

Voltaje de Compuerta a fuente VGS

0.8 volts

Rango de Corriente se Polarización Ids

10µA

Dimensión geométrica de los transistores (W/L)

28µm/3.2µm

Rango de corriente de entrada Iin

±10µA

Rango de Corriente de salida Iout

±10µA

Tabla 3.1 Medidas y desempeño del espejo de corriente simple

Los parámetros propios de la tecnología se presentan en el anexo B. Con los parámetros obtenidos se realizan los programas para efectuar la simulación del circuito y el programa correspondiente se encuentran en el anexo C. El resultado de la simulación del circuito permite verificar el correcto desempeño cuando se introduce una señal de corriente de entrada de 10$HQOD)LJXUDVHmuestra el comportamiento de la señal de entrada y en la Figura 3.8 se comprueba que a la salida del espejo de corriente se obtiene una replica invertida de la señal de entrada.

"$ + - / 4$ 78 / ;8> ?@>AC4@ -C $

47

Figura 3.7 Respuesta del espejo de corriente simple para una > ¡ £¢ ¤>¥ ¦§¤+¨©¤+¤>¥ ¦¡ §ª¨©ª+¨©¤¬« ­ ® ¯

°"±$²³ ´µ¶ ·M¸ ¹-µ ¶ ´³ ²¶ ³ º±»·¼½¾T±$¶ ¿À8³ º· » ÁÂ4±Ã@·Ä8·¶ ´?±ÃÁº·¾ÁŲÁ÷ŻÁº/·¼¼³ Á ¾$´Á

48

Figura 3.8 Comportamiento de la corriente a la salida del espejo de corriente simple cuando se introduce una pequeña señal de corriente de 10 ÆÈÇ

É"Ê$ËÌ ÍÎ Ï Ð+Ñ Ò-ÎÏ ÍÌ Ë Ï Ì Ó/ÊÔ ÐÕÖ×4Ê$Ï Ø7Ù8Ì Ó/Ð ÔÚ;ÛÊÜÐÝ8Ð>Ï Í?ÊÜ@ÚÓÐ>×AÚÞCË4ÚÜ@ÐÞÔ Ú-ÓÐÕCÕÌ Ú ×$ÍÚ

49

En la gráfica 3.9 se presenta una comparación de la corriente de entrada y salida verificando la respuesta típica del espejo de corriente, es decir, que la corriente de salida debe ser una replica lo más exacta posible de la señal de entrada en cuanto a magnitud, pero en sentido inverso. En este caso la corriente de polarización coincide con el valor de la corriente de drenaje sin embargo no esta limitada a este valor, sea cual sea el valor se debe cumplir esta consideración.

ß"à$áâ ãäå æMç è-ä å ãâ áå â éàêæëìíTà$å îï8â éæ ê ðñ4àò@æó8æå ã?àòðéæíðôáðòæôêðé/æëëâ ð í$ãð

50

Sabemos que el transistor MOS presenta una relación no lineal entre corriente y voltaje, característica propia de la respuesta a la ley cuadrática del MOS que se comprueba en OD)LJXUDFXDQGRVHDSOLFDXQDFRUULHQWHGHHQWUDGDGH $

Figura 3.10 Respuesta a la ley cuadrática del MOS y el comportamiento lineal entre la corriente de salida y el voltaje de drenaje a fuente.

Figura 3.10 Respuesta a la ley cuadrática del MOS y el comportamiento lineal entre la corriente de salida y el voltaje de drenaje a fuente.

Voltaje de la fuente de la fuente de alimentación

õ"ö$÷ø ùú û ü+ý þ-úû ùø ÷ û ø ÿ/ö ü4ö$û 8ø ÿ/ü öü8ü>û ù?öÿüC÷@ü-ÿüø $ù

51

3.6 Desventajas del espejo de corriente simple La polarización de los CI (circuitos integrados) MOS utiliza fuentes de corriente constante que se generan y se repiten con la finalidad de conseguir fuentes de polarización de corriente directa (CD) que alimentaran etapas consecuentes del Circuito integrado. En el análisis que se efectúa para el espejo de corriente simple se presentan errores al efectuar el procesamiento de sus señales, se comprobó que espejo de corriente en su forma más simple no entrega a la salida una copia exacta de la señal(es) de entrada, además se sabe que el valor de la resistencia de salida es pequeña y los valores del voltaje de drenaje fuente Vds en ambos transistores se mantiene igual, para minimizar el error en la reproducción de la señal a la salida del espejo de corriente. Estas desventajas hacen que los diseñadores no encuentren atractivo al espejo de corriente simple ya que los errores en las uniones del transistor no favorecen mucho a este tipo de circuitos sobre todo para aplicaciones donde se requiere manipular señales en forma serial; sabemos que la señal que entrega a la salida no es una replica exacta y aunque los errores son pequeños e insignificantes son acumulativos ocasionando deterioro en la información a procesar sobre todo cuando se trabajan circuitos en cascada y la salida de una etapa servirá como entrada a otras etapas. Conocer estos aspectos nos permite determinar que el espejo de corriente mas sencillo esta muy lejos de comportarse como una fuente ideal de corriente y será necesario buscar otras alternativas para minimizar detalles a través de otras estructuras ya conocidas de espejos de corriente. 3.7 Espejos de corriente cascode Si utilizamos un espejo de corriente cascode como el que se muestra en la Figura 3.11 podemos incrementar el valor de la resistencia de salida, además de que esta estructura ofrece valores de corriente más estables para un amplio rango de variaciones de voltaje, es decir, se tienen menos pérdidas en la reproducción de la señal a la salida del circuito. La resistencia de entrada es aproximadamente igual a la del espejo simple y la resistencia de salida es incrementada aproximadamente por la ganancia del espejo cascode, gm4/gds4, desafortunadamente al incrementar la resistencia de salida se incrementa la oscilación o máxima excusión de voltaje a la salida del circuito.

"!# $%& ')( *+%& $# !& # ,-'./01"& 2435# ,' -6879':5';& $<9=6>,';0?6@A!69='@-6B,C'.A.A# 60"$6

52

Figura 3.11 Espejo de corriente cascode convencional El procedimiento de diseño del espejo de corriente simple se mantiene para el espejo cascode y el voltaje de compuerta a fuente (Vgs) en términos de las variaciones de voltaje de compuerta a fuente esta dado por la expresión (3.17)

dsatthgs

thgs

VVVV

VVV

=−=∆

+∆=

(3.17)

El límite inferior de operación es 2û9GHDFXHUGRDOSURFHVRGHIDEULFDFL ón de la tecnología que vamos a utilizar para el diseño sabemos que Vgs=0.8 y Vth=0.6, para WUDQVLVWRUHVWLSR1HQWRQFHV û9 9 dsat = 0.2v y voltaje mínimo a la salida del circuito esta dado por la ecuación 3.18

422min dsatdsatthoutVVVV ++=

(3.18)

D E"FG HAIJ KML N+IJ HG FJ G OCEPKQRSE"J TU5G OCK PVWEX=KY5KJ H<EXV?OKSVZFVXKZPV+OKQQG VS"HV

53

El voltaje mínimo a la entrada del circuito esta dado por la expresión 3.19

dsatgsddVVV += 2

min

(3.19)

• Consideraciones de Diseño Para el diseño del cascode se siguen las mismas consideraciones del espejo simple, VXSRQLHQGRXQDFRUULHQWHGHGUHQDMHGH $SHURFDPELDQORVUHTXHULPLHQWRVP ínimos necesarios de los voltajes de polarización y salida. La simetría en el diseño se mantienen si las dimensiones de los cuatro transistores son iguales. Sustituyendo los valores de Vgs=0.8v, VTh ≈ 0.6v y Vdsat=0.2v en la expresión 3.19 encontramos que el voltaje de polarización mínimo para mantener al transistor en conducción es:

vddV

vvddV

8.1min

)2.0(2)8.0(2min

≥

+=

A pesar de que esta estructura presenta una alta impedancia de salida el voltaje mínimo de polarización necesario para operar el circuito en la región de saturación esta muy por arriba de las expectativas de los valores permitidos para los circuitos de bajo voltaje. El valor de polarización necesario debe ser mayor o igual a 1.8 volts, sin embargo, los requerimientos de diseño de bajo voltaje indican que las fuentes de alimentación de los circuitos no deben sobrepasar de 1 volt o cuando mucho 1.2 volts. De igual manera se obtiene el valor de voltaje a la salida del circuito utilizando la expresión 3.18 y obtenemos un voltaje de 1 volt.

voltV

vvV

mibnout

out

1

6.0)2.0*2(min

=

+=

La tabla de medidas y desempeño del cascode convencional se muestran en la tabla 3.2., donde se observa que las consideraciones hechas para el espejo de corriente simple se mantienen tanto en la dimensión geométrica de los transistores como la corriente de entrada, solo cambia el valor de la fuente de alimentación, esto con la finalidad de poder efectuar la comparación de los resultados experimentales que se obtienen de la simulación.

[ \"]^ _`a b)c d+`a _^ ]a ^ e\fbghi1\"a j4k5^ eb fl8m\nbo5b;a _<\n=l>eb;i?lpA]ln=bpflBeCbgAgA^ li"_l

54

Voltaje mínimo de alimentación

1.8 volts

Voltaje de Saturación VDssat

0.2 volts

Voltaje de Umbral VTH

0.6 volts

Voltaje de Compuerta a fuente VGS

0.8 volts

Rango de Corriente se Polarización Ids

10µA

Dimensión geométrica de los transistores (W/L)

28µm/3.2µm

Rango de corriente de entrada Iin

±10µA

Rango de Corriente de salida Iout

±10µA

Tabla 3.2 Medidas de desempeño del espejo de corriente cascode convencional.

Los resultados experimentales de la simulación demuestran el correcto desempeño del circuito, se observa claramente que la respuesta que entrega el espejo cascode es idéntica a la que se obtuvo con el espejo de corriente simple, sin embargo, el desempeño es mejor cuando se utiliza el cascode ya que presenta una alta impedancia a la salida, característica que necesitamos conservar en los modelos de bajo voltaje. En la Figura 3.12 se muestra que al aplicar una corriente de entrada igual a cero al nodo de baja impedancia esta se suma con la corriente de drenaje a fuente del transistor en la etapa de entrada, entonces la corriente tomará el valor de 10 $TXHVHconsidero. En la Figura 3.13 se demuestra el correcto desempeño del cascode al obtener una replica invertida de la señal de entrada. La Figura 3.14 nos muestra la comparación del comportamiento de las señales de entrada y salida en el circuito que modelamos,

q r"st uAvw xMy z+vw ut sw t Cr|x~r"w 5t Cx |r=x5xw u<r?xsx|+xt "u

55

Figura 3.12 Comportamiento de la corriente de entrada

en el cascode convencional

Figura 3.12 Comportamiento de la corriente de entrada en el cascode convencional

" ) + 1" 45 85; <=>;?A=BCAA "

56

Figura 3.13 Respuesta que entrega el espejo de corriente cascode convencional

" ¡A¢£ ¤M¥ ¦+¢£ ¡ £ §C¨¤©ª«"£ ¬­5 §C¤ ¨®¯°=¤±5¤£ ¡<°®?§¤«®²®°¤²¨®+§¤©© ®«"¡®

57

Figura 3.14 Comparación del comportamiento de las corrientes de entrada y salida

del espejo de corriente cascode convencional

³ ´"µ¶ ·¸¹ º)» ¼+¸¹ ·¶ µ¹ ¶ ½´¾º¿ÀÁ1´"¹ Â4Ã5¶ ½º ¾Ä8ŴƺÇ5º;¹ ·<´Æ=Ä>½º;Á?ÄÈAµÄÆ=ºÈ¾ÄB½Cº¿A¿A¶ ÄÁ"·Ä

58

3.8 Cuadrador Translineal de corriente El bloque principal para la realización de los circuitos multiplicadores de cuatro cuadrantes es la celda translineal de ganancia variable implementada con transistores MOS operando en al región de saturación para aprovechar el principio cuadrático característico del transistor MOS[7]. Esta celda toma como base el bajo voltaje de umbral del transistor y requiere de entradas balanceadas para efectuar operaciones con pequeños rangos de entrada lineal, esto la transforma en un circuito de entrada-simple, salida-simple. Comúnmente a la salida de estas celdas se obtiene una versión invertida y escalda de las corrientes de entrada, el factor de escala estará determinado por las corrientes de polarización en corriente directa (DC), de modo tal que la ganancia de la celda no depende ni de los voltajes de polarización, ni de los parámetros del transistor si no que esta determinada por la relación geométrica y las corrientes de polarización.

Figura 3.15 Celda translineal de ganancia variable implementada con espejos de corriente cascode convencional.

É Ê"ËÌ ÍAÎÏ ÐMÑ Ò+ÎÏ ÍÌ ËÏ Ì ÓCÊÔÐÕÖ×Ê"Ï ØÙ5Ì ÓCÐ ÔÚÛÊÜ=ÐÝ5ÐÏ Í<ÊÜÚ?ÓÐ×ÚÞËÚÜÐÞÔÚ+ÓÐÕÕÌ Ú×"ÍÚ

59

La figura 3.15 muestra la celda de ganancia variable o circuito cuadrador translineal que servirá de base para el multiplicador de bajo voltaje que proponemos en este capitulo. Sabemos también que es posible efectuar la multiplicación de dos señales de entrada de una forma sencilla cuando estas se combinan en factores cuadráticos de suma y diferencia. Cada uno de estos términos es proporcionado por el cuadrador, por esta razón se necesitan dos celdas translineales, una proporciona la suma y la otra la diferencia, aunque ambas son idénticas. En este caso de la tabla 2.2 seleccionamos la celda de Gilbert de cuadrante simple como método de cancelación de la no linealidad y el inciso “e” de la figura 2.6 como método de inyección de las señales de entrada. En los circuitos translinéales el parámetro más importante es la corriente, ya que se utilizaran pequeñas muestras de corriente para representar valores de polarización, señales de entrada, valores intermedios o salida que entrega el circuitos. Para la celda de Gilbert o cuadrador translineal de la figura 3.15 consideramos dos señales de corriente “Iy e Ix “ y se aplican al nodo de baja impedancia que se encuentra en el drenaje del transitor M5, la corriente de salida esta dado por la expresión (3.17):

( )2yxoutIII

DC+=

(3.17)

Si hacemos un análisis de las corrientes para el lazo translineal podemos obtener la corriente de salida en función de las corrientes de entrada y de polarización tal como se expresa en (3.18).

( )2

2

82

B

inBout

I

III +=

(3.18)

Debemos asegurar que el margen de la señal de salida este dentro del margen de la señal analógica, es decir, la suma de las corrientes de entrada y de drenaje no deben sobrepasar el valor de la corriente de polarización IB para mantener la simetría en el diseño y obtener un comportamiento lo más cercano al ideal. La relación 3.18 solo es válida si todos los transistores trabajan en saturación y con razones geométricas (W / L) idénticas[8], sabemos que las corrientes de drenaje están ligadas a la geometría de transistor de modo que el análisis de las corrientes en el circuito es la clave para nuestro diseño. El segundo término de la ecuación 3.18 expresa el desacoplo en las uniones del transistor, este error introduce distorsión en la ganancia. Para lograr relaciones (W/L) iguales en los transistores se imponen ciertas restricciones sobre el rango de corriente de entrada tales como:

ß à"áâ ãäå æ)ç è+äå ãâ áå â éàêæëìí1à"å î4ï5â éæ êð8ñàòæó5æ;å ã<àò=ð>éæ;í?ðôAáðò=æôêðBéCæëAëAâ ðí"ãð

60

• Si la corriente de entrada Iin = 0, las corrientes de drenaje Ids de los transistores M1, M2, M3 y M4 serán todas iguales a la corriente de polarización IB.

• Si la corriente de entrada “Iin “ se incrementa en cualquier dirección, entonces la

corriente de drenaje “Ids “ del los transistores M1 y M3 permanece constante, pero en los transistores M2 o M4 mientras una se incrementa la otra decrece.

• La máxima corriente de entrada Iin se alcanza cuando la corriente Ids2 o Ids4

valen cero.

• La simetría en el diseño se mantiene mientras máxima la corriente de entrada Iin cumple con la condición (3.19).

BinB III 44max

≤≤−

(3.19)

Si suponemos entradas de corriente igual a cero, el segundo termino de la expresión 3.18 se anula; entonces la corriente de salida del cuadrador será del doble valor de la corriente de polarización, por este comportamiento se le llama también “doblador de corriente “ y se comprueba que cumple con la identidad 2.6 . Sin embargo, la rama de transistores formada por M3 y M5 encerrada entre líneas punteadas en la figura 3.15 tiene restricciones ya que el mínimo voltaje necesario para polarizar el circuito es el mismo que calculamos para el espejo cascode convencional lo cual nos indica que éste debe ser igual o mayor a 1.8 volts, por lo que será necesario modificar o rediseñar esta estructura para lograr su funcionamiento con fuentes no mayores a 1.2 volts. Siguiendo las consideraciones hechas para el espejo cascode sabemos que las FRUULHQWHVGHGUHQDMHVRQGH $\ODVGLPHQVLRQHVGHODUDPDVXSHULRUIRUPDGDSRUlos transistores M1, M2, M3, M4, mantienen, al efectuar el análisis de nodos se obtienen las dimensiones de los transistores M5 y M6 ya que las corrientes que llegan a estos QRGRVVRQGH $VHFRQVHUYDHOORQJLWXG³/ VLQHPEDUJRHODQFKRVHU á del doble valor de lo calculado para los transistores de la rama superior. La Tabla 3.3 muestra los valores y las medidas de desempeño de la celda translineal de la figura 3.15.

õ ö"÷ø ùAúû üMý þ+úû ùø ÷û ø ÿCöüö"û 5ø ÿCü ö=ü5üû ù<ö?ÿü÷ü+ÿüø "ù

61

Voltaje mínimo de alimentación

1.8 volts

Voltaje de Saturación VDssat

0.2 volts

Voltaje de Umbral VTH

0.6 volts

Voltaje de Compuerta a fuente VGS

0.8 volts

Rango de Corriente de Polarización

10µA

Dimensión geométrica de los transistores

M1, M2, M3, M4.

28µm/3.2µm

Dimensión geométrica de los transistores M5 y M6.

56µm/3.2µm

Rango de corriente de entrada

±10µA

Rango de Corriente de salida

±10µA

Tabla 3.3 Medidas y desempeño de la celda de Gilbert o cuadrador translineal de corriente implementado con espejo cascode convencional.

En la Figura 3.16 muestra que al introducir una corriente de entrada lineal se obtienen una respuesta que sigue el comportamiento característico a la ley cuadrática del MOS en saturación. La respuesta que entrega el circuito cuadrador no es lineal sin embargo se observa buena simetría.

"!# $%& ')( *+%& $# !& # ,-'./01"& 2435# ,' -6879':5';& $<9=6>,';0?6@A!69='@-6B,C'.A.A# 60"$6

62

Figura 3.16 Respuesta del Cuadrador Translineal implementado con espejo cascode convencional

3.9 Espejo de Corriente Modificado para Bajo Voltaje Una estructura de bajo voltaje se logra al modificar en el espejo cascode de la Figura 3.11, la rama de transistores formada por M3-M5. Con esta modificación se consigue un espejo de bajo voltaje como el mostrado en la Figura 3.17, en esta estructura la corriente de entrada Iin es inyectada a la fuente del transistor M3, logrando una baja impedancia de entrada, una alta impedancia de salida y se asegura el funcionamiento con fuentes de alimentación pequeñas.

D E"FG HAIJ KML N+IJ HG FJ G OCEPKQRSE"J TU5G OCK PVWEX=KY5KJ H<EXV?OKSVZFVXKZPV+OKQQG VS"HV

63

Figura 3.17 Espejo de Corriente modificado para bajo voltaje El requerimiento de voltaje Vdd mínimo está dado por la expresión (3.20)

voltV

vvsatdsVthVV

dd

dd

8.0

2.06.0

min

min

=

+=+=

(3.20)

El voltaje mínimo de polarización es pequeño y cumple con los expectativas de diseño impuestos para los diseños de bajo voltaje donde las fuentes de alimentación deben ser de cuando mucho 1.2 volts . El voltaje de salida del espejo de bajo voltaje de la figura 3.17, esta dado por la suma de los voltajes Vdsat de los transistores M2 y M4 que forman la rama de salida. De acuerdo con la expresión 3.21 obtenemos en voltaje mínimo necesario a la salida del circuito.

voltV

vvdsatVdsatVV

out

out

4.0

2.02.042

min

min

=

+=+=

(3.21)

La impedancia de entrada esta dada por la expresión 3. 22

( )Ω=

==

4

1

1

1´2

1

1

1

eR

LW

BIkmginR

in

(3.22)

[ \"]^ _`a b)c d+`a _^ ]a ^ e\fbghi1\"a j4k5^ eb fl8m\nbo5b;a _<\n=l>eb;i?lpA]ln=bpflBeCbgAgA^ li"_l

64

La impedancia de salida del circuito de la figura 3.17 esta dado por la expresión (3.23).

42

4

*oo

m

out gg

gR =

(3.23)

La estructura del espejo de bajo voltaje es muy sencilla y aprovecha las bondades que ofrece el cascode convencional, entrega una alta impedancia de salida y sobre todo las fuentes de alimentación son pequeñas. En las Figuras 3.18 y 3.19 se demuestran los resultados experimentales y el correcto desempeño del circuito tanto en la representación de la señal de entrada como a la salida, sin embargo, su principal desventaja es que utiliza circuitería adicional para la corriente de polarización y esto implica un pago en potencia.

Figura 3.18 Gráfica de la corriente de entrada Iin de 10 q rtsu;rvuxwzy|||~ |u

Figura 3.18Comportamiento de la corriente de entrada en el espejo cascode modificado para bajo voltaje

" A M + C" 5 C =5 <?+ "

65

Figura 3.6 Corriente de entrada Vs corriente de salida en el espejo cascode modificado para bajo voltaje

Figura 3.19 Comportamiento de la señal de salida que entrega el espejo de corriente cascode modificado para bajo voltaje

3.10 Cuadrador translineal de corriente para bajo voltaje El los resultados experimentales obtenidos con el espejo cascode modificado para bajo voltaje demuestran en correcto desempeño del circuito y las fuentes de alimentación cumplen las expectativas de bajo voltaje, esto soluciona el problema de contar con una estructura cascode de bajo voltaje, ahora el siguiente paso consiste en modelar el cuadrador de corriente o celda de Gilbert utilizando esta estructura. La Figura 3.20 muestra la celda primitiva que nos servirá de base para modelar el multiplicador de cuatro cuadrantes posteriormente.

" )¡ ¢+ £¤ ¥¦§1" ¨4©5 £ ¤ª8«¬ ­5 ; <¬=ª>£ ;§?ª®Aª¬= ®¤ªB£C ¥A¥A ª§"ª

66

Figura 3.20 Cuadrador tanslineal de corriente modificado para bajo voltaje En la estructura de la figura 3.20 el requerimiento de voltaje mínimo de polarización esta determinado por la trayectoria marcada con la línea punteada formada por los transistores M1,M2,M3,M4,M5, y M6. de modo que el voltaje mínimo de polarización requerido para estará dado por la expresión (3.24):

voltsvvV

VVV

dd

dsgsdd sat

2.14.08.0

2

min

min

≥+=

+=

(3.24)

Del resultado obtenido en 3.24 sabemos que el voltaje mínimo que se requiere es Vdd > 1.2volts, lo cual nos da un valor aceptable para trabajar en modo corriente con fuentes de alimentación de este valor. La tabla 3.4 muestra las medidas y desempeño del circuito cuadrador translineal, se observa que se el margen que existe entre el voltaje de alimentación y el voltaje de compuerta a fuente Vgs es relativamente pequeño, sin embargo es suficiente para trabajar este circuito en modo corriente.

¯ °"±² ³A´µ ¶M· ¸+´µ ³² ±µ ² ¹C°º¶»¼½°"µ ¾¿5² ¹C¶ ºÀÁ°Â=¶Ã5¶µ ³<°ÂÀ?¹¶½ÀıÀ¶ĺÀ+¹¶»»² À½"³À

67

Suponemos también una corriente de entrada de 10 $FRPRORKHPRVKHFKRSDUDORVcircuitos anteriores; las dimensión geométrica de los transistores se conserva igual que para el cuadrador convencional.

Voltaje mínimo de alimentación

1.2volts

Voltaje de Saturación VDssat

0.2 volts

Voltaje de Umbral VTH

0.6 volts

Voltaje de Compuerta a fuente VGS

0.8 volts

Rango de Corriente de Polarización

10µA

Dimensión geométrica de los transistores

M1, M2, M3, M4.

28µm/3.2µm

Dimensión geométrica de los transistores M5 y M6.

56µm/3.2µm

Rango de corriente de entrada

±10µA

Rango de Corriente de salida

±10µA

Tabla 3.4 Tabla de medidas y desempeño del cuadrador translineal de bajo voltaje. La Figura 3.21 muestra el comportamiento característico del cuadrador, se observa un comportamiento muy similar al que se obtiene con el cuadrador implementado con el cascode, mantiene la simetría aun con un valor pequeño de la fuente de alimentación. Por otro lado los diseños de bajo voltaje no solo consisten en disminuir las fuentes de alimentación además se requiere eficiencia en los diseños obviamente utilizando el menor numero de elementos posible, en este caso el número de transistores se mantiene igual que en el cuadrador convencional , pero no sucede lo mismo con otros modelos.

Å Æ"ÇÈ ÉÊË Ì)Í Î+ÊË ÉÈ ÇË È ÏÆÐÌÑÒÓ1Æ"Ë Ô4Õ5È ÏÌ ÐÖ8×ÆØÌÙ5Ì;Ë É<ÆØ=Ö>ÏÌ;Ó?ÖÚAÇÖØ=ÌÚÐÖBÏCÌÑAÑAÈ ÖÓ"ÉÖ

68

Figura 3.21 Comportamiento de la corriente de salida que entrega el cuadrador translineal de bajo voltaje

Û Ü"ÝÞ ßAàá âMã ä+àá ßÞ Ýá Þ åCÜæâçèéÜ"á êë5Þ åCâ æìíÜî=âï5âá ß<Üîì?åâéìðÝìîâðæì+åâççÞ ìé"ßì

69

3.11Multiplicador Analógico de cuatro cuadrantes de bajo voltaje en modo corriente El multiplicador analógico de cuatro cuadrantes de bajo voltaje que proponemos está formado por dos circuitos cuadradores de corriente de bajo voltaje la través de los cuales se generan los términos de suma, diferencia y cuadrado. Estos términos se realizan usando la característica cuadrática de la corriente de drenaje del MOS en saturación. Cuando varias señales de corriente se aplican al nodo de baja impedancia se mezclan y comportan como una sola señal, esto convierte al multiplicador en un circuito de entrada simple, esta señal se va reproduciendo conforme atraviesa el circuito y a la salida se obtiene una señal simple, es decir se obtienen la combinación de la señal que se efectuó en el nodo de baja impedancia. En la Figura 3.22 se muestra la implementación completa del multiplicador de bajo voltaje en modo corriente, se observa que las corrientes de entrada “ Ix, e Iy” se suman en el primer bloque cuadrador y el otro boque realiza la diferencia

Figura 3.22 Implementación del Multiplicador bajo voltaje en modo corriente.

Circuito de Suma Cuadrática

Circuito de Diferencia Cuadrática

ñ ò"óô õö÷ ø)ù ú+ö÷ õô ó÷ ô ûòüøýþÿ1ò"÷ 5ô ûø üòø5ø;÷ õ<ò>ûø;ÿ Aó=ø üBûCøýAýAô ÿ"õ

70

El multiplicador analógico propuesto fue simulado en HSPICE utilizando una tecnología de 1.5µm AMS y los parámetros necesarios para su diseño así como las medidas de desempeño y polarización son presentados en la tabla 3.5.

Voltaje de alimentación

1.2 volts

Rango de corriente de salida

±10µA

Geometría de los transistores (W/L)

Para M1=M2=M3=M4

PP

Geometría de los transistores (W/L)

Para M5=M6

PP

Voltaje de Umbral

0.6 volts

Voltaje de Drenaje a fuente en saturación

0.2 volts

Rango dinámico TDH(a 1 MHz)

-44 dB

Tabla 3.5 Medidas de desempeño y polarización del circuito

De los resultados de simulación en HSPICE se muestra en la Figura 3.23 la característica de transferencia en corriente directa CD, se puede observar una buena linealidad para un rango de corriente de entrada de ±10µA. Los resultados del análisis transitorio del circuito cuando es utilizado como modulador se observan en la Figura 3.24 este comportamiento se obtienen cuando se aplican como señal de entrada una onda triangular con una frecuencia de 1 Mhz. El comportamiento como doblador de frecuencia se puede comprobar en la figura 3.225.

! "#$&%('*)+ ,.-/ "# $02134/5 6370"5)809:+0379;$0!"&%:% 0)0

71

Figura 3.23 Característica de Transferencia en CD del multiplicador.

<=>? @AB CED F!AB @? >B ? G=HC&I(J*KL=B MN/? GC HOP+=Q7CR/CSB @6=QOTGCSKOU>OQCU;HOVG#C&II? OK@O

72

Figura 3. 24 Análisis transitorio del multiplicador con onda triangular

WXYZ [\] ^_ `!\] [Z Y] Z a#Xb^&c(d*e+X] f.g/Z a#^ bh2iXj^k/^5] [6Xj7ha^5e8hl:Y+hj7^l;bh!a^&c:cZ he[h

73

Figura 3.25 Comportamiento del multiplicador de bajo voltaje como doblador de frecuencia

mnop qrs tEu v!rs qp os p wnxt&y(z*Lns |/p wt x~+n7t/tSs q6n~TwtS~o~t;x~Vw#t&yyp ~q~

74

3.12 Conclusiones Este capítulo se describió el diseño de un multiplicador translineal de cuatro cuadrantes utilizando espejos de corriente de bajo voltaje diseñados con transistores MOS operando en la región de saturación. La estructura modificada para bajo voltaje que proponemos es simple y compacta lo que posibilita su utilización en sistemas de procesamiento analógico masivo, tal como filtrado adaptivo, redes neuronales y lógica difusa y también en telecomunicaciones.. Los resultados de las simulaciones se obtuvieron con Hspice y demuestran el correcto desempeño del circuito.

! #&(*+ ./ # 2/5 6758:+7;!&:

75

Referencias Bibliográficas [1] M. Ismail and T. Fiez

“Analog VLSI, Signal and Information Processing” Mc Graw Hill Pp 12-37 248-255 Año 1994

[2] T. S.Gotarredona and B. L.Barranco “The active input Regulated Cascode Current Mirror” IEEE, Circuits and Systems Vol. 6 Junne 1994

[3] T. S. Fiez, G. Linag, and D. J. Allston “Switched Current Circuits Design Issues” IEEE Journal of Solid State Circuits Vol. 26 pp 192-202 March 1991

[4] A. S. Sedra y, K. C. Smith “Circuitos Microelectrónicos ” Oxford Uniersity Press Cuarta Edición 1999

[5] T. S. Gotarredona , B. L. Barranco and A.G. Andreou “A General Translinear Principle for Subthreshold MOS Translinear”, IEEE Trans.On Circuits And Systems II, Vol. 46, no. 5, pp.607-615, May 1999.

[6] C.Tomazou, C. Lidgy and H. Hugs “Analogue I.C. Design the Current Mode Approach” Peter Peregrinus Año 1990

[7] T. B. Tarim and M. Ismail and H.Kutman “Robust Design and yield Enhencement of low voltage analog integrated circuits” IEEE. Circuits and Systems Vol. 48 pp 475-486 April 2001

[8] R.J. Wiegerink “Analysis and Synthesis of MOS Translinear Circuits” Kluwer Academic Año 1993

[9] K. Koli ““CMOS Current Amplifiers: Speed versus Nonlinearity” Dissertation for the degree of Doctor. Helsinki University of Technology Chapter 2, pp 4-46 November, 2000,

E¡ ¢! £¤ &¥(¦*§L ¨©/ £ ¤ª«+¬7 ­/ S 6¬ªT£ S§ª®ª¬ ®;¤ªV£# &¥¥ ª§ª

76

[10] S. Y. Hsiao and C. Y. Wu, “A Parallel Structure for CMOS Four-Quadrant Analog Multipliers and Its Application to a 2-GHz RF Downconversion Mixer” IEEE Solid-State Circuit, Vol. 33, no.6, pp. 859-869, June 1998.

[11] ] S.-I. Liu and Y.-S. Hwang. “CMOS Four-Quadrant Multiplier Using Bias Feedback Techniques” IEEE Solid-State Circuit, Vol.29, pp. 750-752, Junne 1994.

[12] S.-I. Liu, “Low Voltage CMOS Four-Quadrant Multiplier” Electron. Lett, Vol. 30, no 25, pp.2125-2126, December 1994.

[13] ] G. Colli and F. Montecchi, “Low Voltage Low Power CMOS Four-Quadrant Analog Multiplier for Neural NetworkApplications,” in Proc. ISCAS, pp. 496-499. May 1996

[14] A. Grauper R. Schüffny “The Switched translinear principle” 7th Conference on Mixed Design of integrated Circuits and Systems MIXDES´2000 pp 109-112 June 2000

[15] B. C Flores and .G. E. Flores Verdad “Multiplicador Analógico a 1 volt en modo corriente” 2°Congreso Nacional de Electrónica 2002, Ponencia Simultanea S3-DC02 Año 2002

[16] R. J. Baker, H. W. Li and D.E. Boyce “CMOS design layout and simulation” IEEE, Press. Series on Microelectronics Systems Pp 28 Año 1988

77

Capítulo

4 MMMuuullltttiiipppllliiicccaaadddooorrr AAAnnnaaalllóóógggiiicccooo dddeee bbbaaajjjooo VVVooollltttaaajjjeee cccooonnn cccooommmpppuuueeerrrtttaaasss fffllloootttaaannnttteeesss

4.1 Resumen

Puesto que los dispositivos de compuerta flotante son verdaderos transistores MOS se esta probando utilizarlos como elementos de diseño para aplicaciones de programación y en circuitos computacionales analógicos. Esta técnica relativamente nueva diseñadores para analógicos permite operar circuitos son pequeños voltajes de alimentación, tiene muchas aplicaciones en el procesamiento de señales analógicas, en sistemas difusos y redes neuronales, sin embargo, en el diseño de circuitos multiplicadores de bajo voltaje no ha sido usada ampliamente, lo que la hace atractiva para probar nuevas estructuras de multiplicadores bajo voltaje ,sin embargo, tiene como principal desventaja un gran número de parámetros a calcular para el modelado de los circuitos y al realizar alguna modificación por pequeña que esta sea ocasiona retraso en los diseños y obtención de los resultados.

¯°±² ³´µ ¶¸· ¹!º» ¼½ ¾» ½ ¿ÁÀÂÃ&Ä(Å*ÆLÀ» ÇÈ/½ ¿ÃÂÉÊLÀ:ËÃÌ/Ã5» ¼6ÀËÉ2¿ÃSÆÎÍÏÄ6ÀÆн Ð ÑÒ&ÓÔÕÖ2×ØÚÙÔ!ÛÜÒ5Ý!Þß+ÔÓàÑàáVâã ÒÑàáä/Ñ6Ô

78

Para minimizar el cálculo de los parámetros necesarios del modelado se realizó una herramienta en Matlab que sigue la metodología de diseño de los circuitos con transistores FGMOS, esta herramienta es presentada en el apéndice D. A lo largo de este capítulo se realiza el diseño de los elementos que se requieren para el modelado del multiplicador, comenzando por realizar las modificaciones para el espejo de corriente de bajo voltaje con transistores FGMOS, con este circuito se modela el cuadrador de corriente y posteriormente el multiplicador. 4.2 Transistor MOS con Compuertas Flotantes El transistor MOS con compuerta flotante llamado comúnmente FGMOS por sus siglas en inglés (Floating Gates) es similar al MOS convencional en el sentido que la compuerta flotante es equivalente a la compuerta del transistor MOS, excepto que el voltaje de la compuerta flotante llamado “VFG“ es controlado a través de una capacitancia de acoplamiento como se observa en la Figura 4.1:

Figura 4.1 Símbolo esquemático del (a) Transistor MOS convencional y (b) MOSFET de compuerta flotante

Un transistor FGMOS es fabricado en un proceso CMOS estándar con doble capa de polisilicio, la primer capa sobre el canal “N” es llamada “compuerta flotante“ y es considerada como una capacitancia acoplada a múltiples entradas las cuales están formadas por una diferentes capas de dieléctricos u óxidos denominadas ox1,ox2,ox3 que se aplica sobre la compuerta flotante a la llamaremos “compuerta de control” , tal como se muestra en la figura 4.2.

(a) (b)

åæçè éêë ìí î êë éè çë è ïæðì&ñ(ò*ó+æë ô.õ/è ïìðö2÷+æø7ìúùLìSë éàæø7ö2ïì&óÎûÏñæóüè ü éì&ñöü î!ý¸þ ðö2åÜìSÿ2çêöñ é6æ ë ì é6æóéö

79

Las estructuras de las diferentes capas de oxido y las dos capas de polisilicio dependerán de las particularidades de manufactura propias del proceso de fabricación del transistor.

Figura 4.2 Estructura simplificada para un elemento FGMOS En la Figura 4.3 se muestra el patrón geométrico de un transistor FGMOS, la

inyección de las cargas en la compuerta flotante involucra el flujo de corriente a través de las capas del dieléctrico u oxido, es decir, controla la corriente por debajo del canal y se acopla capacitivamente por encima de la compuerta de control. El voltaje de la compuerta flotante es determinado por el acumulamiento de las cargas depositadas sobre la compuerta flotante además de los voltajes en compuerta de control, de drenaje, de la fuente y del sustrato.

Figura 4.3 -Patrón geométrico (Layout) del transistor MOS de compuerta flotante

!#"%$'&(*) + ,&("-.0/1,#2 2 33"2 -4*5 "67+86 9"#::<; : ,"

80

4.3 Modelo del transistor FGMOS El círcuito equivalente del transistor FGMOS de la Figura 4.4 muestran las entradas de voltaje múltiples denominadas V1,V2,...Vn, y observamos que C1,C2,..Cn son las capacitancias de compuerta a fuente acopladas a la compuerta flotante; se observa claramente que la compuerta flotante es una capacitancia acoplada a las múltiples entradas. Existen también capacitancias internas en las uniones del drenaje a compuerta llamadas capacitancias parásitas Cgd , Cgb, Cgs respectivamente.

Figura 4.4 Circuito equivalente del Transistor FGMO con múltiples entradas

Figura 4.5 Circuito equivalente del transistor FGMOS incluyendo las capacitancias parásitas En el MOS de compuerta flotante el valor de las diversas capacitancias de entrada es

=>?@ ACB#D E*F G B#D A3@ ?#D @ H>I#EJKL9>D MON @ HE!I P-Q9>CRSEUTE.D A:>RSP-HEL0V1J3>LW@ W A3EJPW G6XY I#P-=7E.Z-?#BP#J[A,>0\D E]A,>LA3P

81

aproximadamente constante cuando los transistores operan en saturación;.si se aplica un alto voltaje de polarización en corriente directa a una de las capacitancias acopladas a la compuerta flotante ésta será llamada “Compuerta de Polarización “ y las demás entradas simplemente serán llamadas “Compuertas”. El voltaje de umbral equivalente puede ser ajustado eficientemente por una señal que se aplique a cualquier compuerta; esta propiedad puede ser utilizada en aplicaciones de bajo voltaje. En problema práctico con los FGMOS radica en los simuladores de circuitos que reemplazan las capacitancias por circuitos abiertos al efectuar el análisis de corriente directa (CD), razón por la cual se tienen problemas de convergencia con los nodos de compuertas flotantes.

Figura 4.6 Modelo equivalente completo del transistor MOS de compuerta flotante El voltaje en la compuerta flotante del FGMOS puede ser calculado utilizando el modelo equivalente completo mostrado en la Figura 4.6, el voltaje de la compuerta flotante puede ser expresado en función de los voltajes acoplados capacitivamente a los nodos, al sustituirlos por el voltaje de compuerta a sustrato “VGB” en la ecuación del transistor MOS convencional se obtiene la expresión (4.1)

^_`a bc d ef g c d ba ` d a h_i ejkl_d mn a he!i#o%p_'q(e*r e+d b,_q(o-he.l0s1j,_l#ta t b3ej3ot g-u*v i o6^7e+w6` c9o#j:b:_<xd eb:_l b,o

82

sum

fgsoxdbfdsbfscgbfcgfgb C

QCVCVCVVV

++++=

ϕ

donde

oxfbfdfsfcgbsum CCCCCC ++++=

(4.1)

En el modelo resultante todo esta referenciado al bulk o cuerpo del transistor y el significado de cada uno de los términos se muestran en la tabla 4.1, en esta expresión existe un efecto significativo del acoplamiento capacitivo que existe entre la fuente y el drenaje que no puede ser ignorado en el diseño del circuito analógico cuando se usan transistores MOS de compuerta flotante. Qfg Carga de la compuerta flotante

Cfgcb

Capacitancia existe entre la compuerta de control flotante y la compuerta flotante

Cfs y Cfd Capacitancias existentes entre la compuerta flotante, la fuente, y el drenaje,

Cox Capacitancia del oxido entre la compuerta flotante y el canal

Cfb Capacitancia entre la compuerta flotante y el sustrato

Vcgb Voltaje de la compuerta de control

Vfgb Voltaje de compuerta flotante

Vsb Voltaje de la fuente

Vdb Voltaje del drenador

%s Potencial del canal

Tabla 4.1 Lista del significado de cada término que se involucra en el modelo del FGMOS

La ecuación de conservación de las cargas en el nodo de compuerta flotante de la expresión 4.2 se utiliza para evitar problemas de convergencia en el circuito equivalente completo en corriente directa CD de la figura 4.7 utilizado para la simulación del transistor FGMOS.

fgDFGoSFGoFGnnFGFG QVVCVVCVVCVVCVVC =−−−−−+−+− )()()()()( ´2211

(4.2)

yz| C~# * ~# 3| # | z#9z O | ! -9zCSU. :zS-013z| 3 6 #-y7.-#~#[,z0 ],z3

83

Figura 4.7 Modelo completo para la simulación del transistor MOS de compuerta flotante

El punto de operación en corriente directa para el nodo de la compuerta flotante expresado en . la ecuación (4.3) está determinado por la razón que existe entre las capacitancias de acoplamiento a la entrada de la compuerta flotante y la suma de todas las capacitancias involucradas en el modelo completo del FGMOS mostrado en la Figura 4.7, está razón es llamada ganancia “a” y se calcula para cada elemento capacitivo que conforma el modelo completo despreciando las capacitancias de traslape. El valor que toma lña resistencia de la compuerta es un valor muy grande aproximademente 1000 G

( )∑ +=

ni GSi

i

CCC

a1

(4.3)

Donde : Ci = Valor de la capacitancia según la compuerta a evaluar Cgs= Capacitancia parásita que existe en al unión entre la compuerta y la fuente ,QGLFDHOYDORUTXHWRPDODVXPDWRULDGHWRGRVODVSODFDVFD pacitivas capacitancias

de compuerta y la capacitancia parásita “CGS”

¡¢ £¤ !#¥%¦'§(*¨ + ,§(¥-.¢0©1 ,¢#ª ª 3 3¥ª -«*¬ ¥67+­6 9¥# ::<® :¢ ,¥

84

El transistor MOS a pequeña señal en la región de saturación se comporta como una fuente de corriente controlada por voltaje tal como se aprecia en la Figura 4.8, este comportamiento se mantiene igual para los MOS de compuerta flotante y la trasconductancia de la compuerta es calculada con la expresión (4.4.)

gs

dsm V

Ig

∂∂

≡

(4.4)

Figura 4.8 Modelo a pequeña señal del transistor de compuerta flotante Si en el modelo de pequeña señal se conecta una fuente de voltaje al drenaje del transistor se obtiene la impedancia de salida utilizando la ecuación (4.5)

omtotal

gdeffo gg

C

Cg ++=,

(4.5)

Sabemos que el transistor MOS de compuerta flotante en muchos aspectos se comporta de manera similar al MOS convencional de modo tal que también existe una relación lineal entre la conductancia y la corriente de drenaje, esta característica permitirá trabajar con el principio translineal.

¯°±² ³C´#µ ¶*· ¸ ´#µ ³3² ±#µ ² ¹°º#¶»¼½9°µ ¾O¿ ² ¹¶!º À-Á9°CÂS¶Uö.µ ³:°ÂSÀ-¹¶½0Ä1»3°½Å² Å ³3¶»ÀÅ ¸6ÆÇ º#À-¯7¶.È-±#´À#»[³,°0ɵ ¶]³,°½³3À

85

4.4 Espejo de corriente cascode con FGMOS Ya que el cascode convencional nos ofrece una amplia impedancia de salida y se pretende aprovechar esta característica en el diseño de circuitos de bajo voltaje al sustituir los transistores M3 y M4 por transistores MOS de compuerta flotante con dos entradas; la estructura modificada se muestra en la Figura 4.8 y su objetivo es lograr su funcionamiento con voltajes de polarización de 1.2 volts o incluso con valores muy cercanos al voltaje de umbral Vth propio de la tecnología de fabricación.

Figura 4.9 Espejo de corriente cascode de bajo voltaje empleando transistores FGMOS y NMOS

El diseño comienza a partir de la ecuación de la corriente drenaje (Ids) del transistor MOS convencional operando en la región de saturación; el primer paso es conocer el factor que determina la geometría del transistor tal como lo demuestra la ecuación (4.6). Se sustituyen los valores considerando una corriente Ids GH $\ODORQJLWXGGHFDQDOVHPDQWLHQHHQ R P

866.6)´(

2=

−=

tGS

DS

VVKI

Lw

(4.6)

ÊËÌÍ ÎÏ Ð ÑÒ Ó Ï Ð ÎÍ Ì Ð Í ÔËÕ ÑÖ×ØËÐ ÙÚ Í ÔÑ!Õ#Û%ÜË'Ý(Ñ*Þ Ñ+Ð Î,ËÝ(Û-ÔÑ.Ø0ß1Ö,ËØ#àÍ à Î3ÑÖ3Ûà Ó-á*â Õ Û6Ê7Ñ+ã6Ì Ï9Û#Ö:Î:Ë<äÐ ÑÎ:ËØ Î,Û

86

Este factor se utilizará para ayudar a determinar las dimensiones de las placas capacitivas acopladas a la compuerta flotante. El valor de las capacitancias de drenaje a compuerta Co y C´o se obtienen con las ecuaciones 4.7 y 4.8

( ) ( )

( ) pfWCC

pfWCLWCC

GSDOo

GSDOoxo

98.3*

415.8**

===+=

(4.7) (4.8)

Si suponemos una carga de la compuerta flotante Qfg =0 y la sustituimos en la ecuación de la conservación de las cargas de la expresión (4.2). Si además se consideran dos señales de compuerta conectadas a la compuerta flotante se obtiene la ecuación para calcular el voltaje de la compuerta flotante como se expresa en (4.9)

ddoSonnfg VaVaVaVaVaV ´...2211 ++++=

(4.9)

El voltaje de la compuerta flotante “Vfg“ se puede expresar en función del voltaje eficaz ³ûv = (Vgs – Vth )“. En las ecuaciones (4.10) y ( 4.11) se m utiliza para calcular el voltaje de la compuerta flotante en los transistores PMOS y NMOS respectivamente.

effthSfg

effthSDfg

VVVV

VVVV

=−−

=−−

(4.10)

(4.11)

En este caso trabajamos con transistores NMOS y de la ecuación (4.11) despejamos el voltaje de la compuerta flotante y sustituyendo los valores correspondientes al Voltaje de umbral “Vth= 0.6v, voltaje eficaz Veff = 0.2v y voltaje de sustrato a drenaje VsD = 0; obtuvimos un valor de voltaje de compuerta flotante de:

vvvV

VvV

fg

efffg

8.06.02.0

6.00.0

=+=

=−−

(4.12)

Con respecto a la Figura 4.7 se observa que el voltaje de umbral del transistor MOS con respecto a la terminal VG1 depende del voltaje de umbral la compuerta flotante, esto equivale a decir que existe una dependencia directa entre las capacitancias de

åæçè éCê#ë ì*í î ê#ë é3è ç#ë è ïæð#ìñòó9æë ôOõ è ïì!ð ö-÷9æCøSìUùì.ë é:æøSö-ïìó0ú1ñ3æóûè û é3ìñöû î6üý ð#ö-å7ì.þ-ç#êö#ñ[é,æ0ÿë ì]é,æóé3ö

87

entrada y el voltaje que de compuerta flotante, tal como lo expresa la ecuación (4.13)

21

22

21

11 CC

CV

CCC

VV ccfg ++

+=

(4.13)

Sustituimos valores y de la expresión (4.14) se realiza el despeje correspondiente para conocer la relación que existe entre las dos capacitancias de entrada, este caso es la relación de C2 con respecto a C1, de modo tal que obtenemos la ecuación (4.15).

4.0

14.0

1

2 ==CC

(4.14)

Considerando que la capacitancia de valor más pequeño es C1 la cual podrá tomar el valor de cuando mucho 10 veces la capacitancia Co , en este caso suponemos un valor de 5 Co y la capacitancia C2 vale 0.4 veces el valor de C1, de modo que cada placa capacitiva tendrá un valor de:

faradseCC

faradseCC o

1412

141

21.334.0

04.8310−

−

==

==

Una vez que conocemos el valor que toma cada capacitancia que se acoplará a la compuerta flotante que satisface la ecuación (4.2) es posible calcular el punto de operación en DC en el nodo de la compuerta flotante utilizando la ecuación (4.15)

)( total

in

CC

a =

donde:

)....( 21´ noototal CCCCCC ++++=

(4.15)

El resultado que se obtiene de la expresión (4.15) nos proporcionará un factor de control de ganancia en relación al voltaje de fuente, este factor indica la relación de las capacitancias de entrada asociadas a cada voltaje de control con respecto a la suma de todas las capacitancias que se involucran en el modelo. Cada capacitancia de entrada tiene un factor de control asociado a la misma; es decir, tenemos ao,a´o,a1,a2,...an y la sumatoria de todos estos factores debe ser menor o igual a uno. Esto se comprueba al obtener todas las ganancias y realizar la sumatoria correspondiente.

! #"%$&(') *$& +,.-/*!0 0 11 0 +2(3 45)647 !88:9 8*

88

∑ =

==

==

==

==

9997.0

2485.022

6213.011

00059.0´´

124.0)(

a

total

oo

totalC

Ca

totalC

Ca

totalCoC

oa

CC

a

El parámetro que resta calcular son las dimensiones de las placas capacitivas que conoceremos empelando la expresión ( 4.16)

)*( cox

inci LC

CW =

(4.16)

Donde la longitud “Lc” de las placas capacitivas es directamente proporcional a la razón empleada para el calculo de C1, es decir si se emplea un factor de 10 veces la capacitancia del oxido “Cox “, la longitud de la placa capacitiva será 10 veces más grande que la “L” del transistor convencional. Para este diseño seguimos considerando XQD ORQJLWXG GHO FDQDO GH P \ DSOLFDQGR OD HFXDFL ón 4.16 obtenemos las dimensiones de las placa capacitiva para C1, la dimensión de la placa capacitiva C2 esta en función de la expresión (4.17)

mWW

mLC

CW

C

coxC

µ

µ

6.693

2.23)*(

1

1

2

1

==

==

(4.17)

En esta técnica los parámetros van seriados y un error en el calculo de alguno de los elemento ocasiona pérdida de tiempo al volver a revisar, replantear y calcular los valores, en este sentido la herramienta que se elaboró en Matlab fué de gran ayuda. Los parámetros que se involucran en el diseño y las medidas que se obtienen siguiendo las consideraciones de diseño de los FGMOS se muestran en la tabla 4.2

;<=> ?A@!B C(D E @!B ?1> =!B > F<G!CHIJ7<B KML> FCGN+O7<APQCSRC,B ?8<PQN+FCJ.T/H1<JU> U ?1CHNU E4VW G!N+;5C,X+=!@N!HY?*<.ZB C[?*<J?1N

89

Valim. 1.2V Rango de Corriente de entrada

± 10µA

W1/ L1 (M1 = M2 )

28µm / 3.2 µm

Capacitancias Parásitas

CO =84.15 pf C´O =3.98 pf

Placas Capacitivas

C1= 83.04e –14 faradios C2= 33.21e –14 faradios

Ganancias Sumatoria de Ganancia s

ao = 0.124 a´o = 0.0059 a1 = 0.6213 a2 = 0.2485 a = 0.9997

Voltaje en la Compuerta Flotante

Vfg= 0.8 V

Geometría de las placas capacitivas

WC1 = 23.3µm WC2 = 69.6µm LC1 = LC2 =32µm

Tabla 4.2 Medidas y valores de polarización del espejo de corriente cascode

modificado para bajo voltaje utilizando transistores FGMOS

La Figura 4.10, muestra la gráfica en DC del cascode con FGMOS; en la que se puede observar que tiene buena linealidad, se analizó utilizando una corriente de entrada de $\VHREVHUYDHOEXHQGHVHPSH ño del espejo de corriente modificao para bajo voltaje con FGMOS.

\]^_ `ab cd e ab `_ ^b _ f]gchij]b kl_ fcg!m#n]%o&c(pc)b `*]o&m+fc,j.q/h*]j!r_ r `1ch1mr e+s(t gm4\5c)u4^a7m!h8`8]:vb c`8]j`*m

90

Figura 4.10.Gráfica en DC mostrando la corriente de entrada y salida del espejo de corriente cascode con FGMOS

4.5 Cuadrador translineal de corriente para bajo voltaje con FGMOS

La segunda etapa en el diseño del multiplicador consiste en implementar el cuadrador translineal empleando el espejo de corriente con FGMOS que acabamos de modelar en el cual se comprueba que se cumplen las expectativas de diseño en cuanto a requerimientos de voltaje y desempeño. La Figura (4.11) nos muestra un circuito cuadrador de corriente que sigue el principio translineal propio de la tecnología MOS, se observa la aplicación de transistores MOS de compuerta flotante y MOS convencional. Este circuito se probo también empleando los cuatro transistores FGMOS que conforman el cascode y se tuvieron problemas de convergencia ya que se salia de conducción los transistores, además no tenia una buena simetría y presentaba distorsión en la salida, por lo que se decidió solo utilizarlos igual que en el espejo modificado para bajo voltaje de la Figura 4.9.

wxyz A|! ~( |! 1z y! z x!~7x Mz ~+7xAQ~S~, 8xQ+~./1xz 1~ 4 !+w5~,+y!|!Y*x. ~[*x1

91

Figura 4.11 Cuadrador translineal de corriente que utiliza espejo de corriente cascode En la estructura de la figura 4.11 el requerimiento de voltaje mínimo de polarización esta determinado por la trayectoria marcada con la línea punteada formada por los transistores M1,M2,M3,M4,M5, y M6.. Al efectuar el análisis de nodos correspondientes para la rama formada por los transistores M5 y M6 necesitan una corriente del doble valor de la corriente de drenaje Ids supuesta , en este caso se modifican los valores obtenidos para el espejo de corriente de la figura 4.9, en el caso de todos los transistores MOS que forman la rama superior, es decir, de M1 a M4, se siguen conservando las dimensiones que obtuvimos para el cuadrador translineal de la sección 3.2. Para la rama de transistores formada por M5 y M6 necesitamos una corriente Ids de $ODORQJLWXGGHFDQDOGH PVHPDQWLHQHQ\ODUHODFL ón de geométrica del transistor se obtiene utilizando la ecuación 4.18

73.13)´(

2 =−

=tGS

DS

VVKI

Lw

(4.18)

El valor que toman las capacitancias parásitas dependen directamente de la relación geométrica que obtuvimos en la expresión (4.18) el valor que toman las capacitancias parasitas de drenador a compuerta, Co y C´o respectivamente y las obtenemos con las ecuaciones 4.19 y 4.20

¡¢ !£#¤%¥&(¦) *¥&£+, .§/* !¨ ¨ 11£¨ +©(ª £45)«47£!88:¬ 8 *£

92

( ) ( )

( ) faradseWCC

faradseWCLWCC

GSDOo

GSDOoxo

15

14

83.7*

55.16**

−

−

==

=+=

(4.19)

(4.20)

El voltaje de compuerta flotante que obtuvimos de la ecuación 4.12 se mantiene igual. De la expresión (4.14) sabemos que la capacitancia C1 es la más pequeña y consideramos un valor de 5 veces la capacitancia Co , y C2 vale 0.4 veces el valor que tome C1.

faradseCC

faradseCC o

1412

141

218.334.0

4.835−

−

==

==

La ecuación para calcular el punto de operación en DC del nodo de compuerta flotante que satisface la ecuación 4.15 se conserva igual, así como el valor de las ganancias. Calculamos la geometría de las placas capacitivas utilizando la ecuación (4.21)

( ) ( ) mmfaradse

faradseLC

CW

coxµ

µ39.46

16*12.104.83

)*( 3

141

1 === −

−

(4.21)

Donde la “Lc” de las placas capacitivas es directamente proporcional a la razón empleada para el calculo de C1, es decir, en este caso se emplea un factor de 5 veces la capacitancia del oxido “Cox “, la longitud de la placa capacitiva será 5 veces más JUDQGHTXH OD ³/ GHO WUDQVLVWRUFRQYHQFLRQDOHVGHFLU P3DUDHVWHGLVH ño seguimos considerando una longitud del canalGH P

mWWC µ17.1393 12==

En la tabla 4.3 se muestran las medidas y desempeño obtenidas para el cuadrador.

­®¯° ±A²!³ ´(µ ¶ ²!³ ±1° ¯!³ ° ·®¸!´¹º»7®³ ¼M½° ·´¸¾+¿7®AÀQ´SÁ´,³ ±8®ÀQ¾+·´».Â/¹1®»Ã° à ±1´¹¾Ã ¶4ÄÅ ¸!¾+­5´,Æ+¯!²¾!¹Y±*®.dz ´[±*®»±1¾

93

Voltaje mínimo de alimentación

1.2 volts

Voltaje de Saturación VDssat

0.2 volts

Voltaje de Umbral VTH

0.6 volts

Voltaje de Compuerta a fuente VGS

0.8 volts

Rango de Corriente se Polarización

10µA

Dimensión geométrica de los transistores M1, M2, M3, M4.

28µm/3.2µm

Capacitancias Parásitas

C 0 =16.55e-14f C´o=7.83e-15f

Placas Capacitivas

C1 = 83.04e –14farads C2= 33.218e-14farads

Ganancias

Sumatoria de las Ganancias

ao = 0.124 a´o = 0.0059 a1 = 0.6213 a2 = 0.2485

a = 0.9997

Dimensión geométrica de las placas capacitivas

WC1 = 46.39µm WC2 = 139.17µm LC1 = LC2 =16µm

Tabla 4.3 Medidas y desempeño del cuadrador translineal de corriente implementado con espejo de corriente cascode

La respuesta característica de este circuito y los resultados de la simulación se muestran en la figura 4.12.

ÈÉÊË ÌÍÎ ÏÐ Ñ ÍÎ ÌË ÊÎ Ë ÒÉÓÏÔÕÖÉÎ ×ØË ÒÏÓ!Ù#ÚÉ%Û&Ï(ÜÏ)Î Ì*ÉÛ&Ù+ÒÏ,Ö.Ý/Ô*ÉÖ!ÞË Þ Ì1ÏÔ1ÙÞ Ñ+ß(à ÓÙ4È5Ï)á4ÊÍ7Ù!Ô8Ì8É:âÎ ÏÌ8ÉÖÌ*Ù

94

Figura 4.12 Respuesta característica del Cuadrador de corriente con transistores MOS de compuerta flotante

En la figura 4.12 se observa una buen desempeño del cuadrador translineal, se obtienen una grafica de respuesta similar a la del cuadrador con espejos de corriente debajo voltaje. En el eje de las absisas se presenta el rango de la corriente de entrada y la curvatura indica el comportamiento de la corriente de salida , indica también que los transistores FGMOS responden al principio cuadrático característico del MOS convencional.

ãäåæ çAè!é ê(ë ì è!é ç1æ å!é æ íäî!êïðñ7äé òMóæ íêîô+õ7äAöQêS÷ê,é ç8äöQô+íêñ.ø/ï1äñùæ ù ç1êïôù ì4úû î!ô+ã5ê,ü+å!èô!ïYç*ä.ýé ê[ç*äñç1ô

95

4.6 Multiplicador analógico de bajo voltaje en modo corriente modelado

con transistores MOS de compuerta flotante. El multiplicador analógico de cuatro cuadrantes de bajo voltaje propuesto está formado por dos circuitos cuadradores de corriente de bajo voltaje como los de la figura 4.11 y el resultado de la implementación de estas dos celdas se muestra en la figura 4.13 se observa claramente que la corriente de salida es el resultado de la diferencia de corrientes de cada cuadrador.

Figura 4.13 Multiplicador de cuatro cuadrantes de bajo voltaje, en modo corriente con transistores MOS de Compuerta Flotante

El multiplicador analógico propuesto fue simulado en HSPICE utilizando una tecnología de 1.5µm AMS y los parámetros necesarios para su diseño así como las medidas de desempeño y polarización son presentados en la tabla 4.4.

Circuito de Suma Cuadrática Circuito de Diferencia Cuadrática

þÿ ÿÿ ÿ !#"$ *ÿ!% &(')*ÿ* * ++* %,#- 4þ.$/0128ÿ43 8ÿ5

96

Voltaje mínimo de alimentación

1.2 volts

Voltaje de Saturación VDssat

0.2 volts

Voltaje de Umbral VTH

0.6 volts

Voltaje de Compuerta a fuente VGS

0.8 volts

Rango de Corriente se Polarización

10µA

Dimensión geométrica de los transistores M1, M2, M3, M4, M8,M9,M11, M12

28µm/3.2µm

Capacitancias Parásitas

C 0 =16.55e-14f C´o=7.83e-15f

Placas Capacitivas

C1 = 83.04e –14farads C2= 33.218e-14farads

Ganancias

Sumatoria de las Ganancias

ao = 0.124 a´o = 0.0059 a1 = 0.6213 a2 = 0.2485

a = 0.9997

Dimensión geométrica de los transistores de compuerta flotante M5,M6,M9,M10

WC1 = 46.39µm WC2 = 139.17µm LC1 = LC2 =16µm

TDH(-1Mhz) -44dB

Tabla 4.4 Medidas y desempeño del multiplicador analógico completo

Los resultados de la simulación se muestra el correcto desempeño del circuito, en la figura 4.14.se observa el resultado del análisis transitorio del circuito cuando es probado como modulador y se aplica una onda triangular como señal a la entrada con un valor de 1MHz . Los resultados obtenidos son muy similares a los que se obtuvieron en el multiplicador con espejos de corriente de bajo voltaje .

6879: ;=<> ?#@ A <> ;+: 9> : B7C?DEF17> GIH: B?CJ%K17=LM?ONP?&> ;27LMJ%B?F(Q)D+7FR: R ;+?DJR A0ST CJ%6.?&U%9<JDV;57(W> ?X;57F;+J

97

Figura 4.14 Análisis Transitorio del multiplicador cuando se introduce una señal de entrada triangular.

Y8Z[\ ]^_ `a b ^_ ]\ [_ \ cdZe`fghPZ_ ij\ c`eklPZ m!`#n`$_ ]5Zm!k%c`&h(o)f5Zhp\ p ]+`f+kp b%q#r ek0Y.`$s0[^1kf2]2Z4t_ `]2Zh]5k

98

Figura 4.15 Respuesta que entrega el multiplicador al efectuar el análisis de corriente directa

En la Figura 4.15 se observa la respuesta que entrega el multiplicador propuesto al efectuar el análisis en corriente directa (CD), el resultado obtenido demuestra una buena linealidad lo que permite trabajar a altas frecuencias .

u8vwx y=z |# ~ z y+x w x v|1v Ix |%1v=M|OP|& y2vM%|()+vx y+| ~0 %u.|&%wzVy5v( |Xy5vy+

99

En la Figura 4.16 se comprueba el desempeño del multiplicador y su comportamiento como doblador de frecuencia.

Figura 4.16 Desempeño multiplicador de bajo voltaje con FGMOS como doblador de frecuencia

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100

4.7 Conclusiones La herramienta diseñada en MATLAB sirvió de apoyo para el diseño de circuitos integrados VLSI con compuertas flotantes, se comprobó también que le permite al diseñador optimizar recursos y minimizar el tiempo de diseño y cálculo. Este programa utiliza los parámetros de la tabla de datos de la tecnología MOSIS de 1.5 micras, por ser esta la tecnología que se esta aplicando a nuestros diseños, sin embargo, no esta sujeta a ellos; ya que con pequeñas modificaciones podemos obtener una herramienta mas robusta que permita al diseñador utilizar la tecnología que mas convenga a sus expectativas. En cuanto al diseño del multiplicador se comprueba el buen desempeño del circuito y se obtiene alta linealidad en la respuesta, se obtienen un circuito simétrico con estructura sencilla; cabe mencionar que en este caso en particular se consideraron fuentes de alimentación de 1.2 volts con la finalidad de efectuar comparaciones de desempeño en los resultados obtenidos del multiplicador con espejos de corriente. Lo novedoso de este diseño recae en que es posible utilizar transistores MOS de compuerta flotante con fuentes de alimentación de valor muy cercano al valor del voltaje de umbral de la tecnología estándar logrando así el mismo desempeño en funcionamiento con fuentes de alimentación de 0.8 volts, característica atractiva para los diseñadores de circuitos analógicos.

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Referencias Bibliográficas

[1] D. Kahng “A floating gate and its aplications to memory devices” Bell Systems Vol 46 No.4 pp1288-1295 Año 1967

[2] S. Lai . “Flash memories: Where we were and where are going ” IEEE, Electrón Device Meeting pp 971-974 Año 1998

[3] M.Holler S, Tam, H. Castro and R. Benson “And electrically trainable artificial neuronal network with 10240 floating gate synapses ” Neuronal Networks Vol II No.4 pp 191-196 Año 1989

[4] J. R. Angulo and A.J. López “MITE circuits: The continuous –time counterpart to switched capacitor circuits “ IEEE, Analog and Digital signal processing pp 45-55 Año 2001

[5] T. Shibata and T.Ohmi “A functional MOS transistor featuring gate level weighted sum and threshold operations ” IEEE trans. Electrón Devices Vol 39 No.4 pp 1444-1455 Año 1992

[6] P.Hasler , C. Diorio, B. A. Mitch and C. Mead “Single transistor learning synapses ” in Avances in Neuronal information Processing , System 7 pp 817-824 Año 1995

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102

[7] P.Hasler , C. Diorio, B. A. Mitch and C. Mead “Translinear Circuits subthreshold floating gate MOS transistor ” Analog integrated circuits signal process, vol. 9 no.2 pp. 167-179 Año 1996

[8] P.Hasler , C. Diorio, B. A. Mitch and J. Dunger “Adaptive circuits and synapses using pret floating gate device ” in Learning in Silicon ,G. Cauwenbwergs, pp 33-65 Año 1999

[9] ISD Data Book; Voice Recording and Playback IC´s 2ª. Edition San José CA: ISD, 1996

[10] A. Thompson and M.A Brooke “A floating gate MOSFET with tunneling injector fabricated using a standar double-polysilicon CMOS process ” IEEE Electrón Device, vol 12, pp 111-113 Año 1991

[11] B.A Mitch and P. Hasler “A floating gate technology for digital CMOS process ” IEEE .Circuits and Systems Vol. II pp 400-403 Año 1999

[12] T. S. Lande and P.Hasler “Overview of floating gate devices, Circuits , and System” IEEE ,Analog and Digital Signal Processing Vol. 48 No.1 January 2001

[13] J.R. Angulo and G. G. Altamirano and S.C. Choi “Modeling Múltiple Input Floating gate transistor for analog signal Processing ” International Simposium on Circuits and Systems pp 9-12 Año 1997

[14] J. R. Angulo and G. G. Altamirano and S.C. Choi “Low supply Voltage OTA architectures using floating gate transistor ” pp 158-162 Año 1966

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103

[15] S. Vlasis and S. Siskos

“Differential Voltaje Attenuator Based on floating gate MOS transistor and its aplications ” Fundamental Theory and Aplications Vol. 48 II November 2001

[15] R. J. Wiererink “A CMOS anlog four quadrant Current Multiplier ” Proceedings ISCAS pp 2244-2247 Año 1991

[16] A.Diaz Sánchez Apuntes de Clase “Diseño de Circuitos de bajo voltaje “ Instituto de Astrofísica Óptica y Electrónica Puebla, México Año 2001

[17] A. M. Torres, M.C.Schneider and E. S. Sinencio “Extraction of electrical parameters of floating gate devices for circuit analysis simulation and design” IEEE Crcuits and Systems Pp 311-315 Año 2002

[18] E. R. Ruotssalainen, K. Lasanen and J. Kostanovaara “A 1.2v Micropower CMOS Op Amp with Floating gate Input Transistor” IEEE, Circuits and Ssytems Filand Año 2000

[19]

J.R. Angulo, R. G. Carvajal and A. Torralba “Low voltage CMOS Op-Amp with rail to Rail input and output signal swing for continuos time signal processing using multiple input floating gate transistor “ IEEE Analog and Digital signal processing Vol 48 Pp 111-116 Año 2001

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Capítulo

5

Consideraciones Finales 55..11 RReessuummeenn

En este apartado se presentan en primer lugar las conclusiones generales a las que se llegaron después de llevar a cabo esta investigación y se discuten los resultados obtenidos. Por otro lado se abordan las perspectivas futuras que se tienen para esta investigación y se proponen varias expectativas y aplicaciones diversas.

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5.7 Conclusiones Generales

Al final de esta investigación podemos concluir que en estos últimos años las especificaciones en el diseño de circuitos integrados ha cambiado drásticamente, esto ha sido ocasionado principalmente por la imperiosa necesidad de la portatibilidad en las computadoras y equipos de telecomunicaciones. Además otra de las razones importantes para efectuar diseños de bajo voltaje es que muchas aplicaciones biomédicas requieren sistemas electrónicos ambulatorios para efectuar estudios como electrocardiogramas por ejemplo, donde se requieren circuitos con voltajes de alimentación de cuando mucho 1.3 volts por lo que en un futuro las fuentes de voltaje continuaran decreciendo simultáneamente con los procesos de fabricación, sin embargo la principal limitante para lograr circuitos cada vez más pequeños es precisamente el voltaje de umbral que tienen un valor relativamente alto ya que en tecnologías actuales como la que utilizamos en la presente investigación oscila alrededor de los 0.6 volts. Otras razones importantes para fabricar circuitos integrados con voltaje de alimentación cada vez más pequeños es el alto costo relativo de las fuentes de potencia o voltaje y la forma de procesar las señales internamente en el círcuito, actualmente se esta trabajando una nueva forma de procesamiento analógico de señales utilizando muestras de corriente en lugar de muestras de voltaje esto ha permitido obtener circuitos con estructuras sencillas y fuentes de alimentación muy pequeñas. La tendencia en el diseño de circuitos integrados esta marcada fuertemente por los circuitos digitales sin embargo en la actualidad se esta tratando de integrar diseños analógicos y digitales en un solo circuito integrado, esta nueva forma de integración esta dando sorprendentes resultados ya que los modelos completamente digitales ocupan mayor área de silicio, y consumen mayor potencia. Las bondades que están ofreciendo hasta ahora los circuitos analógicos es precisamente la reducción en el consumo de potencia y áreas de silicio menores, sin embargo estas bondades se ven opacadas por los errores que se presentan en las uniones de los transistores ocasionadas por el propio proceso de fabricación. Por otro lado fue necesario estudiar varias técnicas de diseño analógico que permiten trabajar en la región de saturación del transistor MOS para obtener la respuesta cuadrática, característica de los multiplicadores de cuatro cuadrantes; tales como compuertas flotantes (floating gates por sus siglas en inglés), amplificadores operacionales de transconductancia, opams conmutados, manejo del bulk en el MOSFET, espejos de corriente de bajo voltaje y current conveyors, estas permiten reducir la no linealidad propia de la transconductancia del transistor MOS, debido a que el tema es muy extensoen este trabajo no se explican todas las técnicas para diseño de bajo voltaje en modo corriente

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En lo que concierne a los circuitos multiplicadores encontramos una vasta literatura, la mayoría de ellos aún trabaja con modelos en modo voltaje y con fuentes de alimentación de alrededor de los 3 volts. En cuanto a los multiplicadores que se encontraron en modo corriente y de bajo voltaje los hay con buen desempeño pero utilizan otras regiones de operación del MOS, lo cual hace que los circuitos sean inestables condición que no conviene porque el transistor puede salir de operación fácilmente y pasar de una región a otra. La primer propuesta que hacemos es un multiplicador analógico de bajo voltaje en el cual se logró una estructura sencilla y mínimos errores de linealidad lo cual da un enorme potencial para trabajar a altas frecuencias y puede se provechosamente utilizado en sistemas de telefonía portátil o de telecomunicaciones ya que puede ser compatible con las pequeñas baterías portátiles que utilizan estos diminutos equipos. Los resultados experimentales de simulación nos demuestran el correcto desempeño del circuito ya que se aprovecho las bondades que ofrece el cascode convencional y se rediseño para lograr su operación con 1.2 volts. La segunda propuesta esta encaminada a aprovechar las ventajas de utilizar transistores MOS de compuerta flotantes, que aunque han sido exitosamente aprovechados en circuitos de almacenamiento masivo su aplicación en diseños de bajo voltaje podemos decir que apenas comienza, aunque estos elementos ofrecen exactitud y permiten trabajar con valores de voltaje muy cercanos a los valores del voltaje de umbral es muy complicado su modelado por el gran número de parámetros a calcular, lo que conlleva a utilizar mucho tiempo de diseño, esta fue una limitante al tratar de modelar esta segunda propuesta, motivo por el cual fue necesario diseñar una herramienta en Matlab que permitiera obtener todos los parámetros de diseño de los transistores MOS convencionales y los de compuerta flotante optimizando los tiempos de diseño debido a que los transistores MOS de compuerta flotante involucran muchos parámetros y variables, con la finalidad de optimizar tiempo, ya que los parámetros van seriados y un pequeño error ocasionaba inversión de tiempo. Las ventajas que se obtienen de ambos multiplicadores en modo corriente, es principalmente estructuras sencillas, altamente lineales, con poca disipación de potencia y sobre todo fuentes de alimentación muy pequeñas, en el caso del multiplicador con compuertas flotantes es se obtuvo un resultado sorprendente al lograr su desempeño con un voltaje de 0.8 volts, valor muy cercano al voltaje de umbral propio de la tecnología, en este caso es de 0.6 volts. Esta característica hace que la segunda estructura que proponemos sea aprovechada en circuitos de procesamiento masivo tales como circuitos para computo análogo donde se puede aplicar como celda de sinapsis en redes neuronales o incluso puede ser funcional en sistemas difusos. Sin embargo, a pesar de las grandes ventajas que ofrecen estos diseños presentan problemas ocasionados por el mismo proceso de fabricación del transistor y la necesidad de círcuiteria adicional para las fuentes de corriente de polarización.

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5.3 Trabajos a Futuro Las expectativas que tiene esta área de investigación es muy extensa , puede considerarse como un área emergente de la electrónica pero que apoya a muchas áreas de la ciencia. Tanto puede ayudar a las comunicaciones, a la medicina, al área de computación,. control y automatización, puede ser de gran apoyo en el diseño de circuitos para el procesamiento de imágenes y en la clasificación de patrones solo por mencionar algunas. En el caso particular de este trabajo de investigación los trabajos a futuro más factibles de realizar son: • La elaboración del patrón geométrico (layout) de ambos multiplicadores

propuestos. • Fabricación del circuito integrado de ambas estructuras

• Realizar las pruebas de laboratorio para evaluar el desempeño de los

multiplicadores. • Probar ambas estructuras en diferentes aplicaciones como filtrado adaptable para

evaluar su desempeño en laboratorio. • Probar la estructura propuesta con transistores MOS de compuerta flotante en

aplicaciones como hardware para redes neuronales en la clasificación y reconocimiento de patrones y evaluar su desempeño.

• Probar la estructura de compuertas flotantes en aplicaciones de cómputo análogo

como elemento para calcular la raíz cuadrada, diferenciación y multiplicación. • Probar la estructura con compuertas flotantes en aplicaciones biomédicas como

amplificadores.