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Escuela Técnica Superior de

Ingeniería

PROYECTO FIN DE CARRERA

DISEÑO Y LAYOUT DE UN

TRANSCONDUCTOR DEGENERADO POR

FUENTE EN TECNOLOGÍA CMOS DE 0.35 µm

Ingeniería de Telecomunicación

Departamento de Ingeniería Electrónica

Autor: Francisco Abel Corchuelo Cid

Tutora: Dra. Dª. Juana María Martínez Heredia

Julio, 2013

Diseño y layout de un transconductor degenerado por fuente en tecnología CMOS de 0.35 µm

Francisco Abel Corchuelo Cid 2 Ingeniería de Telecomunicación

ÍNDICE

CAPÍTULO 1. INTRODUCCIÓN ............................................................................................... 8

1.1. INTRODUCCIÓN ................................................................................................................. 9

1.2. OBJETIVOS ....................................................................................................................... 10

CAPÍTULO 2. CONCEPTOS PREVIOS ..................................................................................... 11

2.1. EL TRANSISTOR MOS ..................................................................................................... 12

2.1.1. ESTRUCTURA ............................................................................................................ 12

2.1.2 PRINCIPIOS DE OPERACIÓN ...................................................................................... 13

2.1.3 REGIONES DE OPERACIÓN ........................................................................................ 17

2.2. TECNOLOGÍA CMOS. PROCESO DE FABRICACIÓN ........................................................... 19

2.3. CADENCE® Y KIT DE DISEÑO ............................................................................................ 22

CAPÍTULO 3. DESCRIPCIÓN DE TRANSCONDUCTOR DEGENERADO POR FUENTE EN

TECNOLOGÍA CMOS 0.13 µm .............................................................................................. 23

CAPÍTULO 4. DISEÑO DE TRANSCONDUCTOR DEGENERADO POR FUENTE EN TECNOLOGÍA

CMOS 0.35 µm DE AUSTRIA MICROSYSTEMS ...................................................................... 29

4.1. DIAGRAMA DE FLUJO DEL PROCESO DE DISEÑO ............................................................ 30

4.2. INICIALIZACIÓN DE CADENCE® ........................................................................................ 31

4.3. PARÁMETROS A ESTUDIAR .............................................................................................. 34

4.4. PRIMERA ETAPA: DISEÑO DEL MODELO DE TRANSCONDUCTOR CON FUENTES DE

CORRIENTE IDEALES ............................................................................................................... 36

4.4.1. VARIABLES DE DISEÑO .............................................................................................. 36

4.4.2. DATOS DE INICIO ....................................................................................................... 36

4.4.3. PROCEDIMIENTO DEL DISEÑO................................................................................... 37

4.4.4. ESQUEMÁTICO Y SÍMBOLO DEL CIRCUITO ................................................................ 38

4.4.5. SIMULACIÓN .............................................................................................................. 39

4.4.5.1. CONSIDERACIONES INICIALES ............................................................................ 42

4.4.5.2. COMPROBACIÓN DE LA REGIÓN DE FUNCIONAMIENTO DE LOS TRANSISTORES

......................................................................................................................................... 44

4.4.5.3. FUNCIÓN DE TRANSFERENCIA............................................................................ 46

4.4.5.4. ANCHO DE BANDA .............................................................................................. 48

4.4.5.5. DISTORSIÓN ARMÓNICA TOTAL (THD) ............................................................... 50

4.4.5.6. PRODUCTO DE INTERMODULACIÓN DE TERCER ORDEN (IM3) ......................... 52

4.4.5.7. RUIDO ................................................................................................................. 57

4.4.5.8. RESISTENCIA DE SALIDA ..................................................................................... 59



4.4.5.9. CONSUMO DE POTENCIA ................................................................................... 61

4.4.5.10 DIMENSIONADO Y COMPARATIVA DE RESULTADOS ........................................ 61

4.5. SEGUNDA ETAPA: DISEÑO DEL MODELO COMPLETO DEL TRANSCONDUCTOR ............. 63

4.5.1. VARIABLES DE DISEÑO .............................................................................................. 63

4.5.2. DATOS DE INICIO ...................................................................................................... 63

4.5.3. PROCEDIMIENTO DE DISEÑO.................................................................................... 64

4.5.4. ESQUEMÁTICO Y SÍMBOLO DEL CIRCUITO ............................................................... 64

4.5.5. SIMULACIÓN ............................................................................................................. 65

4.5.5.1. CONSIDERACIONES INICIALES ............................................................................ 65

4.5.5.2. COMPROBACIÓN DE LA REGIÓN DE FUNCIONAMIENTO DE LOS TRANSISTORES

......................................................................................................................................... 67

4.5.5.3. FUNCIÓN DE TRANSFERENCIA............................................................................ 68

4.5.5.4. ANCHO DE BANDA .............................................................................................. 69

4.5.5.5. DISTORSIÓN ARMÓNICA TOTAL (THD) ............................................................... 70

4.5.5.6. PRODUCTO DE INTERMODULACIÓN DE TERCER ORDEN (IM3) ......................... 71

4.5.5.7. RUIDO ................................................................................................................. 73

4.5.5.8. RESISTENCIA DE SALIDA ..................................................................................... 74

4.5.5.9. CONSUMO DE POTENCIA ................................................................................... 75

4.5.5.10. FACTOR DE RECHAZO AL MODO COMÚN (CMRR) ........................................... 75

4.5.5.11. FACTOR DE RECHAZO A LAS FUENTES DE ALIMENTACIÓN (PSRR+/PSRR-) ..... 77

4.5.5.12. DIMENSIONADO Y COMPARATIVA DE RESULTADOS ....................................... 80

CAPÍTULO 5. LAYOUT ......................................................................................................... 82

5.1. CIRCUITO PRE-LAYOUT .................................................................................................... 83

5.2. LAYOUT DEL TRANSCONDUCTOR .................................................................................... 84

5.2.1. LAYOUT DE LOS COMPONENTES ............................................................................... 85

5.2.2. TÉCNICAS DE INTERDIGITACIÓN Y CENTROIDE COMÚN ........................................... 85

5.2.3. LAYOUT DEL TRANSCONDUCTOR COMPLETO .......................................................... 87

5.3. EXTRACCIÓN DE CAPACIDADES PARÁSITAS .................................................................... 91

5.4. EQUIVALENCIA LAYOUT-ESQUEMÁTICO (LVS) ................................................................ 92

5.5 SIMULACIONES POST-LAYOUT ......................................................................................... 92

5.5.1. RESULTADOS DE LAS SIMULACIONES POST-LAYOUT ............................................... 93

CAPÍTULO 6. CONCLUSIONES Y FUTURAS LÍNEAS DE TRABAJO ............................................ 95

CAPÍTULO 7. BIBLIOGRAFÍA ................................................................................................ 98



ÍNDICE DE FIGURAS Fig. 1 Estructura detallada de un transistor nMOS ................................................................... 13

Fig. 2 Perfil de transistores nMOS y pMOS sobre un mismo sustrato ....................................... 13

Fig. 3 nMOS en ausencia de excitación ...................................................................................... 14

Fig. 4 Atracción de cargas bajo la capa de óxido por acción del campo eléctrico ..................... 14

Fig. 5 Acumulación estratificada de portadores minoritarios junto al SiO2 ............................... 14

Fig. 6 Formación de canal N en un nMOS. Tensión umbral ....................................................... 15

Fig. 7 Canal N uniforme para VDS pequeña ................................................................................. 15

Fig. 8 Circulación de corriente entre drenador y fuente ............................................................ 16

Fig. 9 Estrangulamiento total del canal. Tensión de pinch off ................................................... 16

Fig. 10 Simbología del transistor pMOS .................................................................................... 16

Fig. 11 Simbología del transistor nMOS ..................................................................................... 16

Fig. 12 Regiones de operación de un transistor MOS ................................................................ 18

Fig. 13 Región de inversión débil de un transistor MOS ............................................................ 19

Fig. 14 Proceso de fabricación CMOS ......................................................................................... 21

Fig. 15 Logotipo de Cadence® .................................................................................................... 22

Fig. 16 Logotipo del fabricante AMS .......................................................................................... 22

Fig. 17 Esquemático del modelo ideal de transconductor en tecnología de 0.13 µm ............... 24

Fig. 18 Esquemático del transconductor completo en tecnología de 0.13 µm .......................... 26

Fig. 19 Diagrama de flujo de diseño ........................................................................................... 30

Fig. 20 Inicio de sesión de Cadence® y Hit kit 3.80 ..................................................................... 32

Fig. 21 Ventanas de inicio en Cadence® ..................................................................................... 33

Fig. 22 Creación de una nueva librería ....................................................................................... 33

Fig. 23 Creación de una nueva celda .......................................................................................... 34

Fig. 24 Esquemático del modelo ideal del circuito ..................................................................... 38

Fig. 25 Símbolo del transconductor ideal ................................................................................... 39

Fig. 26 Herramienta Analog Environment .................................................................................. 40

Fig. 27 Tipos de análisis disponibles en Spectre ......................................................................... 40

Fig. 28 Herramienta Calculator .................................................................................................. 41

Fig. 29 Etapa de entrada del transconductor ............................................................................. 42

Fig. 30 Etapa de salida del transconductor ................................................................................ 43

Fig. 31 Extracto de parámetros de un transistor pMOS ............................................................. 44



Fig. 32 Comprobación de la región de operación de un transistor en el dominio temporal ..... 45

Fig. 33 Esquemático de simulación de la función de transferencia ........................................... 46

Fig. 34 Parámetros de configuración de un análisis DC ............................................................. 46

Fig. 35 Función de transferencia ................................................................................................ 47

Fig. 36 Esquemático de simulación del ancho de banda ............................................................ 48

Fig. 37 Parámetros de configuración de un análisis AC ............................................................. 48

Fig. 38 Ancho de banda para CL = 100 fF .................................................................................... 49

Fig. 39 Ancho de banda para CL = 1 pF ...................................................................................... 49

Fig. 40 Esquemático de simulación del THD ............................................................................... 50

Fig. 41 Parámetros de configuración de un análisis transitorio ................................................. 51

Fig. 42 Parámetros de configuración del THD ............................................................................ 51

Fig. 43 Esquemático de simulación del IM3 ............................................................................... 52

Fig. 44 Parámetros de resolución de simulación ........................................................................ 54

Fig. 45 Parámetros de configuración de la DFT .......................................................................... 54

Fig. 46 Resultados de IM3 para tonos de entrada f1 =1 KHz y f2 = 1.1 KHz y Pin = -12.5 dBm.. 55

Fig. 47 Resultados de IM3 para tonos de entrada f1 =1 MHz y f2 = 1.1 MHz y Pin = -12.5 dBm56

Fig. 48 Esquemático de simulación del ruido ............................................................................. 57

Fig. 49 Parámetros de configuración de un análisis noise ......................................................... 57

Fig. 50 Parámetros de configuración para el ruido integrado en un rango de frecuencias ....... 58

Fig. 51 Ruido referido a la entrada ............................................................................................. 59

Fig. 52 Esquemático de simulación de Rout ............................................................................... 59

Fig. 53 Resistencia de salida ....................................................................................................... 60

Fig. 54 Esquemático del transconductor completo .................................................................... 64

Fig. 55 Símbolo del transconductor real .................................................................................... 65

Fig. 56 Circuito de control de modo común ............................................................................... 66

Fig. 57 Etapa de entrada del transconductor completo ............................................................. 66

Fig. 58 Etapa de salida del transconductor completo ................................................................ 67

Fig. 59 Esquemático de simulación de la función de transferencia ........................................... 68

Fig. 60 Función de transferencia ................................................................................................ 68

Fig. 61 Esquemático de simulación del ancho de banda ............................................................ 69

Fig. 62 Ancho de banda para CL = 100 fF .................................................................................... 69

Fig. 63 Ancho de banda para CL = 1 pF ...................................................................................... 70



Fig. 64 Esquemático de simulación del THD ............................................................................... 70

Fig. 65 Esquemático de simulación del IM3 ............................................................................... 71

Fig. 66 Resultados de IM3 para tonos de entrada f1 =1 KHz y f2 = 1.1 KHz y Pin = -12.5 dBm.. 72

Fig. 67 Resultados de IM3 para tonos de entrada f1 =1 MHz y f2 = 1.1 MHz y Pin = -12.5 dBm72

Fig. 68 Esquemático de simulación del ruido ............................................................................. 73

Fig. 69 Ruido referido a la entrada ............................................................................................. 73

Fig. 70 Esquemático para simulación de Rout ........................................................................... 74

Fig. 71 Resistencia de salida ....................................................................................................... 74

Fig. 72 Esquemático de simulación del CMRR ............................................................................ 75

Fig. 73 CMRR para ganancias G=100 y G=1000 .......................................................................... 76

Fig. 74 Esquemático para simulación del PSRR+ ........................................................................ 77

Fig. 75 Esquemático para simulación del PSRR- ......................................................................... 77

Fig. 76 PSRR+ para G=100 y G=1000 .......................................................................................... 78

Fig. 77 PSRR- para G=100 y G=1000 ........................................................................................... 79

Fig. 78 Esquemático del circuito pre-layout ............................................................................... 84

Fig. 79 Ventanas de las heramientas Layout XL y LSW ............................................................... 84

Fig. 80 Layout de un transistor nMOS ........................................................................................ 85

Fig. 81 Layout de un transistor pMOS ........................................................................................ 85

Fig. 82 Layout de una resistencia ............................................................................................... 85

Fig. 83 Layout de un condensador ............................................................................................. 85

Fig. 84 M1 y M1P tras la etapa de diseño ................................................................................. 86

Fig. 85 Circuito pre-layout de M1 y M1P ................................................................................... 86

Fig. 86 Téncica de centroide común para M1 ............................................................................ 86

Fig. 87 Macheado de transistores empleando técnicas de centroide común junto con

interdigitación ............................................................................................................................. 86

Fig. 88 Layout completo del transconductor ............................................................................. 88

Fig. 89 Macheo de capacidades en dos dimensiones ................................................................ 89

Fig. 90 Macheo y unión de pozos n para transistores pMOS ..................................................... 89

Fig. 91 Detalle de uniones entre tiras de MET1 y MET2 ............................................................ 90

Fig. 92 Layout tras extracción de capacidades parásitas ........................................................... 91

Fig. 93 Detalle de capacidades parásitas .................................................................................... 92



ÍNDICE DE TABLAS

Tabla 1 Modelo en DC de un transistor nMOS ............................................................................ 17

Tabla 2 Modelo en DC de un transistor pMOS ............................................................................ 18

Tabla 3 Parámetros de diseño del transconductor ideal en 0.13 µm ......................................... 25

Tabla 4 Parámetros de diseño del transconductor completo en 0.13 µm ................................. 27

Tabla 5 Prestaciones del transconductor diseñado en 0.13 µm ................................................. 28

Tabla 6 Resultados de simulación del ancho de banda para diferentes CL ................................. 49

Tabla 7 Configuración de parámetros de simulación del THD .................................................... 51

Tabla 8 Resultados de simulación del THD ................................................................................. 52

Tabla 9 Configuración de parámetros para simulación de la DFT ............................................... 55

Tabla 10 Configuración de simulación de la DFT ........................................................................ 55

Tabla 11 Parámetros diseñados para el transconductor ideal en 0.35 µm ................................ 61

Tabla 12 Comparativa entre prestaciones del prototipo original y el prototipo ideal diseñado en

0.35 µm ....................................................................................................................................... 62

Tabla 13 Resultados de simulación del ancho de banda ............................................................ 69

Tabla 14 Resultados de simulación del THD ............................................................................... 71

Tabla 15 Resultados de simulación del CMRR ............................................................................ 76

Tabla 16 Resultados de simulación del PSRR+ y PSRR- ............................................................... 78

Tabla 17 Parámetros diseñados para el transconductor completo en 0.35 µm ......................... 80

Tabla 18 Comparativa entre prestaciones del prototipo original y el prototipo completo

diseñado en 0.35 µm ................................................................................................................... 81

Tabla 19 Reglas de diseño I ......................................................................................................... 90

Tabla 20 Reglas de diseño II ........................................................................................................ 90

Tabla 21 Comparativa entre prestaciones del prototipo diseñado y el prototipo post-layout . 93



CAPÍTULO 1

INTRODUCCIÓN



1.1. INTRODUCCIÓN

En las últimas décadas, la aparición y evolución de diferentes sistemas de

comunicación han constituido el origen de nuevos retos para los diseñadores de

circuitos, dando lugar a nuevas necesidades que han de ser cubiertas.

Desde que en 1959 Dawon Kahng y Martin M. (John) Atalla realizaran el primer

transistor de efecto campo MOS (MOSFET), su uso en la tecnología ha sido cada vez

más acusado, debido principalmente a su bajo consumo de potencia y alta capacidad

de integración [38].

Las tendencias actuales marcan un camino orientado hacia la búsqueda de

diseños cada vez más pequeños, es decir, hay una creciente demanda que ha llevado a

los diseñadores a buscar soluciones integradas que permitan la implementación de

dispositivos cada vez más compactos y con mejores prestaciones. Tal ha sido el avance

en este aspecto, que actualmente ya es posible el desarrollo de tecnologías con

transistores MOS en escalas nanométricas.

En este sentido, cabe hablar, por tanto, de los elementos de transconductancia

diseñados en tecnología CMOS. Los transconductores son dispositivos que permiten

obtener a su salida un flujo de corriente controlado por la tensión aplicada a la

entrada, y constituyen un bloque fundamental en una gran variedad de componentes,

como filtros de tiempo continuo, convertidores de datos, o filtros Gm-C (que han

suscitado un alto grado de interés por su capacidad de integración y operación a altas

frecuencias), presentes en una amplia gama de dispositivos.

En el transcurso de los últimos años, las diversas investigaciones llevadas a cabo

en esta materia han dado como resultado una gran variedad de diseños y técnicas de

optimización para elementos CMOS de transconductancia, orientados a cubrir y

mejorar las necesidades relacionadas con la complejidad, potencia consumida,

linealidad, ancho de banda, ruido, distorsión, etc.



1.2. OBJETIVOS

Entre los múltiples diseños de transconductores realizados hasta la fecha, el

presente trabajo centra su atención en el que se expone en el artículo “Enhanced

source-degenerated CMOS differential transconductor” [23], fuente principal de la que

se extraerán las especificaciones a cumplir y la información básica para el desarrollo

del proyecto.

En el citado artículo se presenta un nuevo diseño de transconductor realizado

en una tecnología CMOS estándar de 0.13 µm, aportando unas prestaciones que

mejoran las de otros modelos realizados hasta el momento.

Sin embargo, la implementación física de este diseño, como prototipo realizado

en el seno del Departamento de Ingeniería Electrónica de la Universidad de Sevilla,

conllevaría unos costes un tanto elevados, por ser una tecnología muy moderna y de

muy pequeñas dimensiones.

Por tanto, se propone como objetivo del proyecto, el diseño y posterior layout

del mismo transconductor en una tecnología CMOS de 0.35 µm, cuya fabricación

tenga costes menores, pero que mantenga una alta capacidad de integración y cuyas

prestaciones sean lo más fiel posible a las que proporciona el prototipo realizado en

tecnología de 0.13 µm. De esta manera, se podrían demostrar las ventajas del circuito

en cuanto a prestaciones pero a un coste asumible.

Así pues, el proyecto constará de dos etapas diferenciadas: por un lado se

llevará a cabo el diseño completo a nivel de esquemático y transistores del convertidor

tensión-corriente de altas prestaciones mencionado anteriormente en tecnología

CMOS de 0.35 µm, y, en segundo lugar, una vez validado el diseño, se realizará el

layout del mismo, empleando las técnicas adecuadas para que su comportamiento sea

lo más fiel posible al simulado durante la primera etapa, garantizando así que al ser

implementado físicamente, el prototipo real se comporte de forma análoga al

simulado. Para ello se hará uso del software de diseño y simulación Cadence®, del que

se hablará posteriormente con mayor profundidad, junto con el Kit de desarrollo HitKit

3.80 del fabricante Austria Microsystems (AMS).



CAPÍTULO 2

CONCEPTOS PREVIOS



2.1. EL TRANSISTOR MOS

En 1959, al producirse el relevo material del Germanio al Silicio, y gracias al

desarrollo de la tecnología planar, M. M. (John) Atalla y Dawon Kahng realizaron en los

laboratorios Bell el primer transistor de efecto campo MOS, también denominado

MOSFET (del inglés Metal Oxide Semiconductor Field Effect Transistor).

En 1962, Steven R. Hofstein y Frederic P. Heiman en los laboratorios de

investigación de RCA en Princeton, New Jersey, incluyeron el MOSFET en un circuito

integrado por primera vez. A partir de ese momento, su utilización en todo tipo de

circuitos integrados ha crecido notablemente hasta hoy en día.

A continuación se tratarán aspectos básicos de este dispositivo que resultarán

útiles para la comprensión del desarrollo del proyecto.

2.1.1. ESTRUCTURA

El MOSFET es un dispositivo de cuatro terminales, a saber:

- Drenador (D, drain)

- Puerta (G, gate)

- Fuente (S, source)

- Sustrato (B, bulk)

En función de los materiales empleados en su fabricación, existen dos tipos de

transistores MOS: los de canal N (nMOS), y los de canal P (pMOS).

En ambos casos, las dimensiones de los mismos quedan determinadas por la

longitud del canal (L) y la anchura total del transistor (W).

En la figura 1, se puede observar la estructura detallada de un transistor nMOS.

Del mismo modo, la figura 2, muestra las estructuras conjuntas de un transistor nMOS

y pMOS sobre un mismo sustrato. Para una información más detallada sobre las

diferentes capas de material que conforman estos dispositivos y su fabricación véase el

punto 2.2.



Fig. 1 Estructura detallada de un transistor nMOS

De arriba abajo, el transistor está constituído por la serie de capas Metal-Óxido-

Semiconductor, de ahí las siglas de su nombre (MOS).

Fig. 2 Perfil de transistores nMOS y pMOS sobre un mismo sustrato

2.1.2 PRINCIPIOS DE OPERACIÓN

En un transistor MOS de canal N, la corriente en el interior del dispositivo fluye

desde el drenador hasta la fuente, y es controlada por la puerta. Este control es en

forma de tensión, ya que la capa de dióxido de silicio bajo este terminal impide

prácticamente el paso de corriente a través de ella. El terminal de sustrato se utiliza

para fijar la tensión umbral del transistor (detallada posteriormente), mediante la

aplicación de una tensión constante.

En estado natural, las uniones n+ p no están polarizadas en inversa, y no hay

flujo de corriente entre los terminales de drenador y fuente.



Fig. 3 nMOS en ausencia de excitación

Al aplicar una pequeña tensión al terminal de puerta, se crea un campo

eléctrico bajo la capa de óxido que incide perpendicularmente sobre la superficie del

semiconductor. Este campo atrae a los electrones hacia el área bajo el óxido,

repeliendo los huecos hacia el sustrato.

Fig. 4 Atracción de cargas bajo la capa de óxido por acción del campo eléctrico

Si se continúa aumentando progresivamente la tensión VG, los electrones

minoritarios del sustrato se acumulan junto al dióxido de silicio; debido a la diferencia

de potencial aplicada, se estratificará en capas con diferente concentración de

electrones.

Fig. 5 Acumulación estratificada de portadores minoritarios junto al SiO2



De este modo, llega un punto en el que se alcanza un valor de tensión para la

cual, la acumulación de electrones es tal que se propicia la formación de un canal de

conducción entre los terminales de drenador y fuente, que hasta ahora no existía

(canal N). Esta acumulación o capa de portadores minoritarios recibe el nombre de

capa de inversión, y la tensión para la cual se produce este hecho se denomina tensión

umbral (threshold voltage, VTH).

Fig. 6 Formación de canal N en un nMOS. Tensión umbral

En estas condiciones, si se aplica una tensión pequeña (VDS << VGS) entre los

terminales de drenador comienza a fluir una corriente muy pequeña y canal se

mantiene uniforme.

Fig. 7 Canal N uniforme para VDS pequeña

Si se continúa aumentando la tensión VDS, el canal se deforma

progresivamente, disminuyendo su área. Dicha disminución es proporcional a la

tensión aplicada, hasta un punto tal en el que se contrae totalmente. El valor de

tensión para el que se produce este hecho se denomina pinch off o de

estrangulamiento (VDSPO).



En un MOS de canal P el funcionamiento es análogo al del nMOS; la diferencia

es que los portadores son huecos. Así pues, para que exista conducción, el campo

eléctrico perpendicular a la superficie, debe tener sentido opuesto al del MOS de canal

N, por lo que la tensión aplicada ha de ser negativa. En este caso los huecos son

atraídos hacia la superficie bajo el óxido, y los electrones repelidos hacia el sustrato. Si

la superficie es muy rica en huecos se forma el canal P. Cuanta más negativa sea la

tensión de puerta mayor puede ser la corriente (más huecos en el canal P), que se

establece al aplicar al terminal de drenador una tensión negativa respecto a la de

fuente. La corriente tiene sentido opuesto a la de un MOSFET tipo N.

La simbología habitual para representar a los transistores de canal N y canal P

se muestra en las siguientes figuras:

Existe una práctica muy común, para evitar efectos secundarios, que consiste

en cortocircuitar los terminales de sustrato y fuente, por lo que, en esos casos, se

omite el primero y se emplea el símbolo de tres terminales.

Fig. 10 Simbología del transistor pMOS Fig. 11 Simbología del transistor nMOS

Fig. 9 Estrangulamiento total del canal. Tensión de pinch off

Fig. 8 Circulación de corriente entre drenador y fuente



2.1.3 REGIONES DE OPERACIÓN

Una vez introducidos los principios de funcionamiento, se va a presentar un

modelo eléctrico del transistor MOS, que establece unas zonas delimitadas de

funcionamiento y posibilita el diseño de circuitos electrónicos.

Al ser el MOS un dispositivo de cuatro terminales, son necesarias tres tensiones

independientes para fijar la zona de operación. Habitualmente se escogen las

tensiones de los terminales de puerta, drenador y sustrato respecto a la tensión en el

terminal de fuente. (VGS, VDS, VBS).

El modelo en DC proporciona una relación entre el conjunto de tensiones y la

corriente que fluye entre los terminales de drenador y fuente. Dicho modelo se

resume en las siguientes tablas:

REGIÓN DE OPERACIÓN

nMOS Condiciones IDS

CORTE 𝑉𝐺𝑆 < 𝑉𝑇𝐻𝑛 𝐼𝐷𝑆 = 0

ÓHMICA O LINEAL

𝑉𝐺𝑆 > 𝑉𝑇𝐻𝑛 𝑉𝐷𝑆 < 𝑉𝐺𝑆 − 𝑉𝑇𝐻𝑛

𝐼𝐷𝑆 = 𝐾𝑛

𝑊

𝐿 𝑉𝐺𝑆 − 𝑉𝑇𝐻𝑛 −

𝑉𝐷𝑆2

𝑉𝐷𝑆

SATURACIÓN 𝑉𝐺𝑆 > 𝑉𝑇𝐻𝑛

𝑉𝐷𝑆 > 𝑉𝐺𝑆 − 𝑉𝑇𝐻𝑛 𝐼𝐷𝑆 =𝐾𝑛

2

𝑊

𝐿 𝑉𝐺𝑆 − 𝑉𝑇𝐻𝑛

2 1 + 𝜆𝑉𝐷𝑆

𝑽𝑻𝑯𝒏 = 𝑽𝑻𝟎 + 𝜸 𝝓𝑩 + 𝑽𝑩𝑺 − 𝝓𝑩 ≡ Tensión umbral. Propia de cada transistor.

𝑲𝒏 = 𝝁𝟎𝒏𝑪𝒐𝒙′ ≡ Parámetro de transconductancia

𝝓𝑩,𝜸 ≡ Parámetros que modelan la dependencia de 𝑽𝑻𝑯 con el sustrato 𝝀 ≡ Parámetro de modulación de longitud de canal

Tabla 1 Modelo en DC de un transistor nMOS



REGIÓN DE OPERACIÓN

pMOS Condiciones ISD

CORTE 𝑉𝑆𝐺 < 𝑉𝑇𝐻𝑝 𝐼𝑆𝐷 = 0

ÓHMICA O LINEAL

𝑉𝑆𝐺 > 𝑉𝑇𝐻𝑝

𝑉𝑆𝐷 < 𝑉𝑆𝐺 − 𝑉𝑇𝐻𝑝 𝐼𝑆𝐷 = 𝐾𝑝

𝑊

𝐿 𝑉𝑆𝐺 − 𝑉𝑇𝐻𝑝 −

𝑉𝑆𝐷2

𝑉𝑆𝐷

SATURACIÓN 𝑉𝑆𝐺 > 𝑉𝑇𝐻𝑝

𝑉𝑆𝐷 > 𝑉𝑆𝐺 − 𝑉𝑇𝐻𝑝 𝐼𝑆𝐷 =𝐾𝑝

2

𝑊

𝐿 𝑉𝑆𝐺 − 𝑉𝑇𝐻𝑝

2 1 + 𝜆𝑉𝑆𝐷

𝑽𝑻𝑯𝒑 = 𝑽𝑻𝟎 + 𝜸 𝝓𝑩 + 𝑽𝑺𝑩 − 𝝓𝑩 ≡ Tensión umbral. Propia de cada transistor

𝑲𝒑 = 𝝁𝟎𝒑𝑪𝒐𝒙′ ≡ Parámetro de transconductancia

𝝓𝑩,𝜸 ≡ Parámetros que modelan la dependencia de 𝑽𝑻𝑯 con el sustrato 𝝀 ≡ Parámetro de modulación de longitud de canal

Tabla 2 Modelo en DC de un transistor pMOS

Como puede apreciarse en las ecuaciones anteriores, existe una relación entre

la tensión umbral y la tensión existente entre los terminales de sustrato y fuente (VBS).

Dicha relación es responsable de la aparición de un efecto de carácter secundario

denominado efecto sustrato, que hace que la tensión VBS modifique el valor de VTH,

responsable de que se pueda formar o no el canal de conducción. (Este efecto deberá

ser eliminado con la técnica correspondiente en la etapa de diseño para el correcto

funcionamiento del dispositivo propuesto como objetivo).

La siguiente gráfica muestra la curva característica I-V, donde se pueden

observar las diferentes regiones de funcionamiento expuestas anteriormente, para

diferentes valores de tensión VGS.

Fig. 12 Regiones de operación de un transistor MOS



Por último, es conveniente destacar, que, cuando se produce una disminución

de la tensión del terminal de puerta, alcanzándose el punto en que VGS es menor que la

tensión umbral, VTH, el transistor no deja de funcionar de manera abrupta, es decir, la

transición de la zona lineal al corte se produce de forma gradual; existe la que se

denomina región de inversión débil, una zona de operación en la que a pesar de la

condición anterior, sigue existiendo flujo de corriente entre los terminales de drenador

y fuente. La corriente tiene una dependencia exponencial con la tensión umbral (VTH),

hecho que puede verse reflejado en variaciones significativas de algunas prestaciones.

Esta propiedad será de gran utilidad en el diseño del transconductor propuesto como

objetivo del presente proyecto.

Fig. 13 Región de inversión débil de un transistor MOS

2.2. TECNOLOGÍA CMOS. PROCESO DE FABRICACIÓN

A la hora de la implementación de circuitos electrónicos, existen varios tipos de

tecnologías que pueden ser empleadas para dicho propósito. En este punto se va a

introducir brevemente la tecnología CMOS, dado que será la que se utilice en el diseño

del transconductor propuesto.

La tecnología CMOS, o MOS Complementaria, presenta como principal

característica la posibilidad de utilizar de forma conjunta, en un mismo circuito,

transistores nMOS y pMOS. Además, permite conseguir diseños con muy bajo

consumo de potencia, robustos frente a ruido, sencillos de diseñar y con alta

capacidad de integración, de ahí que sea la más usada en la actualidad.

A continuación, se describen brevemente los pasos de los que consta un

proceso de fabricación de transistores nMOS y pMOS en esta tecnología, que serán de

utilidad para entender cómo se constituye cada una de las capas que los forman y

facilitarán la comprensión del layout final.



El proceso que se detalla a continuación es para una tecnología n-well, con un

nivel de metalización. Los pasos son análogos para el caso de un proceso p-well y/o

más niveles de metalización.

Sobre una oblea limpia de Silicio, se hace crecer una capa de óxido

grueso (SiO2) mediante oxidación térmica.

Deposición de fotoresistencia. Exposición a UV utilizando máscara

para creación del pozo N

Eliminación de la zona expuesta mediante disolventes

Eliminación de óxido en la zona de interés mediante ácido fluorhídrico

Eliminación de fotoresistencia con ataques químicos

Creación de pozo n mediante

difusión o implantación iónica. El pozo N constituye el sustrato para el

pMOS

Eliminación del óxido restante con ácido fluorhídrico

Creación de una capa de óxido fino (para los terminales de puerta) y

deposición de una capa de polisilicio mediante deposición química



Definición de las zonas de polisilicio mediante una máscara de puerta

Aplicación de una capa de óxido grueso para crear las zonas de

difusión

Apertura del óxido en las zonas de interés para crear regiones de

difusión N+

Creación de regiones de difusión N+

para terminales de drenador y fuente del nMOS y terminal de sustrato del

pMOS, mediante difusión o implantación iónica

Eliminación del óxido restante

De forma análoga se crean las regiones de difusión P

+ para

terminales de drenador y fuente del pMOS y terminal de sustrato del

nMOS

Recubrimiento con óxido y apertura de zonas de los contactos

Aplicación del primer nivel de metal

Fig. 14 Proceso de fabricación CMOS



El proceso mostrado culmina en este caso con la obtención de un transistor nMOS y un pMOS en configuración de inversor. El resultado final de cada proceso depende de las máscaras empleadas en cada etapa del mismo.

Para obtener una información más detallada sobre los procesos tecnológicos y la utilización de máscaras véase [10].

2.3. CADENCE® Y KIT DE DISEÑO

El software empleado para el diseño completo y

layout del transconductor propuesto es Cadence®, una

herramienta del tipo que comúnmente se conoce en inglés

con las siglas EDA (Electronic Design Automation), es decir,

un entorno de automatización de diseño electrónico, que

permite integrar en un mismo contexto diferentes aplicaciones y herramientas (tanto

propias como de otros proveedores). Esto hace que sea posible llevar a cabo todas las

etapas del diseño de circuitos integrados y posterior verificación bajo un mismo

entorno.

Estas herramientas son de carácter general, siendo compatibles con cualquier

tipo de tecnología de fabricación. Cuando se selecciona una tecnología en particular,

se configuran una serie de archivos relacionados con la misma que adecúan el entorno

de trabajo en Cadence®. Este sistema de archivos se conoce habitualmente como kit de

diseño.

Cadence® requiere para su funcionamiento los sistemas operativos Linux o

Solaris. Además son requeridos al menos dos servidores: uno local desde el que se

puede acceder al conjunto de herramientas que proporciona Cadence® y en el que

serán instalados también los kits de diseño del fabricante que se vayan a emplear, y

otro centralizado, desde el que se administrarán las licencias de uso.

Entre la pluralidad de fabricantes en el mercado, se

ha elegido a Autria Microsystems (AMS), que entre su gran

variedad de productos, ofrece una amplia gama de kits de

diseño en diferentes tecnologías, de los que se elegirá el

más adecuado para el objetivo del proyecto.

Para la ejecución de este proyecto se va a emplear

la versión de Cadence® 5.1.41 USR6 ISR 147 y el Hit kit 3.80

de Austria Microsystems (AMS) para la tecnología

estándar de 0.35µm y tres niveles de metalización C35B3.

Fig. 15 Logotipo de Cadence®

Fig. 16 Logotipo del fabricante AMS



CAPÍTULO 3

DESCRIPCIÓN DE

TRANSCONDUCTOR

DEGENERADO POR

FUENTE EN

TECNOLOGÍA CMOS

0.13µm



El punto de partida de este proyecto lo constituye el transconductor

degenerado por fuente mejorado diseñado en la tecnología estándar CMOS 0.13 µm

HCMOS9_GP [23].

En el desarrollo del diseño de este dispositivo se distinguen dos etapas:

en una primera fase, el transconductor está compuesto por dos “supertransistores” en

configuración de par diferencial degenerado por fuente y fuentes de corriente ideales,

tal y como se muestra en la siguiente figura:

Fig. 17 Esquemático del modelo ideal de transconductor en tecnología de 0.13 µm

Los diferentes elementos que conforman este esquemático son:

- Los anteriormente denominados “supertransistores”, constituídos por la

agrupación de los transistores MA, MA’ y MA’’ por un lado y MAP, MAP’ y

MAP’’ por otro. Todos ellos han de operar en la región de saturación para el

correcto funcionamiento del dispositivo.

- Para garantizar la estabilidad de los “supertransistores” a altas frecuencias

se añade una red RC de compensación, formada por Rc y Cc.

- El resistor, R, encargado de la conversión tensión – corriente.

- Las fuentes de intensidad ideales IB, IB1, IB2 e IB3, que modelan la corriente

que circulará por los transistores del modelo completo.



Las tensiones de entrada diferencial vienen determinadas por las siguientes

expresiones:

𝑉𝐼+ = 𝑉𝐶𝑀𝐼 +

𝑣𝑖𝑑

2 𝑉𝐼

− = 𝑉𝐶𝑀𝐼 −𝑣𝑖𝑑

2

siendo 𝑉𝐶𝑀𝐼 la tensión de modo común a la entrada y 𝑣𝑖𝑑 la tensión diferencial

de entrada.

Y, por otro lado, para la intensidad diferencial de salida se tiene que:

𝑖𝑑 = 𝑖+𝑜 − 𝑖−

𝑜 = 2𝐺𝑚𝑣𝑖𝑑

siendo 𝐺𝑚 𝐺𝑚 ≈1

𝑅 el parámetro de transconductancia de gran señal.

Además, al transconductor se le añade en la etapa de salida una carga formada por

una red RC en paralelo (RL = 25 KΩ, CL = 50 fF).

Los valores de todos de los parámetros de interés de los elementos que conforman el

circuito se detallan en la siguiente tabla:

Componentes Valores

Relación de aspecto W/L (µm/µm)

MA, MAP 0.9/0.5

MA’, MAP’ 306/0.3

MA’’, MAP’’ 3.5/0.5

Fuentes de intensidad (µA)

IB 25.26

IB1 6.75

IB2 14.98

IB3 18.51

Voltajes (V)

VDD 1.5

VCM 0.55

VSS 0

Resistencia (KΩ) R 25

Transconductancia (µA/V) Gm 40 Tabla 3 Parámetros de diseño del transconductor ideal en 0.13 µm



En una segunda fase, las fuentes de corriente ideales empleadas en la etapa

anterior, son ahora implementadas mediante transistores MOS, configurados de forma

tal que el dispositivo en su conjunto proporciona unas altas prestaciones que no se

tenían hasta el momento. El diseño completo del transconductor se muestra en la

siguiente figura:

Fig. 18 Esquemático del transconductor completo en tecnología de 0.13 µm

Los nuevos elementos introducidos en esta etapa son:

- El transistor M5, que da forma a la fuente de intensidad IB.

- Las fuentes cascodo (M6 - M7 y M8 - M9), con las que se implementan IB1 e

IB2.

- La fuente cascodo regulada, formada por los transistores M1, M2, M3 y M4,

para implementar IB3, cuya configuración permite relajar las condiciones de

operación de estos transistores. En este sentido, los transistores M2 y M3

operan en la ya comentada región de inversión débil sin alterar el perfecto

funcionamiento del resto del dispositivo. M1 y M4, han de operar en la

región de saturación.



Las dimensiones de los transistores y valores de las magnitudes optimizados

para este diseño se detallan en la siguiente tabla:

Componentes Valores

Relación de aspecto W/L

(µm/µm)

MA, MAP 0.9/0.5

MA’, MAP’ 306/0.3

MA’’, MAP’’ 3.5/0.5

M1, M1P 1.4/1

M2, M2P 8/1

M3, M3P 1/1

M4, M4P 0.7/1

M5, M5P 10/1

M6, M6P 1/1

M7, M7P 1/1

M8, M8P 1.7/0.6

M9, M9P 1.7/0.6

Voltajes (V)

VDD 1.5

VCM 0.55

VSS 0

V1 Variable (*)

V2 0.45

V3 0.7

V4 1

V5 1

Resistencia (KΩ) R 25 (*) Depende del circuito de control de modo común

Tabla 4 Parámetros de diseño del transconductor completo en 0.13 µm

Las altas prestaciones que ofrece este prototipo de transconductor se recogen

en la tabla 5. Estas características deberán mantenerse (o mejorarse) en el diseño que

se realice en la tecnología CMOS de 0.35 µm, objetivo del presente proyecto.

A lo largo del siguiente capítulo se profundizará con más detalle en cada uno de

estos parámetros.



PARÁMETROS VARIABLES RESULTADOS

Función de transferencia - lineal en el rango [-450mV, +450mV]

Ancho de banda (BW)

CL =50 fF 65 MHz

CL =100 fF 50 MHz

CL = 1pF 12 MHz

Distorsión armónica total (THD)

f=1KHz, Ai =0.7 Vpp -70.14 dB

f=1KHz, Ai =0.35 Vpp -110.66 dB

f=10KHz, Ai =0.35 Vpp -102.73 dB

f=100KHz, Ai =0.35 Vpp -83.44 dB

f=1MHz, Ai =0.35 Vpp -63.55 dB

Producto de intermodulación de tercer

orden (IM3)

f1 =1KHz, f2=1.1KHz, Pi= -12.5dBm

-104.84 dB

f1 =1MHz, f2=1.1MHz, Pi= -12.5dBm

-80.7 dB

Ruido referido a la entrada f= 1KHz 1.4 µV√𝐻𝑧

f = 1MHz 94.8 nV√𝐻𝑧

Ruido integrado a la entrada

f =[1Hz, 5MHz] 315 µV

Resistencia de salida (Rout) - 1.3 GΩ

Potencia consumida - 126 µW

Factor de rechazo al modo común (CMRR)

G=100 71 dB

G=1000 91dB

Factor de rechazo a la fuente de alimentación

(PSRR+)

G=100 34.4 dB

G=1000 54.4 dB


(PSRR-)

G=100 36.4 dB

G=1000 56.4 dB

Tabla 5 Prestaciones del transconductor diseñado en 0.13 µm



CAPÍTULO 4

DISEÑO DE

TRANSCONDUCTOR

DEGENERADO POR

FUENTE EN

TECNOLOGÍA CMOS

0.35µm DE AUSTRIA

MICROSYSTEMS



4.1. DIAGRAMA DE FLUJO DEL PROCESO DE DISEÑO El proceso completo de diseño del transconductor objetivo conlleva una serie

de etapas cuya relación se muestra en el siguiente diagrama de flujo:

Fig. 19 Diagrama de flujo de diseño

Creación / edición del esquemático

Creación del símbolo

Simulación del esquemático

¿Resultados

Ok?

Creación del layout

¿DRC Ok?

Extracción

¿LVS Ok?

Simulación post-layout

¿Resultados

Ok?

FIN

Sí

Sí

Sí

Sí

No

No

No

No



El transconductor a diseñar va a mantener la topología del prototipo de

referencia expuesto en el capítulo anterior, por tanto, como ya se hiciera con éste, el

diseño del dispositivo propuesto se va a realizar en dos fases, es decir, una primera

etapa en la que se desarrolla un modelo con fuentes ideales de intensidad, y una

segunda en la que dichas fuentes son sustituidas por transistores MOS en diferentes

configuraciones.

En este sentido y comparando con el diagrama de flujo anterior, cabe señalar

que el diseño del modelo con fuentes ideales ha sido ejecutado hasta la fase de

validación de resultados de simulación, puesto que se considera un paso intermedio

para facilitar el posterior diseño completo del circuito, el cual sí pasará por todas las

fases indicadas anteriormente.

4.2. INICIALIZACIÓN DE CADENCE®

La ejecución de este proyecto se ha llevado a cabo accediendo de forma

remota al servidor “scully” (del Departamento de Ingeniería Electrónica), el cual aloja

al completo el software de Cadence® junto con el kit de diseño de AMS a emplear.

Antes de comenzar con la etapa del diseño, son necesarios unos primeros pasos

para iniciar Cadence®. Así pues, desde una ventana de comandos se comienza

cargando el fichero de inicialización al ejecutar:

> source cad.init

Posteriormente, se crea el directorio de trabajo donde se irán almacenando los

diferentes archivos que constituirán el presente proyecto, mediante el comando

mkdir. Desde el nuevo directorio, se ejecuta la siguiente secuencia de comandos, que

inicializa el kit de diseño de AMS y adapta el entorno de trabajo en Cadence®:

> ams_cds -mode fb -tech c35b3

Para mayor comodidad en futuras sesiones, se agrupan estos comandos bajo

un alias, de forma que cada vez que se vaya a iniciar Cadence® de nuevo, basta con

ejecutar desde el directorio de trabajo el siguiente comando:

> ams_cds



Fig. 20 Inicio de sesión de Cadence® y Hit kit 3.80

Una vez ejecutados estos comandos, se inicia la sesión de Cadence® junto con

el kit de diseño tal y como se aprecia en la figura anterior, y, tras ello, se presentan tres

ventanas en el espacio de trabajo:

What’s new: presenta información de las novedades y características del kit de

diseño.

Library Manager: listado de librerías disponibles y diferentes vistas de las

celdas. Desde aquí se podrá acceder a los diferentes archivos que se vayan

creando para la realización del proyecto.

CIW (Command Interpreter Window): ventana de comandos desde la que se

pueden ejecutar y cerrar las diferentes herramientas de Cadence®; además

muestra información sobre todas las actividades que se van realizando,

mensajes de información, de errores, etc. Debe permanecer siempre abierta, o

de lo contrario se terminaría la sesión.



Fig. 21 Ventanas de inicio en Cadence®

Para una mejor organización de los archivos que van a formar parte de este

trabajo, se van a crear dos librerías: una para el modelo de circuito ideal, y otra para el

montaje completo. Para crear una nueva librería, se siguen estos pasos:

- Desde la ventana Library Manager se elige la opción File-New-Library.

- A continuación, aparece una nueva ventana, en la que ha de escogerse el

nombre deseado para la librería.

- Finalmente, se ha de elegir el tipo de tecnología que va a llevar asociada la

nueva librería. En este caso, como ya se ha comentado anteriormente, se

emplea la tecnología TECH_C35B3.

Fig. 22 Creación de una nueva librería



El último paso antes de proceder a la etapa del diseño en sí, es la creación de la

celda (o celdas) con la que se va a trabajar. Para este proyecto en particular, se va a

crear una celda con el esquemático del circuito, y una celda para cada uno de los

parámetros que se desea estudiar. Para ello:

- Desde la ventana Library Manager, se elige la opción File-New-Cellview.

- Emerge una nueva ventana en la que se ha de elegir la librería en la que se

va a almacenar el archivo, el nombre del mismo y la herramienta de

Cadence® con la que se va a trabajar.

- Entre las múltiples opciones que aparecen, en esta primera etapa se ha de

escoger Composer-Schematic, una herramienta gráfica en la que poder

crear y editar los diferentes esquemáticos.

4.3. PARÁMETROS A ESTUDIAR

A continuación se describe brevemente cada uno de los parámetros que

resultan de interés para el diseño del transconductor, los cuales serán simulados

posteriormente hasta conseguir los valores deseados.

- Función de transferencia: expresa la relación entre la tensión a la salida del

circuito y la tensión de entrada. Muestra gráficamente el rango de

linealidad del transconductor.

Fig. 23 Creación de una nueva celda



- Ancho de banda (BW): rango de frecuencias en el que opera con

normalidad el dispositivo.

- Distorsión armónica total (THD): media geométrica de todos los factores de

distorsión. Indica el grado en que la señal de salida se ve afectada por los

armónicos introducidos por el sistema, respecto de la señal de entrada.

- Producto de intermodulación de tercer orden (IM3): la intermodulación se

produce cuando dos o más tonos puros en frecuencia se ven influenciados a

la salida del sistema por componentes de mezcla. El IM3 en particular revela

la influencia de las componentes que aparecen en la región más próxima a

los tonos fundamentales (2f1-f2 y 2f2-f1). Es un indicador de la no linealidad

del dispositivo.

- Resistencia de salida (Rout): es aquella que existe entre los terminales de

salida del circuito; cuanto mayor sea su valor, más contribuye a mejorar la

linealidad del mismo.

- Ruido referido a la entrada: parámetro que cuantifica el ruido equivalente

de todas las contribuciones de ruido de los diferentes elementos que

conforman el dispositivo, referido a los terminales de entrada, y para una

frecuencia en particular.

- Ruido integrado a la entrada: ídem al anterior pero en un rango concreto de

frecuencias.

- Factor de rechazo al modo común (CMRR): indica la capacidad del

transconductor para proteger la señal de salida frente a los cambios en la

señal de entrada de modo común.

- Factor de rechazo a la fuente de alimentación (PSRR+/PSRR-): indica la

capacidad el dispositivo para mantener invariante la salida ante variaciones

en las fuentes de alimentación.

- Potencia de consumo: es aquella necesaria para que el circuito funcione

correctamente.



4.4. PRIMERA ETAPA: DISEÑO DEL MODELO DE

TRANSCONDUCTOR CON FUENTES DE CORRIENTE IDEALES

Una vez preparado el entorno de Cadence® y aclarados los parámetros que se

van a analizar, se procede a la creación y edición del esquemático del circuito

compuesto por fuentes ideales de intensidad, como paso previo a la elaboración del

circuito completo (figura 17).

El objetivo de esta tarea es lograr ajustar los parámetros variables de diseño

para alcanzar las prestaciones buscadas, de forma que en la siguiente etapa, cuando

las fuentes de intensidad sean sustituidas por transistores reales, se tenga un punto de

partida más cercano al objetivo deseado, facilitando la consecución del mismo.

4.4.1. VARIABLES DE DISEÑO

El modelo propuesto presenta una serie de variables que irán siendo

modificadas para lograr que las prestaciones aportadas alcancen los valores que se

proponen como objetivo. Así pues, se irá ajustando el diseño mediante cambios en:

- La relación de aspecto de todos los transistores (W/L).

- El número de puertas de cada transistor (ng). Para este parámetro se

escogerán los valores 2 o 4, en función de la anchura del transistor. Será de

gran utilidad para la fase del layout.

- La red RC para controlar la estabilidad en el ancho de banda.

- Las fuentes ideales de intensidad, manteniendo siempre la relación

existente entre ellas.

- La tensión de alimentación, como último recurso, para mantener los rangos

de entrada y salida, ya que los transistores de este diseño, poseen tensiones

umbrales mayores que los diseñados en tecnología de 0.13 µm.

4.4.2. DATOS DE INICIO

Para comenzar con el diseño, se toma como punto de partida las dimensiones

de los transistores del prototipo de 0.13 µm y los valores de las tensiones y fuentes de

intensidad del mismo (véase tabla 3).

Por otro lado, hay que tener en cuenta una restricción muy importante

respecto al tamaño mínimo fabricable, es decir, el fabricante impone un tamaño

mínimo de fabricación, según la tecnología concreta que se emplee, el cual no puede

ser sobrepasado. En este caso, al tratarse de una tecnología de 0.35 µm, AMS impone



que la longitud mínima de los transistores ha de ser el doble del tamaño de dicha

tecnología, por tanto, se tiene que Lmin = 0.7 µm. [33]

4.4.3. PROCEDIMIENTO DEL DISEÑO

La metodología empleada para llevar a cabo esta tarea, puede resumirse de la

siguiente manera:

1. Como punto de partida, se hace una equivalencia de relaciones de aspecto

entre las tecnologías de 0.13 µm y 0.35 µm y se asignan esas dimensiones a

los transistores para comenzar las simulaciones, teniendo en cuenta la

restricción de la longitud mínima.

2. El primer objetivo es conseguir que todos los transistores operen en la

región correspondiente para que el dispositivo funcione correctamente.

Para ello, se ha de verificar la condición de saturación de cada transistor por

separado (véase apartado 2.1.3) tanto en DC como en el dominio temporal.

3. El orden en que se han simulado los diferentes parámetros es el que se

muestra en el apartado 4.4.5 de este documento.

4. Una vez logrado el valor deseado para un parámetro y corroborando que

todos los transistores funcionan en la región adecuada, se procede con la

simulación del siguiente. Si fuera necesario realizar ajustes para conseguir el

nuevo objetivo, se ha de volver a comprobar que los resultados anteriores

no se han visto deteriorados. En caso contrario, se descarta la modificación

realizada y se busca una alternativa.

5. Para un mayor control de los ajustes que se han ido realizando, se ha

tomado como recomendación no hacer más de tres cambios seguidos en

caso de no lograr el objetivo perseguido. Es decir, si tras tres

modificaciones, no se alcanza la especificación deseada, se deshacen los

cambios y se intenta por otra vía. Además, se ha elaborado una tabla de

seguimiento en la que se han ido reflejando los diferentes cambios sobre las

variables disponibles, la comprobación del correcto funcionamiento de cada

transistor, y el comportamiento del circuito en general.

Con toda esta información, se está en disposición para proceder a la creación

del esquemático, y seguir el flujo de diseño mostrado en la figura 19.



4.4.4. ESQUEMÁTICO Y SÍMBOLO DEL CIRCUITO

A continuación se presenta el montaje del circuito con fuentes de corriente

ideales realizado con la herramienta Composer-Schematic de Cadence®:

Fig. 24 Esquemático del modelo ideal del circuito

Para la elaboración de este esquemático, se han utilizado elementos de las

diferentes librerías estándar disponibles en Cadence®. Salvo las fuentes de intensidad

que se escogen ideales, el resto de componentes (transistores, resistencias y

condensadores) se toman de la librería PRIMLIB, pues simulan un comportamiento

más realista de los mismos.

Como aspecto a destacar en la edición del esquemático, hay que recordar que

los transistores presentan lo que se conoce como efecto sustrato, cuya presencia

afecta a la tensión umbral, la cual es primordial a la hora de controlar la región de

operación de los transistores. En este primer diseño, sólo existen transistores pMOS.

Para eliminar este efecto no deseado, la estrategia a seguir es cortocircuitar los

terminales de sustrato (B) y fuente (S).

Una vez validado el esquemático (con la opción check and save ), se procede a

la creación del símbolo del mismo. Este símbolo, actuará a modo de “caja negra” sobre

la que se aplicarán diferentes estimulaciones y se medirán los diferentes resultados en

la etapa de simulación. Una vez asociado el símbolo al esquemático no es necesario

volver a crearlo tras cada modificación realizada en éste, pues Cadence® lo hace

automáticamente.



También es posible modificar la forma del símbolo para representar el

elemento al que está asociado. En esta primera etapa del diseño, se ha optado por

dejarlo con la forma predeterminada por tratarse de un modelo más ideal.

Fig. 25 Símbolo del transconductor ideal

4.4.5. SIMULACIÓN

Una vez creado el símbolo del circuito, se continúa el proceso de diseño dando

paso a las simulaciones de los parámetros expuestos en el apartado 4.3.

Antes de entrar en profundidad en cada simulación, se van a dar unas

explicaciones genéricas sobre cómo funciona el simulador, los tipos de análisis que se

pueden hacer, así como las variables de ajuste de los mismos, y herramientas

disponibles para tomar medidas.

Como se comentó anteriormente, para cada parámetro que se desee estudiar,

es necesario crear una celda nueva en la librería de trabajo. Al igual que en la

preparación del esquemático, se emplea la herramienta Composer Schematic para la

edición del circuito a simular. Para el montaje se hará uso del símbolo creado del

esquemático y se le aplicarán diferentes estimulaciones en base al comportamiento

que se desea analizar.

Una vez preparado el montaje, entra en juego una nueva herramienta de

Cadence®, llamada Analog Environment. Para acceder a la misma, basta con pulsar

Tools – Analog Environment desde la ventana de creación del montaje a simular.



Cada vez que se quiera hacer una simulación se hará uso de ella. Como se

puede ver en la figura anterior, se compone de varios espacios: información sobre la

celda que se va a simular, variables de diseño, tipo de análisis y salidas.

Esta nueva herramienta incorpora, a su vez, una gama de simuladores

diferentes, cada cual específico para según qué tipos de análisis. En concreto para las

simulaciones referentes a este trabajo se va a escoger el simulador Spectre.

Los tipos de análisis que se pueden realizar con Spectre se muestran en la siguiente

figura:

Fig. 27 Tipos de análisis disponibles en Spectre

Fig. 26 Herramienta Analog Environment



De todos ellos, para el desarrollo del presente trabajo sólo se emplearán los

siguientes: DC, AC, TRAN y Noise. Las opciones de configuración de cada uno se

detallarán en los apartados sucesivos cuando sean utilizados en las simulaciones.

Además, se hará uso de la herramienta integrada Calculator que ofrece Design

Environment, para realizar comprobaciones, gráficas manuales, así como el uso de las

funciones especiales de que dispone.

Una vez introducidas todas las herramientas que se van a utilizar para el

desarrollo de esta etapa, se procede con la descripción detallada de cada una de las

simulaciones correspondientes a todos los parámetros objeto de estudio.

Fig. 28 Herramienta Calculator



4.4.5.1. CONSIDERACIONES INICIALES

Antes de mostrar los esquemáticos de cada simulación, se exponen a

continuación partes comunes a todos estos ellos:

Etapa de entrada

Fig. 29 Etapa de entrada del transconductor

Este esquema implementa las señales diferenciales de entrada que, como se

vio en el capítulo 3, se rigen por las siguientes expresiones:

𝑉𝐼+ = 𝑉𝐶𝑀𝐼 +

𝑣𝑖𝑑

2 𝑉𝐼

− = 𝑉𝐶𝑀𝐼 −𝑣𝑖𝑑

2

Las fuentes E0 y E1 que aparecen en la figura, son fuentes de tensión

dependientes de tensión, (VCVS de la librería AnalogLib), que se configuran

con ganancia 0.5 de acuerdo con las fórmulas anteriores.

La fuente VCM modela la tensión de modo común.

En cada simulación se estimulará al circuito con las señales adecuadas (a

través de input signal, correspondiente a 𝑣𝑖𝑑 en las fórmulas), acordes con el

parámetro que se desea estudiar.



Etapa de salida

Fig. 30 Etapa de salida del transconductor

El transconductor, al igual que el prototipo original se carga con una capacidad

de 50 fF, y una resistencia de 25 KΩ en paralelo.

Un aspecto importante de esta etapa es, que al ser este diseño de

transconductor un modelo más ideal, para controlar el modo común a la salida, hay

que forzarlo a que exista, añadiendo para ello una fuente de tensión constante, como

puede verse en la figura. Para que dicha tensión sea percibida en ambos terminales de

salida, se opta por la configuración mostrada.

El último bloque es un añadido, que no afecta a la carga del circuito, para

facilitar las comprobaciones en la tensión diferencial de salida.

Para el estudio de algunos parámetros en particular, el montaje mostrado

puede sufrir ligeras modificaciones, que serán comentadas en su debido momento.

Terminales VDD y VSS

Para la alimentación del dispositivo, se añade una fuente de tensión continua al

terminal VDD, y VSS se conecta a tierra (GND).



4.4.5.2. COMPROBACIÓN DE LA REGIÓN DE FUNCIONAMIENTO DE LOS

TRANSISTORES

Para verificar la zona de operación de cada uno de los transistores que

componen el circuito, se procede como sigue:

- Se toma como circuito de prueba el mostrado en la figura 34 (utilizado

también para el análisis de la función de transfrencia).

- Para la comprobación en continua, se realiza un análisis DC (figura 35), en el

que se hace un barrido de la entrada en un rango de tensión que abarque la

zona en la que debe funcionar el dispositivo. Una vez terminado el barrido

en DC, se desciende al nivel más bajo del esquemático (figura 25) y

mediante la opción Result – Print - DC Operating Point de la herramienta

Calculator se pulsa sobre cada transistor tras lo cual aparece un listado con

el valor de todos sus parámetros.

Fig. 31 Extracto de parámetros de un transistor pMOS

- Tomando los valores de tensiones de interés (VDS, VGS y VTH) se comprueban

las condiciones para que el transistor funcione en la zona de saturación.

(véase apartado 2.1.3). Además debe corroborarse que la tensión de todos

los terminales no supere en ningún momento a la tensión de alimentación

del circuito (VDD). En la figura 32, puede verse, como ejemplo, que los

valores de las tensiones determinantes para la zona de operación, cumplen

la relación adecuada para que el transistor funcione en la región de

saturación.

- Si se cumplen las condiciones, se lleva a cabo la misma comprobación en el

dominio del tiempo, para tener en cuenta la influencia de la amplitud de la

señal de entrada. Para ello, se sustituye la fuente de tensión DC de entrada

de la figura 34 por una fuente del tipo vsin (librería AnalogLib), de forma

que el circuito quede estimulado por una onda senoidal, cuya amplitud se

establece a 350 mV (valor comprendido entre los límites de la zona de

operación lineal en la que debe funcionar el dispositivo a diseñar).



- Una vez ejecutada la simulación, se utiliza la herramienta Calculator,

eligiendo la opción VT y seleccionando en el esquemático los nodos de

interés. Se dibujan mediante la opción Plot, y se comprueba si siguen

operando en la región deseada. En caso contrario, se realizan los ajustes

necesarios hasta lograr que tanto en DC como en el dominio temporal, cada

transistor funcione en la región correcta. Al igual que antes, en ningún

momento se debe sobrepasar la tensión de alimentación del circuito, ni

presentar valores negativos.

Fig. 32 Comprobación de la región de operación de un transistor en el dominio temporal

En la figura anterior, se puede comprobar cómo se cumplen las condiciones de

saturación para un transistor pMOS.



4.4.5.3. FUNCIÓN DE TRANSFERENCIA

Esquemático

Fig. 33 Esquemático de simulación de la función de transferencia

Para este estudio, se estimula el circuito añadiendo una fuente de tensión

continua a la entrada, cuyo valor se deja variable con el nombre vid.

Análisis

Para estudiar la función de transferencia del circuito, se realiza un barrido en

DC de la señal de entrada en un rango que abarque la zona de interés, y se observa el

comportamiento de la tensión de salida.

Las opciones de configuración del análisis DC son las que se muestran a

continuación.

Fig. 34 Parámetros de configuración de un análisis DC



Nótese que se ha seleccionado la opción Save DC Operating Point, que sirve

para guardar el punto de operación del circuito. En lo sucesivo, este paso se realizará

en todas las simulaciones. Por otro lado, se toma la tensión de entrada vid como

variable para el barrido. Éste se realiza en el rango de -700 mV a +700 mV, con un total

de 1000 puntos.

Resultados

Fig. 35 Función de transferencia

Se obtiene una respuesta bastante lineal, con una mínima desviación de menos

de 5 mV en los extremos. Además, el rango de linealidad es, en principio, más amplio

del establecido como objetivo. Esto resultará útil en la segunda etapa de diseño, en la

que al eliminar las fuentes ideales de corriente, las prestaciones obtenidas en esta fase

pueden verse mermadas.



4.4.5.4. ANCHO DE BANDA

Esquemático

Fig. 36 Esquemático de simulación del ancho de banda

En esta ocasión, el circuito va a ser estimulado con una fuente del tipo psin (de

la librería analogLib), que requiere de una resistencia en paralelo (50Ω) para adaptar

su salida, pues lleva incorporada una resistencia en serie de 50Ω. Esta fuente

proporciona una señal senoidal de 1 KHz y 1V de magnitud en AC.

Para ver la respuesta del transconductor ante diferentes tipos de carga en la

etapa de salida, se ejecutarán análisis para valores de 50 fF, 100 fF y 1 pF de CL.

Análisis

Para el estudio de este parámetro, además de guardar el punto de operación

del circuito en el análisis DC, se realiza un análisis AC con la configuración que se

muestra a continuación:

Fig. 37 Parámetros de configuración de un análisis AC



Véase que se escoge como variable independiente la frecuencia, y se hace un

estudio en un rango bastante amplio de frecuencias, desde 1 Hz hasta 500 MHz,

tomando una escala logarítmica con 100 puntos por década.

Para poder visualizar correctamente la respuesta del ancho de banda, se

configuran tres salidas en el apartado Outputs de Analog Environment con las

funciones especiales de Calculator, a saber magnitud (dB20), fase (phase) y ancho de

banda (bandwidth).

Resultados

Capacidad de carga (CL) Ancho de banda a -3dB (BW)

50 fF 132.9 MHz

100 fF 66.46 MHz

1 pF 6.40 MHz Tabla 6 Resultados de simulación del ancho de banda para diferentes CL

Fig. 38 Ancho de banda para CL = 100 fF

Fig. 39 Ancho de banda para CL = 1 pF



Se han representado gráficamente la magnitud y la fase para los casos de las

capacidades de carga mayores, por ser las más relevantes, pues obligan al

transconductor a trabajar de forma más exigente, para que puedan ser cargadas.

Como dato interesante de estas simulaciones, cabe destacar que, para las

dimensiones adecuadas de los transistores, junto con ajustes en la red de

compensación RC, se logra la estabilidad del ancho de banda, lo cual se puede apreciar

en la respuesta plana de la magnitud, hasta que comienza a decaer.

Con respecto a los resultados, para el caso de CL = 1pF, no se alcanza el objetivo

buscado. Esto es debido a que esta carga introduce un polo a altas frecuencias que no

es posible compensar mediante la red RC. No obstante el ancho de banda obtenido es

aceptable, y en la siguiente etapa de diseño podría ser mejorado.

4.4.5.5. DISTORSIÓN ARMÓNICA TOTAL (THD)

Esquemático

Fig. 40 Esquemático de simulación del THD

La fuente de entrada al circuito en esta ocasión es una fuente del tipo vsin, que

suministra una señal senoidal de amplitud Ai y frecuencia Fi. Se realizarán simulaciones para

diferentes valores de estos parámetros, de acuerdo con los objetivos buscados.

Análisis

Para el estudio de este parámetro, además de guardar el punto de operación

del circuito, se realizará un análisis transitorio, de una duración de 10 períodos de la

señal de entrada, y ajustando el tamaño de paso de la simulación (Options – Maxstep)

para obtener valores fiables.



Fig. 41 Parámetros de configuración de un análisis transitorio

Por otro lado, entre las funciones especiales de la herramienta Calculator, se

encuentra la de THD. Esta función proporciona en tanto por ciento, la cantidad de

armónicos que hay en la señal de salida, respecto de la frecuencia fundamental

(frecuencia de la señal de entrada), en el rango especificado. Los parámetros de

configuración son los siguientes:

Fig. 42 Parámetros de configuración del THD

Para todas las simulaciones se van a escoger 64 muestras (Number of samples).

La siguiente tabla recoge la configuración del resto de parámetros empleada para cada

simulación:

Se puede apreciar que, para cada caso, el período de interés está próximo al

final del período simulado; esto es así para que el análisis del THD se realice una vez

alcanzado el transitorio.

Frecuencia de entrada (Fi)

Período de simulación

Maxstep From To

1 KHz 10 ms 0.1 µs 8 ms 9 ms

10 KHz 1 ms 0.01 µs 0.8 ms 0.9 ms

100 KHz 0.1 ms 1 ns 0.08 ms 0.09 ms

1 MHz 0.01 ms 10 ns 0.008 ms 0.009 ms

Tabla 7 Configuración de parámetros de simulación del THD



Otro detalle a tener en cuenta es que el resultado que devuelve la función THD

está expresado en %, por tanto, para poder compararlo con las especificaciones

objetivo (en dB), el resultado obtenido se divide por 100 y se le aplica la función dB20

de la herramienta Calculator.

Resultados

Se consiguen los objetivos en todos los casos salvo en el primero. Esto ha sido

debido a que el ancho de banda y el THD se veían muy influenciados ante cambios

leves en las dimensiones de los transistores, por tanto, se llegó a una relación de

compromiso en la que ambos parámetros alcanzan valores aceptables, aunque no

lleguen al objetivo buscado. Como esta etapa de diseño es una primera aproximación,

se intentarán mejorar estos resultados en la segunda fase.

4.4.5.6. PRODUCTO DE INTERMODULACIÓN DE TERCER ORDEN (IM3)

Esquemático

Fig. 43 Esquemático de simulación del IM3

Se emplea como entrada del circuito una fuente psin, (al igual que en el caso

del ancho de banda) en paralelo con una resistencia de 50Ω. Este tipo de fuente

ofrece la posibilidad de configurar la entrada de dos tonos de frecuencia a la vez, de la

amplitud que se desee. Por tanto, se escogen dos senoides, cuyas frecuencias se han

denominado f1 y f2, ambas de amplitud Pin (en dBm).


Amplitud de la señal de entrada (Ai)

THD

1 KHz 0.35 Vpp -106.3 dB

1 KHz 0.7 Vpp -92.31 dB

10 KHz 0.35 Vpp -106.3 dB

100 KHz 0.35 Vpp -102.7 dB

1 MHz 0.35 Vpp -84.13 dB

Tabla 8 Resultados de simulación del THD



Análisis

Para la simulación del producto de intermodulación, existe un tipo especial de

análisis en Cadence®, que se denomina PSS (Periodic Steady State). Este tipo de análisis

es muy potente, pues ofrece la posibilidad de visualizar diferentes resultados y de

diversas maneras con sólo una sencilla configuración de las frecuencias fundamentales

y los armónicos que se desean estudiar. Sin embargo presenta un inconveniente, y es

que, según el tipo de elementos empleados en el diseño del circuito, puede que no sea

posible hacer uso de él. En el caso particular del diseño que aquí se expone, ocurre

esto último, debido a que los elementos pmos4, rpolyh y cpoly, poseen lo que se

denominan “hidden states”, es decir, que en el desarrollo de la simulación, adquieren

un comportamiento que no puede ser considerado periódico y estacionario como

requiere el análisis PSS.

Una de las primeras soluciones a este problema consistió en reconstruir el

esquemático empleando modelos de transistores, resistencias y capacidades de otras

librerías, pero dichos modelos resultaron ser demasiado ideales. Por tanto, fue

necesaria la investigación de un método alternativo, el cual se expone a continuación:

Para la representación gráfica de los tonos fundamentales, así como de los

diferentes armónicos, se llevará a cabo un análisis transitorio, tras el cual se va a

utilizar la transformada discreta de Fourier (DFT), presente entre las funciones

especiales de la herramienta Calculator. La correcta configuración de esta simulación

es harto delicada, pero se pueden seguir unos sencillos pasos que se detallan

seguidamente:

Cálculo de la duración del análisis transitorio:

𝑇𝑠𝑖𝑚𝑢𝑙𝑎𝑐𝑖𝑜𝑛 = 𝑇𝐷𝐹𝑇 + 𝑇𝑒𝑠𝑡𝑎𝑏𝑙𝑒𝑐𝑖𝑚𝑖𝑒𝑛𝑡𝑜

𝑇𝐷𝐹𝑇 =1

𝑓𝑟𝑒𝑠𝑜𝑙𝑢𝑐𝑖𝑜𝑛

- El tiempo de establecimiento debe ser suficientemente grande como para

alcanzar el transitorio.

- La frecuencia de resolución dependerá de la frecuencia de los tonos

fundamentales de entrada. Debe ser suficiente, pero no demasiada, para

poder ver gráficamente los tonos de interés.



Cálculo del número de puntos de la DFT:

𝑁𝑝𝑢𝑛𝑡𝑜𝑠 = 2𝑇𝐷𝐹𝑇 ∙ 𝑓𝑒𝑛𝑡𝑜𝑟𝑛𝑜

- La frecuencia de entorno es aquella más alta dentro de la zona de estudio

de interés.

- Se debe elegir un número potencia de dos para una correcta simulación.

Configuración de parámetros de precisión de Analog Environment:

Para configurar la precisión de la simulación, se pueden modificar unos

parámetros llamados reltol, vabstol e iabstol accesibles desde Analog

Environment pulsando Simulation-Options-Analog:

Fig. 44 Parámetros de resolución de simulación

Configuración para la representación gráfica:

El último paso consiste en configurar de manera adecuada las opciones

de la función DFT:

Fig. 45 Parámetros de configuración de la DFT

- Las opciones from/to marcan el tramo de la DFT que desea ser visualizado

- Number of samples, calculadas en el segundo paso.

- Window type, ofrece varios tipos de enventandado.

- Smoothing factor se toma por defecto 1.

- Coherent gain, deberá ser ajustada en función del tipo de ventana escogida.

- Para visualizar correctamente la gráfica hay que aplicar la función dB20 al

resultado que devuelve la función DFT.



Siguiendo este proceso para el análisis del IM3, se han calculado los siguientes

valores para realizar las simulaciones:

Tonos de entrada

Amplitud de

entrada 𝒇𝒓𝒆𝒔𝒐𝒍𝒖𝒄𝒊𝒐𝒏 𝑻𝑫𝑭𝑻 𝑻𝒔𝒊𝒎𝒖𝒍𝒂𝒄𝒊𝒐𝒏 𝒇𝒆𝒏𝒕𝒐𝒓𝒏𝒐 𝑵𝒑𝒖𝒏𝒕𝒐𝒔

f1 = 1 KHz f2 = 1.1 KHz

Pin = -12.5 dBm

20 Hz 0.05 s 500 ms 1.5 KHz 2048

f1 = 1 MHz f2 = 1.1 MHz

Pin = -12.5 dBm

20 KHz 0.05 ms 500 µs 1.5 MHz 2048

Tabla 9 Configuración de parámetros para simulación de la DFT

Tonos de entrada

From To Window Coherent gain

f1 = 1 KHz f2 = 1.1 KHz

200 ms 300 ms Rectangular 0.316

f1 = 1 MHz f2 = 1.1 MHz

200 µs 300 µs Rectangular 0.316

Tabla 10 Configuración de simulación de la DFT

Los parámetros de resolución se toman con los valores mostrados en la figura

45.

Como nota de interés, decir que para la elección del parámetro Coherent gain,

se ha empleado un método de ensayo – error, sabiendo que los dos tonos

fundamentales tienen la potencia indicada anteriormente, se ha ido ajustando hasta

visualizar en la salida los mismos tonos que a la entrada.

Resultados

Fig. 46 Resultados de IM3 para tonos de entrada f1 =1 KHz y f2 = 1.1 KHz y Pin = -12.5 dBm



Pueden verse los dos tonos fundamentales y los armónicos situados en las

frecuencias de 0.9 KHz y 1.2 KHz. La diferencia de amplitudes entre ellos da como

resultado un valor para el IM3 de -111.72 dB, mejorando así el objetivo marcado.

Fig. 47 Resultados de IM3 para tonos de entrada f1 =1 MHz y f2 = 1.1 MHz y Pin = -12.5 dBm

En este caso se obtiene un valor del IM3 de -101.65 dB, también mayor que el

objetivo buscado. Al igual que con otros parámetros, esto será beneficioso en la

siguiente fase en la que pueden verse empeorados estos resultados.

Hasta lograr los objetivos de las prestaciones anteriores, han sido necesarios

muchos cambios en las relaciones de aspecto de los transistores, la red de

compensación RC, incluso ha sido necesario aumentar la tensión de alimentación y

modificar el valor de las fuentes ideales de corriente. Pero, una vez logrados los

objetivos anteriores, los que se detallan a continuación arrojaron resultados

aceptables sin tener que realizar más modificaciones en las variables de diseño.



4.4.5.7. RUIDO

Esquemático

Fig. 48 Esquemático de simulación del ruido

Para el análisis del ruido, se ha añadido a la entrada nuevamente, una fuente

del tipo psin, que proporcione una pequeña estimulación. Se ha elegido una señal

senoidal de 350 mVpp y 1MHz de frecuencia. (Se podrían haber tomado otros valores

pues esta excitación no es influyente en el análisis del ruido).

Análisis

El simulador Spectre ofrece entre sus posibilidades la opción de un análisis tipo

Noise, cuyos parámetros de configuración se muestran en la figura 50. Es necesario

hacer previamente un análisis transitorio.

Fig. 49 Parámetros de configuración de un análisis noise



Se toma como variable independiente la frecuencia, y se elige un rango

bastante amplio, hasta 10 GHz.

En las opciones específicas de ruido, se escoge el tipo voltage para entrada y

salida, en ésta se seleccionan los puntos positivo y negativo, y en la entrada se toma

como referencia la fuente psin.

Los resultados pueden verse gráficamente desde la opción Results – Direct plot

– Equivalent Input Noise.

Para el estudio del ruido total integrado en un rango de frecuencias, una vez

realizado el análisis anterior, se selecciona la opción Results – Print – Noise Summary.

Como aspectos a destacar, hay que tener cuidado a la hora de elegir el tipo de unidad

(en este caso V), y seleccionar la opción Include All Types, para tener en cuenta todas

las fuentes de ruido.

Fig. 50 Parámetros de configuración para el ruido integrado en un rango de frecuencias



Resultados

Fig. 51 Ruido referido a la entrada

Pueden verse los valores del ruido referido a la entrada para cada frecuencia.

En particular, las frecuencias propuestas como estudio son 1 KHz (en la que se

obitenen 41.43 nV√𝐻𝑧 ) y 1 MHz (en la que existe ruido por valor de 39.32 nV√𝐻𝑧).

Se cumplen así los objetivos marcados para ambos casos.

En último lugar, el ruido integrado en el rango de 1 Hz a 5 MHz alcanza el valor

de 114.52 µV, superando también el objetivo inicial.

4.4.5.8. RESISTENCIA DE SALIDA

Esquemático

Fig. 52 Esquemático de simulación de Rout



La evaluación de este parámetro obliga a modificar ligeramente las etapas de

entrada y salida del circuito. Como se quiere examinar la resistencia interna que posee

el transconductor vista en los terminales de salida, se anula la fuente de entrada (una

fuente vsin de valor nulo para que no se provoque un cortocircuito en el análisis AC),

con el objetivo de evitar la influencia de la misma en el análisis. Por otro lado, en la

etapa de salida se añade una fuente ideal de corriente que suministre un amperio en

AC y se modifican las resistencias de carga, elevando su valor hasta varios gigaohmios,

para que no afecten en la medida de la resistencia interna, ya que se sitúan de forma

paralela a ésta.

Análisis

El tipo de análisis a realizar no es más que un tipo AC en un rango muy amplio

de frecuencias (de 1 Hz a 1 GHz), tras el que se mide la tensión (con la opción VF) entre

los terminales de salida. Por la elección de una fuente de intensidad unidad, y teniendo

en cuenta la ley de Ohm, la medida realizada resulta ser directamente el parámetro

buscado.

Resultados

Fig. 53 Resistencia de salida

Se puede apreciar que la resistencia de salida alcanza un valor en torno a

143GΩ, en un rango reducido de frecuencia (comportamiento análogo al que presenta

el prototipo de partida). Es un valor muy por encima del buscado, lo cual es una

garantía de que en la segunda etapa del diseño se seguirá cumpliendo este objetivo,

por mucho que se vea diezmado.



4.4.5.9. CONSUMO DE POTENCIA

El estudio de este parámetro no requiere de tanta complejidad como los

anteriores. Para conocer la potencia consumida por el transconductor basta emplear

cualquiera de los esquemáticos anteriores en el que se haga un análisis DC.

Para calcular el consumo, se evalúa la corriente en DC que circula desde la

fuente de alimentación hacia el terminal VDD del transconductor, mediante la opción

IDC de la herramienta Calculator. Finalmente, el resultado obtenido se multiplica por la

tensión de alimentación.

En este caso, se obtiene una potencia de consumo de 158.4 µW, ligeramente

superior al objetivo perseguido, pero dentro de un rango aceptable. No obstante, en la

segunda fase se tratará de reducir esa potencia.

Con respecto a las simulaciones del CMRR y PSRR, se ha optado por realizarlas

directamente en el modelo completo, ya que este modelo contempla ciertas

idealidades, por lo que, estando ajustados correctamente los parámetros anteriores,

estas especificaciones se mantendrán en el rango deseado con bastante probabilidad.

4.4.5.10 DIMENSIONADO Y COMPARATIVA DE RESULTADOS

Como punto final a esta etapa de simulación, se recogen en la siguiente tabla el

valor final de todas las variables de diseño implicadas. Además, a modo de resumen, se

hace una comparativa entre las especificaciones del prototipo de partida y los

resultados obtenidos en esta primera fase.

Componentes Valores

Relación de aspecto

W/L (µm/µm)

Número de puertas (ng)

MA, MAP 15/1 4

MA’, MAP’ 15/1 4

MA’’, MAP’’ 20/1 8

Fuentes de intensidad (µA)

IB 26

IB1 4

IB2 18

IB3 22

Voltajes (V)

VDD 1.8

VCM 0.55

VSS 0


Rc 8

Capacidad (pF) Cc 4

Transconductancia (µA/V) Gm 40 Tabla 11 Parámetros diseñados para el transconductor ideal en 0.35 µm



Observaciones:

- La tensión de alimentación VDD, ha sido ligeramente aumentada, hasta

1.8V dado que los requisitos para el THD no era posible alcanzarlos sin ese

cambio.

- Las fuentes ideales de intensidad, se han modificado levemente para cubrir

las expectativas respecto al THD, ancho de banda y rango de linealidad.

Además, se han diseñado con valores enteros para que su implementación

en la siguiente fase sea más fácil.

- Para mantener el valor de la transconductancia, no se altera el valor del

resistor encargado de la conversión tensión – corriente, y la resistencia de

carga, como se ha visto en todas las simulaciones, toma el mismo valor que

dicho resistor, para que la señal de salida sea lo más fiel posible a la de

entrada.

PARÁMETROS VARIABLES RESULTADOS PROTOTIPO ORIGINAL

RESULTADOS PROTOTIPO DISEÑADO

Función de transferencia - lineal en el rango

[-450mV, +450mV]

lineal en el rango [-530mV, +530mV]

Ancho de banda (BW)

CL =50 fF 65 MHz 132.9 MHz

CL =100 fF 50 MHz 66.46 MHz

CL = 1pF 12 MHz 6.40 MHz


f=1KHz, Ai =0.7 Vpp -70.14 dB -92.31 dB

f=1KHz, Ai =0.35 Vpp -110.66 dB -106.3 dB

f=10KHz, Ai =0.35 Vpp -102.73 dB -106.3 dB

f=100KHz, Ai =0.35 Vpp -83.44 dB -102.7 dB

f=1MHz, Ai =0.35 Vpp -63.55 dB -84.13 dB

Producto de intermodulación de tercer

orden (IM3)

f1 =1KHz, f2=1.1KHz, Pi= -12.5dBm

-104.84 dB -111.72 dB

f1 =1MHz, f2=1.1MHz, Pi= -12.5dBm

-80.7 dB -101.65 dB

Ruido referido a la entrada

f= 1KHz 1.4 µV√𝐻𝑧 41.43 nV√𝐻𝑧

f = 1MHz 94.8 nV√𝐻𝑧 39.32 nV√𝐻𝑧


f =[1Hz, 5MHz] 315 µV 114.52 µV

Resistencia de salida (Rout) - 1.3 GΩ 143 GΩ

Potencia consumida - 126 µW 158.4 µW

Tabla 12 Comparativa entre prestaciones del prototipo original y el prototipo ideal diseñado en 0.35 µm



4.5. SEGUNDA ETAPA: DISEÑO DEL MODELO COMPLETO DEL

TRANSCONDUCTOR

La topología del modelo completo es la sugerida en la figura 18. Al igual que se

hizo en el punto anterior de este capítulo, se indicarán previamente las variables de

diseño de las que se dispone, así como la metodología empleada.

4.5.1. VARIABLES DE DISEÑO

El modelo propuesto presenta una serie de variables que irán siendo

modificadas para lograr que las prestaciones aportadas alcancen los valores que se

proponen como objetivo. Así pues, se irá ajustando el diseño mediante cambios en:

- La relación de aspecto de todos los transistores (W/L). Las dimensiones

establecidas en la fase anterior, sirven como referencia, pero pueden ser

modificadas, para optimizar el diseño.

- El número de puertas de cada transistor (ng). Para este parámetro se

escogerán los valores 2 o 4, en función de la anchura del transistor como ya

se hiciera en la etapa anterior.

- La red RC para controlar la estabilidad a altas frecuencias.

- Las tensiones de entrada (V1 a V5) de los transistores.

- La ganancia de compensación del circuito de control de modo común (será

explicado posteriormente).

- La tensión de alimentación, como último recurso, para no aumentar

demasiado la potencia de consumo.

4.5.2. DATOS DE INICIO

Para el diseño del modelo completo, se toman como punto de partida, las

dimensiones de los transistores modelados en la fase anterior. Del prototipo de

0.13µm (tabla 4) se toman las dimensiones de los nuevos transistores que forman

parte del esquemático completo (sustituyendo a las fuentes de corriente ideales) y se

hace la correspondencia de tamaños entre ambas tecnologías como ya se hiciera en la

primera etapa. También se escogen en un primer momento las mismas tensiones de

entrada (V1 a V5) de los transistores.



4.5.3. PROCEDIMIENTO DE DISEÑO

La metodología empleada sigue la misma estructura de la fase anterior (véase

apartado 4.4.3), con la complejidad añadida de que hay un mayor número de variables

que afectan al diseño.

Mencionar también que, durante el proceso de diseño se han dimensionado los

transistores que hacen las veces de las fuentes de corriente ideales de manera que las

intensidades que fluyen a través de ellos sean de valores próximos a los calculados en

la primera etapa y guarden la misma relación.

4.5.4. ESQUEMÁTICO Y SÍMBOLO DEL CIRCUITO

De nuevo, se comienza la sucesión de pasos indicada en el diagrama de la figura

19. Se inicia el proceso con la creación del esquemático del transconductor completo:

Fig. 54 Esquemático del transconductor completo

Los componentes se eligen de las mismas librerías que en el modelo ideal.

Como aspecto interesante, decir que, para hacer más cómoda la visualización del

diseño, los puertos de entrada de tensiones (V1 a V5), se han situado en la esquina

superior izquierda, haciendo la correspondencia con el terminal al que se conectan,

mediante la opción wire name del Composer Schematic.



Además, ahora también se introducen en el diseño transistores nMOS, por

tanto, para eliminar el efecto sustrato de los mismos, sus terminales B, se conectan a

la tensión más negativa, VSS.

El símbolo que encapsula este esquemático es el siguiente:

Fig. 55 Símbolo del transconductor real

4.5.5. SIMULACIÓN

De forma análoga a como se hizo en el punto 4.4.5., se van a tener en cuenta

una serie de consideraciones previas a las simulaciones. Con respecto a éstas, se

seguirá el mismo orden y se emplearán idénticos tipos de análisis y configuraciones

que se detallaron en la fase anterior. Por tanto, el esquema a seguir en el desarrollo de

los apartados dedicados a las simulaciones, consistirá en la presentación del

esquemático de simulación y exposición de los resultados obtenidos.

4.5.5.1. CONSIDERACIONES INICIALES

Circuito de control de modo común

Al tratarse en esta ocasión de un modelo totalmente real, no se puede forzar

directamente el modo común en los terminales de salida, como ocurriera en el

prototipo ideal. Es necesario, un bucle de realimentación, en el que se haga una

comparación de la señal de salida y se le aplique la corrección pertinente, para que en

los terminales de salida haya el mismo valor de tensión de modo común que a la

entrada. Así pues, se implementa el siguiente circuito básico con este propósito:



Fig. 56 Circuito de control de modo común

Este circuito compara la tensión que existe en el nodo medio entre las

resistencias con la tensión de modo común, implementada con la fuente VDC1. A esa

diferencia se le aplica una ganancia G, que deberá ser calculada para cumplir con las

especificaciones, y se le suma un valor de tensión constante, VDC2, para que a la salida

exista un voltaje apreciable. Dicha tensión se inyecta en el terminal V1 del

transconductor.

Etapa de entrada

Al bloque ya mostrado en la figura 30, se le añade el circuito de control de

modo común y fuentes de tensión constante en los terminales desde V1 hasta V5.

Fig. 57 Etapa de entrada del transconductor completo



Etapa de salida

En esta ocasión está formada simplemente por la red RC de carga, y el bloque

añadido para facilitar las mediciones:

Fig. 58 Etapa de salida del transconductor completo

4.5.5.2. COMPROBACIÓN DE LA REGIÓN DE FUNCIONAMIENTO DE LOS

TRANSISTORES

La estrategia a seguir es exactamente la misma que se empleó en la primera

etapa del diseño (apartado 4.4.5.2). En este caso se tomará como referencia el

esquemático de la figura 60, y cuando haya que descender al nivel más bajo del

circuito se llegará a la figura 55.

En este diseño hay una peculiaridad, y es que los transistores M2 y M3, y sus

correspondientes M2P y M3P, pueden funcionar en la zona de inversión débil, por lo

que bastará comprobar que se cumplen las condiciones expuestas en el apartado 2.1.3

de este documento.



4.5.5.3. FUNCIÓN DE TRANSFERENCIA

Esquemático

Fig. 59 Esquemático de simulación de la función de transferencia

Resultados

Fig. 60 Función de transferencia

Se puede observar que ha mejorado el rango de linealidad buscado, que resulta

ampliado en 25 mV más, y se corrige la pequeña desviación que había en el modelo

ideal.



4.5.5.4. ANCHO DE BANDA

Esquemático

Fig. 61 Esquemático de simulación del ancho de banda

Resultados

Capacidad de carga (CL) Ancho de banda a -3dB (BW)

50 fF 79.22 MHz

100 fF 57.75 MHz

1 pF 6.81 MHz Tabla 13 Resultados de simulación del ancho de banda

Fig. 62 Ancho de banda para CL = 100 fF



Fig. 63 Ancho de banda para CL = 1 pF

En esta etapa de diseño, disminuye el ancho de banda en los dos primeros

casos respecto a lo conseguido en el modelo ideal, pero sigue estando por encima de

los objetivos buscados. Por otro lado, como se comentó en el caso del modelo ideal,

para una carga CL = 1 pF, no se alcanza el objetivo debido al polo que se introduce a

altas frecuencias, pero se ve muy ligeramente mejorado respecto a la etapa anterior.

Por otro lado, cabe destacar, que la red de compensación RC ha tenido que ser

reajustada para mantener la estabilidad el circuito.

4.5.5.5. DISTORSIÓN ARMÓNICA TOTAL (THD)

Esquemático

Fig. 64 Esquemático de simulación del THD



Resultados

Como se observa en la tabla de resultados, las simulaciones para los dos casos

del tono de entrada de 1 KHz, no proporcionan los valores deseados, pero sí se

encuentran muy próximos a los mismos. Por tanto se aceptan como válidos para poder

establecer una relación de compromiso con el ancho de banda, y que ambas

prestaciones sean de la calidad buscada, ya que como ocurría con el diseño del modelo

ideal, ambos parámetros están muy influenciados ante mínimos cambios en las

relaciones de aspecto de los transistores.

4.5.5.6. PRODUCTO DE INTERMODULACIÓN DE TERCER ORDEN (IM3)

Esquemático

Fig. 65 Esquemático de simulación del IM3


Amplitud de la señal de entrada (Ai)

THD

1 KHz 0.35 Vpp -107.6 dB

1 KHz 0.7 Vpp -67.37 dB

10 KHz 0.35 Vpp -106.8 dB

100 KHz 0.35 Vpp -99.33 dB

1 MHz 0.35 Vpp -70.72 dB

Tabla 14 Resultados de simulación del THD



Resultados

Fig. 66 Resultados de IM3 para tonos de entrada f1 =1 KHz y f2 = 1.1 KHz y Pin = -12.5 dBm

La diferencia de amplitud entre los tonos fundamentales y los armónicos de

interés dan como resultado un valor de -107.50 dB, con lo cual se consigue el objetivo

buscado.

Fig. 67 Resultados de IM3 para tonos de entrada f1 =1 MHz y f2 = 1.1 MHz y Pin = -12.5 dBm



La diferencia de amplitud entre los tonos fundamentales y los armónicos de

interés dan como resultado un valor de -87.91 dB, por lo que con este diseño se

cumplen los objetivos para el IM3 y salen reforzados.

4.5.5.7. RUIDO

Esquemático

Fig. 68 Esquemático de simulación del ruido

Resultados

Fig. 69 Ruido referido a la entrada



En los resultados de la simulación se observa que para la frecuencia de 1 KHz

existe ruido por valor de 442.54 nV√𝐻𝑧 y a 1 MHz el ruido es de 73.53 nV√𝐻𝑧).

En último lugar, el ruido integrado en el rango de 1 Hz a 5 MHz alcanza el valor

de 206.36 µV.

Por tanto las expectativas respecto al ruido se ven cumplidas y mejoradas

respecto al objetivo de partida.

4.5.5.8. RESISTENCIA DE SALIDA

Esquemático

Fig. 70 Esquemático para simulación de Rout

Resultados

Fig. 71 Resistencia de salida



El transconductor diseñado presenta a la salida una resistencia por valor de

8.77 GΩ, la cual a pesar de ser mucho menor de la obtenida con el modelo ideal, sigue

superando notablemente el objetivo buscado.

4.5.5.9. CONSUMO DE POTENCIA

Para calcular el consumo, empleando cualquier esquemático en el que se

realice un análisis DC, se evalúa la corriente continua que circula desde la fuente de

alimentación hacia el terminal VDD del transconductor, y se multiplica por la tensión

proporcionada por dicha fuente.

Así pues, el transconductor diseñado consume una potencia de 98.4 µW.

Esta prestación sale reforzada de esta etapa de diseño, pues se ve reducida

respecto del valor que se obtenía en la fase inicial, y además es menor que la potencia

de consumo del prototipo de partida.

A continuación se presentan las simulaciones de los parámetros CMRR y PSRR

que no se hicieron en la primera etapa, por tratarse de un modelo más ideal,

detallándose los análisis correspondientes.

4.5.5.10. FACTOR DE RECHAZO AL MODO COMÚN (CMRR)

Esquemático

Fig. 72 Esquemático de simulación del CMRR

La fuente de tensión constante a la entrada (vid) proporcionará un valor nulo,

para que no afecte a los resultados de simulación, y, para conocer la influencia de las

variaciones del modo común de la entrada en el modo común de salida, se hace uso de



una fuente del tipo vsin, que inyecta una pequeña señal de oscilación de 1mV de

amplitud en torno a la tensión de modo común. Además se configura con 1V en AC

para poder realizar el análisis correspondiente.

Análisis

Para el estudio de este parámetro se realiza, en primer lugar, un análisis AC, en

un rango de hasta 1 GHz, y, posteriormente, un transitorio de duración unos 5

períodos de la señal de oscilación.

Por otro lado, la ganancia aplicada en el circuito de realimentación para el

control de modo común es clave para analizar el CMRR. Así pues, se realizan análisis

para G=100 y G=1000.

La medida de este parámetro se realiza usando la opción dB20 de Calculator,

aplicada a la relación entre la señal de modo común de entrada y la de modo común

de salida, siendo ésta última 𝑉𝐶𝑀𝑂 =𝑉𝑜

++𝑉𝑜−

2 , y evaluadas ambas con la opción VF.

Resultados

Ganancia del circuito de control modo común CMRR

100 74.66 dB

1000 94.66 dB Tabla 15 Resultados de simulación del CMRR

Fig. 73 CMRR para ganancias G=100 y G=1000



Como puede verse, se obtienen valores prácticamente iguales a los deseados, lo

cual indica que, para ganancias elevadas, el circuito presenta respuestas cuya

calidad se ve poco alterada por variaciones en la tensión del modo común en la

entrada.

4.5.5.11. FACTOR DE RECHAZO A LAS FUENTES DE ALIMENTACIÓN (PSRR+/PSRR-)

Esquemático

El estudio del PSRR se realiza para el caso de la fuente de alimentación más

positiva (PSRR+) y para la más negativa (PSRR-). Así pues, se tienen dos

esquemáticos diferentes para este estudio.

Fig. 74 Esquemático para simulación del PSRR+

Fig. 75 Esquemático para simulación del PSRR-



En ambos casos, al igual que para el CMRR, la fuente vid aporta un valor nulo

para no interferir en la medida, y se añaden fuentes del tipo vsin, que provoquen

una pequeña oscilación de 1mV de amplitud alrededor de las tensiones VDD y VSS

y con un valor de 1V AC, para realizar la medida adecuada.

Análisis

Para el estudio de estos factores, se realiza el mismo tipo de análisis que para la

evaluación del CMRR. De igual modo se analizan los casos para una ganancia de

valores 100 y 1000.

Para la representación gráfica de estos parámetros se utiliza la opción dB20 de

Calculator, y se aplica a la relación entre la tensión más positiva o negativa y los

terminales de salida (evaluadas con la opción VF).

Resultados

Ganancia del circuito de control modo común PSRR+ PSRR-

100 32.53 dB 37.42 dB

1000 52.53 dB 57.42 dB Tabla 16 Resultados de simulación del PSRR+ y PSRR-

Fig. 76 PSRR+ para G=100 y G=1000



Fig. 77 PSRR- para G=100 y G=1000

Se obtienen para ambos parámetros valores prácticamente iguales a los

marcados como objetivos. Esto supone que para ganancias elevadas el circuito no ve

alterada la calidad de su funcionamiento ante pequeñas variaciones en las fuentes de

alimentación.



4.5.5.12. DIMENSIONADO Y COMPARATIVA DE RESULTADOS

A continuación se muestran los valores definitivos que se han calculado para las

diferentes variables de diseño. Además, se incluye una tabla comparativa entre las

prestaciones del prototipo original y el diseñado en 0.35 µm.

Componentes Valores

Relación de aspecto W/L

(µm/µm)

Número de puertas (ng)

MA, MAP 15/1 2

MA’, MAP’ 40/1 4

MA’’, MAP’’ 30/1 4

M1, M1P 2.5/1 2

M2, M2P 10/1 2

M3, M3P 5/1 2

M4, M4P 2/1 2

M5, M5P 29/1 4

M6, M6P 5/1 2

M7, M7P 5/1 2

M8, M8P 10/1 4

M9, M9P 10/1 4

Voltajes (V)

VDD 1.8

VCM 0.55

VSS 0

V1 Variable (*)

V2 0.6

V3 0.8

V4 1

V5 0.9


Rc 10

Capacidad (pF) Cc 4.7

Ganancia circuito control modo común

G 2.5

Transconductancia (µA/V) Gm 40 (*) Depende del circuito de control de modo común

Tabla 17 Parámetros diseñados para el transconductor completo en 0.35 µm

Puede observarse cómo los transistores que intervenían en la primera etapa

han sido reajustados, modificando sus dimensiones, para lograr las especificaciones

buscadas.

De igual manera ocurre con Rc y Cc, que han tenido que ser rediseñadas con

valores mayores para garantizar la estabilidad a altas frecuencias.

Por otro lado, las tensiones V2, V3 y V5 también han sido modificadas respecto

al prototipo original, con el objetivo de que los transistores afectados por ellas

funcionasen en la región adecuada.



PARÁMETROS VARIABLES RESULTADOS PROTOTIPO ORIGINAL

RESULTADOS DEL PROTOTIPO DISEÑADO


[-450mV, +450mV]


Ancho de banda (BW)

CL =50 fF 65 MHz 79.22 MHz

CL =100 fF 50 MHz 57.75 MHz

CL = 1pF 12 MHz 6.81 MHz


f=1KHz, Ai =0.7 Vpp -70.14 dB -67.37 dB

f=1KHz, Ai =0.35 Vpp -110.66 dB -107.6 dB

f=10KHz, Ai =0.35 Vpp -102.73 dB -106.8 dB

f=100KHz, Ai =0.35 Vpp -83.44 dB -99.33 dB

f=1MHz, Ai =0.35 Vpp -63.55 dB -70.72 dB

Producto de intermodulación de tercer orden (IM3)

f1 =1KHz, f2=1.1KHz, Pi= -12.5dBm

-104.84 dB -107.50 dB

f1 =1MHz, f2=1.1MHz, Pi= -12.5dBm

-80.7 dB -87.91 dB


f= 1KHz 1.4 µV√𝐻𝑧 442.54 nV√𝐻𝑧

f = 1MHz 94.8 nV√𝐻𝑧 73.53 nV√𝐻𝑧


f =[1Hz, 5MHz] 315 µV 206.36 µV

Resistencia de salida (Rout)

- 1.3 GΩ 8.77 GΩ

Potencia consumida - 126 µW 98.4 µW


G=100 71 dB 74.66 dB

G=1000 91dB 94.66 dB


(PSRR+)

G=100 34.4 dB 32.53 dB

G=1000 54.4 dB 52.53 dB


(PSRR-)

G=100 36.4 dB 37.42 dB

G=1000 56.4 dB 57.42 dB

Tabla 18 Comparativa entre prestaciones del prototipo original y el prototipo completo diseñado en 0.35 µm



CAPÍTULO 5

LAYOUT



Una vez se ha validado el diseño del transconductor, se prosigue con los pasos

que marcaba el diagrama de la figura 19.

Antes de proceder a la realización del layout propiamente dicho, es necesario

crear un nuevo esquemático, equivalente al obtenido tras la etapa de diseño anterior,

cuyo objetivo es facilitar el empleo de técnicas en el layout que eviten efectos no

deseados tras la implementación física del dispositivo.

5.1. CIRCUITO PRE-LAYOUT

El circuito equivalente al obtenido en la etapa de diseño anterior se ha

denominado pre-layout. Este circuito se implementa con el objetivo de poder agrupar

posteriormente los transistores y demás elementos intervinientes en el diseño de

acuerdo a unas técnicas que evitan la aparición de efectos no deseados.

El circuito pre-layout se ha realizado de la siguiente manera:

Por cada transistor se implementan dos nuevos transistores, equivalentes al

primero, posicionados en paralelo, y cuyos parámetros anchura (W) y número

de puertas (ng) quedan divididos por 2. De ahí que en la etapa de diseño se

escogiera este último como múltiplo de 2.

Las resistencias de la red de compensación, se sustituyen también por dos

resistencias en serie cuyo valor sea la mitad del de la resistencia original.

Cada capacidad de la red de compensación, se sustituye por dos capacidades

conectadas en paralelo, equivalentes a la original, cuyo valor sea la mitad del

de la capacidad a la que reemplazan.

El resistor R, no se subdivide en resistencias de menor tamaño, pero sí se

pliega en forma de serpentín, con 5 pliegues concretamente (opción bends del

elemento rpolyh) para reducir el espacio que ocuparía en caso contrario, y

que sea más cómoda su conexión con el resto de componentes.

Así pues, el esquemático del circuito pre-layout queda como se muestra en la

figura 79. Es necesario, también, volver a realizar todas las simulaciones de la fase

anterior para comprobar si alguna prestación se hubiese visto perjudicada

(previamente se crea un símbolo que encapsule este nuevo montaje). En este caso,

todas se han mantenido prácticamente iguales a las obtenidas en la etapa de diseño.



Fig. 78 Esquemático del circuito pre-layout

5.2. LAYOUT DEL TRANSCONDUCTOR

Para la creación y edición del layout, se va a hacer uso de otra de las

herramientas que incorpora Cadence®, denominada Layout XL, a la que se accede

desde las opciones Tools – Design Synthesis del Composer Schematic. Una vez abierta

la herramienta, una nueva ventana se hace visible, LSW, la cual proporciona un listado

de todas las capas de materiales disponibles para la edición del layout.

Fig. 79 Ventanas de las heramientas Layout XL y LSW



5.2.1. LAYOUT DE LOS COMPONENTES

Para que resulte más fácil la comprensión del layout completo del

transconductor, se muestra a continuación el layout individual de los diferentes

componentes:

5.2.2. TÉCNICAS DE INTERDIGITACIÓN Y CENTROIDE COMÚN

Para la interconexión de los componentes fundamentales del circuito como son

transistores, resistencias y capacidades, existen unas técnicas recomendadas cuyo

objetivo no es otro que minimizar y/o evitar efectos de carácter secundario que

pueden afectar al funcionamiento del dispositivo una vez implementado físicamente,

como es el caso de interferencias, gradientes de temperaturas, tensiones de offset,

desalineamientos, etc.

La técnica del centroide común obliga a instanciar los componentes de manera

tal que sus centros de gravedad queden en el mismo punto (o al menos muy próximos

unos de otros). Esta técnica sólo se puede utilizar para elementos de idénticas

dimensiones, o que guarden una proporción de tamaño exacta, como en el caso de los

espejos de corriente.

Fig. 81 Layout de un transistor pMOS Fig. 80 Layout de un transistor nMOS

Fig. 83 Layout de una resistencia Fig. 82 Layout de un condensador



Existen varias formas de implementar esta técnica, pero la más común es

siguiendo el esquema A-B-B-A. He aquí el por qué de sustituir cada componente del

circuito por dos iguales equivalentes. A continuación se muestra un ejemplo gráfico

sobre el caso del transistor M1 que ayudará a entender lo explicado:

Fig. 86 Téncica de centroide común para M1

Además de la técnica de centroide común, existe la que se conoce como técnica

de interdigitación, que consiste en intercalar elementos del mismo tamaño siguiendo

el esquema A-B-A-B. Para el layout diseñado en este trabajo se ha empleado esta

técnica conjuntamente con la del centroide común en el caso de tener 8 elementos del

mismo tamaño, pero parejos 4 a 4. Es decir, se ha seguido un esquema en la forma

A-B-A’-B’-B’-A’-B-A. En la siguiente figura se muestra este ejemplo, para el caso de

los transistores M6 y M7.

Fig. 87 Macheado de transistores empleando técnicas de centroide común junto con interdigitación

Fig. 84 M1 y M1P tras la etapa de diseño Fig. 85 Circuito pre-layout de M1 y M1P



5.2.3. LAYOUT DEL TRANSCONDUCTOR COMPLETO

Además de las técnicas detalladas en el apartado anterior, para la obtención del

layout completo, se han tenido en cuenta varios aspectos [24], entre los que cabe

destacar los siguientes:

- La tecnología empleada en el diseño completo del circuito es de tipo n-well,

es decir, todo se construye sobre un sustrato de tipo p (el fondo negro del

editor actúa como tal) por tanto como máximo se podrán crear pozos tipo n

para la implementación de transistores pMOS.

- Mediante la opción Design – Gen from source se importan todos los

elementos del esquemático al espacio de trabajo de Layout XL.

- Para facilitar la visualización de cómo deben ir conectados los diferentes

componentes, se hace uso de la opción Show incomplete nets, que sugiere

mediante líneas de diferentes colores las conexiones entre componentes no

realizadas. También, al pulsar sobre un componente desde la ventana de

edición de layout, se señala en la ventana del esquemático, haciendo más

cómoda la identificación del elemento.

- Alrededor de cada agrupación de transistores macheados, se extienden

anillos de guarda, del tipo pdiff-sub para los nMOS y ndiff-ntub para los

pMOS. Se elige ese tipo de anillos de guarda por ser el sustrato del circuito

de tipo p. El motivo de usarlos es garantizar que el material que circunda a

los transistores está al mismo potencial, y evitar así errores de diferencias

de tensión de un punto a otro; además sirve como apantallamiento. Los

anillos de guarda de los nMOS irán conectados a la vía de tensión más

negativa, VSS, y los de los pMOS, a VDD o al potencial correspondiente.

- Para la eliminación del efecto sustrato de los transistores pMOS a la hora de

realizar el layout, se extiende una capa de NTUB a su alrededor (es decir, se

ubican, dentro de un pozo n manteniendo la estructura mostrada en la

figura 2) y ésta se conecta al terminal correspondiente, VDD o potencial al

que esté conectado el terminal B de cada transistor. Si hay varios

transistores cuyos terminales de sustrato estén conectados al mismo punto,

se agruparán dentro del mismo pozo.

- Para que el layout tenga un comportamiento lo más parecido posible al

modelado en el diseño de la etapa anterior, se ha modificado la orientación

de algunos transistores para que a través de ellos la corriente circule en el

mismo sentido.



- Una vez se han conectado y agrupado los diferentes bloques, se ha de

enmarcar todo con una capa de prboundary, que fija los límites de la celda a

fabricar.

Fig. 88 Layout completo del transconductor

A continuación se detallan las partes del layout que presentan alguna

particularidad:

- Las capacidades han sido macheadas siguiendo la regla del centroide pero

en dos dimensiones es decir, en la forma 𝐴 𝐵𝐵 𝐴

. Además estos elementos

al ser importados directamente desde el esquemático, tienen su propio

anillo de guarda, el cual, ha sido “perforado” ligeramente para poder

extender pistas de metal y poder hacer las conexiones necesarias.



Fig. 89 Macheo de capacidades en dos dimensiones

- Los transistores pMOS cuyos terminales de sustrato no están directamente

conectados a VDD (MA y MA’’ con sus correspondientes subpartes para el

macheado) no pueden agruparse en un mismo pozo n, así pues, una vez

macheados según la técnica del centroide común, se extienden una capas

de NTUB como se muestra en la siguiente figura, y, como no es rentable la

creación de un anillo de guarda para cada uno porque se consumiría más

espacio, se extiende una tira de contactos del tipo ndiff-ntub, que actúe de

plano de masa y sirva como nexo de unión de los pozos n correspondientes.

Fig. 90 Macheo y unión de pozos n para transistores pMOS

- Para evitar cortocircuitos, a la hora de extender tiras de metal para

conectar diferentes puntos, se alterna el uso de MET1 y MET2, haciendo

contactos entre ambos materiales en los lugares adecuados mediante el

empleo de vías (VIA1).



Fig. 91 Detalle de uniones entre tiras de MET1 y MET2

A medida que se han ido implementando los diferentes bloques, se ha ido

comprobando que las reglas de diseño impuestas por el fabricante se iban cumpliendo,

mediante la herramienta Design Rule Check (DRC). La siguiente tabla resume las reglas

de diseño más frecuentes y que han sido tenidas en cuenta para el layout realizado

[26].

Material Anchura mínima

(µm) Espaciado

mínimo (µm)

NTUB 3 3

POLY1 0.35 0.45

MET1 0.5 0.45 (*)

MET2 0.6 0.5(*) (*) Si el ancho de pista es mayor a 10 µm, el espaciado mínimo es de 0.8 µm

Tabla 19 Reglas de diseño I

Materiales Espaciado

mínimo (µm)

MET1 – MET2 0.5

MET1 – VIA1 0.5

MET2 – VIA1 0.5

MET1-DIFF 0.2 Tabla 20 Reglas de diseño II

Una vez que el DRC no muestra ningún tipo de error, se está en disposición

continuar con el siguiente paso del flujo de diseño.



5.3. EXTRACCIÓN DE CAPACIDADES PARÁSITAS

Una vez que el layout completo cumple con las reglas de diseño del fabricante,

el siguiente paso es la extracción de capacidades parásitas.

Dicha extracción se realiza a través de la opción Verify-Extract. El resultado

obtenido es un esquemático sobre el layout realizado en el que se muestran las

capacidades parásitas que aparecen tras el diseño del mismo, debidas a los materiales

empleados y distribución de los mismos.

Esta extracción se empleará posteriormente para realizar una simulación

realista que incluya los efectos de estos parásitos, los cuales afectarán principalmente

a las altas frecuencias por la introducción de nuevos polos en las mismas.

Fig. 92 Layout tras extracción de capacidades parásitas



Fig. 93 Detalle de capacidades parásitas

5.4. EQUIVALENCIA LAYOUT-ESQUEMÁTICO (LVS)

El siguiente paso en el flujo de diseño, consiste en comprobar la equivalencia

entre el layout que se ha diseñado y el esquemático del circuito con el que debe

corresponderse.

Para ello se utiliza la opción Layout versus schematic (LVS). Esta comprobación

debe ejecutarse desde la ventana en la que se tenga el layout con la extracción de

capacidades parásitas. Arroja información sobre nodos mal conectados, o

desconectados, dimensiones erróneas, etc. Si al finalizar se muestra el mensaje “The

net-lists match”, se ha superado satisfactoriamente este paso del diseño.

Para el caso concreto de este proyecto los resultados de esta comprobación se

obtuvieron con éxito en el primer intento, por lo que no fue necesario hacer más

correcciones en el layout.

5.5 SIMULACIONES POST-LAYOUT

El último paso antes de validar el layout para y enviarlo a la fase de fabricación,

consiste en realizar nuevamente todas las simulaciones que se hicieron durante la

etapa de diseño, para tener en cuenta la presencia de las capacidades parásitas que se

han extraído, y comprobar que no se pierden las prestaciones logradas en dicha etapa.

Para ello, desde la ventana de opciones de LVS, se selecciona la opción Build

Analog. De esta manera, se crea una nueva vista del circuito que recibe el nombre de

Analog_extracted, y que será la que se emplee en las simulaciones post-layout.

Para comprobar si se mantienen las prestaciones, basta con ir ejecutando una a

una las simulaciones que se realizaron del circuito pre-layout. Para que se simule la

vista creada para tal efecto, desde la ventana de Analog Environment, se accede a



Setup - Environment – Switch View List y se indica que se desea simular la celda

analog_extracted.

5.5.1. RESULTADOS DE LAS SIMULACIONES POST-LAYOUT

PARÁMETROS VARIABLES RESULTADOS PROTOTIPO DISEÑADO

RESULTADOS DEL PROTOTIPO

POST-LAYOUT


[-475mV, +475mV]


Ancho de banda (BW)

CL =50 fF 79.22 MHz 42.51 MHz

CL =100 fF 57.75 MHz 40.07 MHz

CL = 1pF 6.81 MHz 8.408 MHz


f=1KHz, Ai =0.7 Vpp -67.37 dB -67.36 dB

f=1KHz, Ai =0.35 Vpp -107.6 dB -108 dB

f=10KHz, Ai =0.35 Vpp -106.8 dB -106.6 dB

f=100KHz, Ai =0.35 Vpp -99.33 dB -91.95 dB

f=1MHz, Ai =0.35 Vpp -70.72 dB -69.81 dB

Producto de intermodulación de tercer orden (IM3)

f1 =1KHz, f2=1.1KHz, Pi= -12.5dBm

-107.50 dB -107.62 dB

f1 =1MHz, f2=1.1MHz, Pi= -12.5dBm

-87.91 dB -86.64 dB


f= 1KHz 442.54 nV√𝐻𝑧 443 nV√𝐻𝑧

f = 1MHz 73.53 nV√𝐻𝑧 73.81 nV√𝐻𝑧


f =[1Hz, 5MHz] 206.36 µV 207.67 µV

Resistencia de salida (Rout)

- 8.77 GΩ 8.77 GΩ

Potencia consumida - 98.4 µW 98.2 µW


G=100 74.66 dB 74.66 dB

G=1000 94.66 dB 94.66 dB


(PSRR+)

G=100 32.53 dB 32.53 dB

G=1000 52.53 dB 52.53 dB


(PSRR-)

G=100 37.42 dB 37.42 dB

G=1000 57.42 dB 57.42 dB

Tabla 21 Comparativa entre prestaciones del prototipo diseñado y el prototipo post-layout



Como puede apreciarse en la tabla resumen, todas las prestaciones se

mantienen en unos niveles bastante buenos, a excepción del ancho de banda, que se

ve reducido, y además, presenta inestabilidad a altas frecuencias (provocada, en parte,

por las capacidades parásitas).

Además, el PSRR+, aunque toma un valor acertado, su respuesta también ha

presentado algunas irregularidades.



CAPÍTULO 6

CONCLUSIONES Y

FUTURAS LÍNEAS DE

TRABAJO



El objetivo principal del proyecto ha consistido en trasladar lo más fielmente

posible las altas prestaciones de un prototipo de transconductor diseñado en una

tecnología CMOS de 0.13 µm a otro en una tecnología CMOS de 0.35 µm, con la

finalidad de ser implementado físicamente con unos costes de producción menores de

los que conllevaría la fabricación del diseño original.

Tomando como base la topología y dimensiones del modelo primitivo, se ha

llevado a cabo un completo proceso de diseño, mediante el ajuste de las relaciones de

aspecto de los transistores, tamaños de resistencias y condensadores, así como de los

valores de las magnitudes que intervienen en el funcionamiento del circuito, orientado

todo ello a mantener (o mejorar) las prestaciones del prototipo de partida. Esta etapa

del diseño ha conllevado una serie de dificultades puesto que se pretendía cubrir unos

objetivos que en una tecnología de 0.13 µm son más fáciles de conseguir, al tratarse de

una tecnología más novedosa.

A su vez, la etapa de diseño se ha subdividido en dos fases, una primera en la

que se ajusta un modelo más ideal que sirva como punto de inicio para la segunda

fase, en la que se modela el diseño real y completo del transconductor. En ambas

etapas se han llevado a cabo las simulaciones apropiadas para la evaluación de las

características buscadas, entre las que destacan bajo consumo de potencia, baja

distorsión, ancho de banda elevado, alta linealidad y alta resistencia de salida. El

circuito diseñado ha cumplido las expectativas buscadas y ha reforzado incluso algunas

de ellas.

Por otro lado, el proyecto también contempla entre sus objetivos la realización

del layout del circuito diseñado, aplicando las técnicas necesarias para que su

comportamiento sea lo más fiel al logrado en la etapa de diseño. Dicho layout ha sido

verificado y simulado a su vez, comprobándose que mantiene las prestaciones

marcadas como objetivo.

Como se ha podido comprobar en la etapa final de este trabajo, la red RC

introducida dentro del propio esquemático para garantizar la estabilidad a altas

frecuencias ha tenido que ser diseñada con unas dimensiones excesivamente grandes

en comparación al resto de transistores que conforman el circuito. Además, en las

simulaciones post-layout, se ha comprobado que no es suficiente para contrarrestar

los efectos de las capacidades parásitas, y aparece un pico en la respuesta del circuito

que puede ser causa de inestabilidad.

Por tanto, se propone como futura línea de trabajo el diseño de una forma de

compensación de los efectos a altas frecuencias, ya sea dentro del propio chip del

transconductor o fuera del mismo, que permita la realización física del dispositivo de

manera que la superficie ocupada sea mucho menor de la que abarca el diseño aquí



presentado, y que siga cumpliendo el objetivo de las prestaciones del prototipo de

partida.

Por otro lado, y relacionado más directamente con este proyecto, se propone

también, optimizar al máximo el layout diseñado, y, si fuera posible, prepararlo para

ser fabricado y testeado en el laboratorio.



CAPÍTULO 7

BIBLIOGRAFÍA



BIBLIOGRAFÍA

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