Digital1

Digitales 1

Este circuito genera una señal del pulsos,

donde los valores de tiempo alto (salida = Vcc)

y tiempo bajo (salida = GND) dependen de las

resistencias R1 y R2 y el condensador C. El

valor máximo de R1 y R2 es 3,3 M Ohmios y

el valor Mínimo del Condensador C = 500 pF.

El tiempo de carga (SALIDA ALTA) esta definido

por: TH = 0,693(R1 + R2).C

El tiempo de descarga (SALIDA BAJO) esta

definido por: TL = 0,693.R2.C

El período de la señal esta dado por la suma de

TH + TL: T = 0,693(R1 + 2.R2) C

Y la frecuencia se define como:

2.R2)C(R1

1,44f

Este Astable produce una señal con

relación marca-espacio (tiempo alto-

bajo) de 1 a 1. Esto significa que TH =

TL. La frecuencia máxima es de 100

Khz y la frecuencia mínima es limitada

solamente por las fugas del

condensador C. Los valores mínimos

de R1 y R2 son de 1 K ohmio y la

frecuencia esta dada por :

2xR2)C(R1

1,44f

En un Monoestable, para un pulso de

disparo rectangular de cualquier duración

inferior a T, tendremos un pulso de salida

de duración T cuyo valor está

determinado por R y C. . El valor

máximo de R = 3.3 M Ohmios y el mínimo

es R = 1 K Ohmio. El valor mínimo de C =

500 pF.

El pulso de entrada en el pin 2, debe ser

de flanco descendente. Nótese que el

monoestable no es un generador de trenes

de pulsos (periódicos), sino que genera un

solo pulso cada vez que recibe una

entrada.

Tiempo de establecimiento (SET UP TIME). Es el tiempo anterior al flanco activo de toma de datos durante el cual las entradas no deben cambiar.

Tiempo de mantenimiento (HOLD TIME). Es el tiempo posterior al flanco activo de toma de datos durante el cual las entradas no deben cambiar.

Frecuencia máxima de reloj. Es la frecuencia máxima admisible de la señal de reloj que garantiza el fabricante.

Duración del tiempo alto de reloj. Es el tiempo mínimo que debe durar la parte alta del impulso de reloj.

Duración del tiempo bajo de reloj. Es el tiempo mínimo que debe durar la parte baja del impulso de reloj.

Tiempo bajo de PRESET Y CLEAR. Es el tiempo mínimo que debe activarse las entradas asíncronas para garantizar su funcionamiento.

Tiempo de retardo o propagación. Es el tiempo que transcurre desde el flanco activo del reloj que produce la conmutación y el momento en que ésta tiene lugar.

Digitales 5

Digitales 6

Los flip flops tienen entradas asíncronas de inicialización y borrado

PRE : Preset

CLR : Clear PRE

CLR

2006-2008 @ NAYIBE CHIO CHO

Características de operación de los FlipFlops

Retardo de propagación : intervalo de tiempo requerido para que se produzca un cambio en la salida una vez se ha aplicado una señal en la entrada

CLK

Q

PUNTO 50% EN EL FLANCO DE DISPARO

PUNTO 50% EN LA TRANSICION

DE Q DE NIVEL BAJO A

NIVEL ALTOtPLH

CLK

Q

PUNTO 50% EN EL FLANCO DE DISPARO

PUNTO 50% EN LA TRANSICION

DE Q DE NIVEL ALTO A

NIVEL BAJO

tPHL

Digitales 9

Cómo en el caso de los sistemas combinatorios, el diseño típicamente empieza con la declaración verbal del problema o del comportamiento del sistemas.

El objetivo es desarrollar un diagrama en bloques del sistema utilizando componentes disponibles.

Digitales 10

EJE7: Un sistema Mealy con una entrada x y una salida z de tal forma que z = 1 si x es actualmente 1 y también ha sido 1 en los dos pulsos de clock anteriores.

EJE8: Un sistema Moore con una entrada x y una salida z que será 1 si en la entrada ocurrieron tres 0 consecutivos más recientemente que tres 1 consecutivos.

Digitales 11

EJE9: Un sistema sin entradas y tres salidas, que representan un número del 0 al 7, de tal forma que la salida hace un ciclo con la siguiente secuencia 0, 3, 2, 4, 1, 5, 7 y se repite.

EJE10: Un sistema con dos entradas x1 y x2, y tres salidas z1, z2, y z3, que representan un número del 0 al 7, de tal forma que, la salida cuenta hacia arriba si x1 = 0, contará hacia abajo si x1 = 1, si x2 = 0 hará ciclos y se saturará si x2 = 1.

Digitales 12

EJE11: Uno controlador de Bus que recibe pedidos en líneas separadas, R0 a R3, desde 4 dispositivos que desean usar el bus. El sistema cuenta con 4 salidas, de G0 a G3, y solamente una será 1, e indicará cual de los dispositivos podrá controlar el bus en ese periodo de clock. La asignación será en base a la prioridad de cada dispositivo.

Digitales 13

Pasos para el diseño

Digitales 14

Algunas veces puede existir diferentes formas de guardar la misma información, por ejemplo para el EJE7, hay dos forma de hacerlo: Guardando en memoria los dos últimos valores de la entrada. O podemos ir contabilizando la cantidad de unos consecutivos

ocurrieron en la entrada. Ambos proyectos estarán bien, pero nuestra decisión

puede alterar los costos, por ejemplo si en vez de 3 unos consecutivos, fueran 28 unos consecutivos. 27 flip-flops ó Dar seguimiento a 28 sucesos (contador) que requerirá de 5

elementos de almacenamiento.

Digitales 15

Al igual que en los sistemas combinatorios Algunos sistemas vienen establecidos de tal

forma que no es necesario este paso.

Digitales 16

Al realizar la tabla o diagrama de estados hay que tener en cuenta si estamos trabajando con un sistema de modelo Moore o Mealy.

En los EJE6 y EJE8, las salidas dependen exclusivamente de los estados de los flip flops.

En otros ejemplos, como EJE7, la salida depende de los estados actuales y también del estado de la entrada.

Digitales 17

Estas técnicas tiene el propósito de reducir el número de estados, y de esta forma reducir el hardware del circuito, sin modificar el funcionamiento del mismo.

Se puede omitir y seguir con un funcionamiento correcto del circuito.

Digitales 18

Puedes ser usado cualquier código binario.

Digitales 19

Paso 6: Escoger un tipo de flip flop y obtener la tabla

de entrada de los flip flops

Esta parte del problema es para determinar que

entrada debe ser aplicada a cada flip flop para

obtener la transición necesaria que corresponda a

los valores esperados.

Esta es la parte final del diseño Las ecuaciones que se extraigan

corresponderán a las variables de entrada y salida y a las entradas de los flip flops

A continuación se abordarán los pasos 6 y 7

Digitales 20

Estado Estado Siguiente

Presente x = 0 x = 1 Salida

A A B 0

B A C 0

C A D 0

D A D 1

Digitales 21

Tabla y diagrama de estados para el EJE6

Varias posibilidades para la asignación

Digitales 22

q q1 q2

A 0 0

B 0 1

C 1 0

D 1 1

q q1 q2

A 0 0

B 1 1

C 1 0

D 0 1

q q1 q2

A 0 0

B 0 1

C 1 1

D 1 0

(a) (b) (c)

• Son combinaciones seleccionadas de forma arbitraria

De la tabla de estados o del diagrama de estados, se extrae información para construir la Tabla de Verdad para el diseño

Digitales 23

q x q1 q2 q1* q2*

A 0 0 0 0 0

B 0 0 1 0 0

C 0 1 0 0 0

D 0 1 1 0 0

A 1 0 0 0 1

B 1 0 1 1 0

C 1 1 0 1 1

D 1 1 1 1 1

La columna qno es totalmente necesaria

Para un sistema tipo Moore, se puede construir una tabla de verdad para la salida de forma separada, en sistema de tipo Mealy, no es así, se debe incrementar una columna en la tabla anterior por cada salida que contenga el sistema.

Digitales 24

q q1 q2 z

A 0 0 0

B 0 1 0

C 1 0 0

D 1 1 1

Mapas de los estados siguientes y de la salida

Digitales 25

0 1

00

01 1

11 1

10 1

xq1q2

0 1

00 1

01

11 1

10 1

xq1q2

q1* q2*

0 1

0

1 1

q2

z

q1

21

1

'

2

*

2

12

*

1

qqz

xqxqq

xqxqq

Ecuaciones:

¿Cómo quedaría las ecuaciones si se usa la tabla b para la asignación de los estados?

La tabla de verdad que fue desarrollada para el estado siguiente será usada conjuntamente con la apropiada Tabla de Diseño de los Flip Flops, para obtener una tabla de verdad para las entradas de los flip flops.

Se presentarán algunas formas de obtener este resultado.

Digitales 26

Digitales 27

También llamada Tabla de Excitación de los flip flops Esta tabla normalmente se obtiene del diagrama de estados del

flip flop que se quiera utilizar. Su forma general es la siguiente:

Digitales 28

q q* Entrada(s)

0 0

0 1

1 0

1 1

Tipo D

Digitales 29

q q* D

0 0 0

0 1 1

1 0 0

1 1 1

Tipo JK q q* J K

0 0 0 X

0 1 1 X

1 0 X 1

1 1 X 0

En el caso de este ejemplo, si quisiéramos hacer la implementación con flip flops tipod D, será bastante sencillo encontrar la tabla de diseño ya que las entradas D1 y D2 serán identicas a q1* y q2*.

Usando esa tabla tendremos las siguientes ecuaciones:

Digitales 30

1

'

22

121

xqxqD

xqxqD

Digitales 31

Se usa la misma tabla de verdad para el diseño (diapositiva 15) y juntamente con la tabla de diseño para el flip flop JK (diapositiva 20), se elabora una tabla para entrada de los flip flops.

Tabla de las entradas de los flip flops:

Digitales 32

x q1 q2 q1* q2* J1 K1 J2 K2

0 0 0 0 0 0 X 0 X

0 0 1 0 0 0 X X 1

0 1 0 0 0 X 1 0 X

0 1 1 0 0 X 1 X 1

1 0 0 0 1 0 X 1 X

1 0 1 1 0 1 X X 1

1 1 0 1 1 X 0 1 X

1 1 1 1 1 X 0 X 0

Digitales 33

0 1

00

01 1

11 x x

10 x x

x

J1

q1q2

0 1

00 x x

01 x x

11 1

10 1

x

K1

q1q2

0 1

00 1

01 x x

11 x x

10 1

x

J2

q1q2

0 1

00 x x

01 1 1

11 1

10 x x

x

K2

q1q2

Esta implementación requiere solo dos compuertas AND de dos entradas, una OR de dos entradas y una NOT, de lejos es la solución más económica.

Repetir el proceso para los flip flops SR y T

Digitales 34

122

21121

qxKxJ

qqzxKxqJ

Digitales 35

21222

21121

qqxRqxS

qqzxRxqS

21222

212111

qqxqxqxT

qqzqqxqxT

Ecuaciones SR:

Ecuaciones T:

Observar los mapas de la diapositiva 25. En cada uno de los mapas, la mitad está marcado con

condiciones irrelevantes (x) y cada 1 está en una posición que puede juntarse con una x para eliminar una variable.

Específicamente, tenemos la certeza de que J1 y K1 no dependen de q1 y que J2 y K2 no dependen de q2.

Sacamos ventaja de esta situación usando apropiadamente las ecuaciones para un JK q* = Jq’+K’q

Para q = 0, q* = J y para q = 1, q* = K’

Digitales 36

Digitales 37

0 1

0 0

0 1 1

1 1 1

1 0 1

xq1q2

q1*

0 1

0

1 1

q2

z

x 0 1

0 1

1 1

q2

z

x

J1 K’1

xKóxKxqJ 1121

Digitales 38

0 1

0 0 1

0 1

1 1 1

1 0 1

xq1q2

q2*

0 1

0 1

1 1

q1

z

x 0 1

0

1 1

q1

z

x

J2 K’2

122 qxKxJ

Digitales 39

q* z

q x = 0 x = 1 X = 0 X = 1

A B C 1 1

B A B 1 0

C B A 1 0

q q1 q2

A 1 1

B 1 0

C 0 1

Tabla de estados

Asignación de estados

Tabla de estados

Digitales 40

q*

q x = 0 x = 1 z

S1 S2 S1 0

S2 S3 S1 0

S3 S4 S1 0

S4 S4 S5 1

S5 S4 S6 1

S6 S4 S1 1

q A B C

S1 0 0 0

S2 0 0 1

S3 0 1 0

S4 0 1 1

S5 1 0 0

S6 1 0 1

Asignación de estados

Tabla de estados q A B C

S1 0 0 0

S2 1 0 1

S3 1 0 0

S4 1 1 1

S5 0 1 1

S6 0 1 0

a.

b.

La tabla b, tiene una asignación de estados que pretende reducir la lógica combinatoria, algo que se verá en temas posteriores

Digitales 41

Son sistemas secuenciales que por lo general no tiene entrada de datos, pasan por un ciclo de estados definidos mientras exista una señal de clock.

La salida por lo general son los propios estados del sistema, que son el contenido de los flip flops.

Tipos Sincrónicos

Asincrónicos

Digitales 42

Su secuencia será:

0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 0, 1, …

No es necesaria mucha técnica para este diseño.

Para este contador ya que no tiene entradas ni salidas independientes, la tabla de estados y la tabla de verdad para el diseño es la misma

Digitales 43

Digitales 44

D C B A D* C* B* A*

0 0 0 0 0 0 0 1

0 0 0 1 0 0 1 0

0 0 1 0 0 0 1 1

0 0 1 1 0 1 0 0

0 1 0 0 0 1 0 1

0 1 0 1 0 1 1 0

0 1 1 0 0 1 1 1

0 1 1 1 1 0 0 0

1 0 0 0 1 0 0 1

1 0 0 1 1 0 1 0

1 0 1 0 1 0 1 1

1 0 1 1 1 1 0 0

1 1 0 0 1 1 0 1

1 1 0 1 1 1 1 0

1 1 1 0 1 1 1 1

1 1 1 1 0 0 0 0

JD = KD = CBA JC = KC = BA JB = KB = A JA = KA = 1

Digitales 45

Digitales 46

Digitales 47

Son contadores binarios que no necesitan entrada de clock. Son construidos de la misma forma que los contadores

sincrónicos, con flip flops tipo JK, pero cada unos tiene un disparo (triger) dependiente del módulo anterior de la forma como aparece en la figura.

Digitales 48

Digitales 49

Count

A

B

Dos diferencias

1. Como la señal de Count no es necesariamente un clock, los periodos son irregulares.

2. El flip flop A cambia momentos después que cambia la señal de Count, pero la señal del flp flop B no cambia, hasta que haya cambios en la salida del flip flop A, esto se torna más significante si hay varios flip flops conectados en cascada.

Digitales 50

La gran ventaja de este tipo de contadores es su simplicidad, no hay necesidad de lógica combinatoria adicional.

La desventaja es la velocidad

Digitales 51

Diseña un contador asincrónico base 12 usando flip flops JK con disparo en rampa de bajada.

Digitales 52

EJE7

Digitales 53

A

B C

0/0

1/0

0/0

1/0

0/0

1/1

no hay 1

hay un 1

dos o más 1's

EJE8

Digitales 54

01S

02S

03S

14S

16S

15S

1

1

1

1

0

0

0

0

0

0

1

1