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8/17/2019 Contador 4 Bits

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BENEMÉRITA UNIVERSIDADAUTÓNOMA DE PUEBLA

Facultad de Ciencias de la Electrnica

Licenciatura en Electrnica

Siste!as Di"itales Secuenciales

Pr#ctica $%&C'ntad'r&

Alumnos: N'ra Este(an)a *'n+#le+ Ra!)re+

,'s- Eduard' Miranda D)a+Mi"uel P-re+ *'n+#le+

Maurici' Vel#+.ue+ D)a+

Maestro: Carl's *arc)a Lucer'

A los 8 días del mes de Octubre de 2015.


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2

Contenido

Introducción............................................3

Objetivos.................................................3

O/0eti1' "eneral2........................................3

O/0eti1's es3ec)(ic's2...................................3

Planteamiento del Problema....................!arco teórico " #stado del Arte...............

M#.uina de estad's2.....................................

$esarrollo del %istema.............................&

An'lisis de (esultados...........................10

Conclusiones.........................................11

(e)erencias............................................11

A*+ndices..............................................12

Transist'r 4N4444.....................................12

Dis3la5 de 6 se"!ent's7..............................13

Fli3 Fl'3 D..............................................1

Cdi"' i!3le!entad' en la FP*A.................15


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3

Introducción.

L's siste!as di"itales secuenciales se 1isuali+an c'n una "a!a de 3r'/le!as a res'l1er !uc8' !#s a!3lia en c'!3aracin a l's siste!as c'!/inaci'nales2

Esta 3r'3iedad de l's siste!as secuenciales se de/e a .ue est's siste!as c'nstan de d's 3artes /#sicas7 ele!ent's c'!/inaci'nales 5 ele!ent's de !e!'ria2 9 una de las!a5'res a3licaci'nes de dic8's ele!ent's de !e!'ria s'n las Ma.uinas de Estad'7est#n s'n c'n('r!adas 3'r c'!/inaci'nes de siste!as c'!/inaci'nales 5 secuenciales2

Para este cas' se utili+ar'n 4 !#.uinas de estad'7 3uest' .ue tendr)a!'s d's salidas .ue

c'!3artir)an el !is!' /us de dat's 5 estas ir)an a di(erentes dis3la5:s2Se de/e c'n'cer !u5 /ien el (unci'na!ient' de c!' reali+ar el dise;' de cada!#.uina de estad' 3ara .ue cada una dese!3e;e la (uncin .ue tu deseas2

Objetivos.

Objetivo general.

Dise;ar e i!3le!entar un c'ntad'r Ascendente


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Planteamiento del Problema.

Se tiene .ue desarr'llar un c'ntad'r de = /its Ascendenten?!er's e!itid's durante la cuenta@ se 3uedan 1isuali+ar en 4 dis3la5:s de 6 se"!ent's l's cuales c'!3arten el !is!' /us de dat's7 3ara est' sede/er# usar una !#.uina de estad's a3arte del c'ntad'r 3rinci3al 3ara deter!inar .uedis3la5 encender# en cada !'!ent'2

!arco teórico " #stado del Arte.

Máquina de estados.M#.uinas de estad' es el n'!/re c'n el .ue se c'n'cen l's !-t'd's de An#lisis 5Dise;' de Circuit's Secuenciales Sincrnic's7 s'n circuit's secuenciales .ue seencuentran c'nstituid's 3'r una eta3a c'!/inaci'nal 5 una eta3a de !e!'ria7relaci'nadas de tal ('r!a .ue c'n('r!an un siste!a secuencial 3ara al"?n 3r'3sit'es3ecial2 L's re"istr's 5 c'ntad'res c'n entradas asincrnicas s'n e0e!3l's de este ti3'de siste!as secuenciales2

MÁQUINA DE ESTADO DE MEALY

En esta !#.uina de estad's las salidas se encuentran deter!inadas 3'r el estad' intern'

del siste!a 5 3'r las entradas n' sincr'ni+adas c'n el circuit'2 El dia"ra!a de /l'.uesre3resentati1' de esta !#.uina se !uestra en la (i"ura2 D'nde se '/ser1a .ue las salidasdel siste!a s'n tant' sincrnicas c'!' asincrnicas2

MÁQUINA DE ESTADO DE MOOE

Las salidas s'l' de3enden del estad' intern' 5 de cual.uier entrada sincr'ni+ada c'n elcircuit'7 c'!' se '/ser1a en la (i"ura7 d'nde las salidas del siste!a s'n ?nica!entesincrnicas2 Un e0e!3l' de este ti3' de !#.uinas de estad' s'n l's c'ntad'res2


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5

Dia!ramas de Estado

Un dia"ra!a de estad's es una re3resentacin "r#(ica .ue indica la secuencia de l'sestad's .ue se 3resentan en un circuit' secuencial7 teniend' en cuenta las entradas 5salidas2 El dia"ra!a se ('r!a c'n c)rcul's 5 l)neas2 L's c)rcul's re3resentan l's estad'sdel circuit' secuencial de ell's c'ntiene un n?!er' .ue identi(ica su estad'2

Las l)neas indican las transici'nes entre estad's 5 se !arcan c'n d's n?!er's se3arad's 3'r un >


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,

Un !a3a de arnau"8 es una re3resentacin "r#(ica de una (uncin l"ica a 3artir deuna ta/la de 1erdad2 El n?!er' de celdas del !a3a es i"ual al n?!er' de c'!/inaci'nes.ue se 3ueden '/tener c'n las 1aria/les de entrada2 L's !a3as se 3ueden utili+ar 3ara 47$7 = 5 1aria/les2

E&ua&iones de estado.

Una ecuacin de estad' >ta!/i-n lla!ada ecuacin de transicin@ es3eci(ica el si"uienteestad' en (uncin del estad' actual 5 las entradas2 Una ecuacin de estad's es unae3resin al"e/raica .ue es3eci(ica la c'ndicin 3ara una transicin de estad' de un(li3(l'32

Dise'o( máquina de estado.

Es la i!3le!entacin de las ecuaci'nes de estad's en es.ue!#tic' si!/lic'2


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&

$esarrollo del %istema.

2 Pri!er' se 1isuali+ .ue 3ara esta 3r#ctica se necesitar)an 4 !#.uinas de estad' las

cuales se dise;ar)an 3'r se3arad'7 una !#.uina de estad' 3ara el c'ntad'r 5 'tra 3arade(inir la 1el'cidad c'n la .ue l's dis3la5:s encender)an 5 a3a"ar)an2

42 Se dise; un dia"ra!a es.ue!#tic' en el cual se re3resentan el circuit' c'!3let'c'nsiderand' las 4 !#.uinas de estad' inde3endientes7 '/1ia!ente 3ara cada !#.uinade estad' se utili+ un re"istr' di(erente l' cual caus' .ue n' estu1ieran sincr'ni+adas2

Ilustración 1. Esquema del contador general.

$2 Una 1e+ teniend' 1isuali+ad' eacta!ente .u- se n's 3ed)a7 se c'!en+ c'n el

dise;' de cada !#.uina de estad' indi1idual!ente7 es decir la !#.uina de estad's 3arael c'ntad'r de 2 se"und's 5 el c'ntad'r de !ilise"und's2 Para reali+ar est' sesi"uen l's 3as's indicad's en el !arc' teric'7 3ri!er' se reali+a un dia"ra!a deestad's7 lue"' una ta/la de estad's7 5 t'd's l's 3as's si"uientes2


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8

a@ Dise;' del c'ntad'r de 2 se"und's2

Dia"ra!a de estad's

-abla de estados


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!a*as de /arnau

#n este caso se realiaron ma*as *ara cada variable de entrada esto es

desde 40 asta 43

#cuaciones de estado

/@ Dise;' del c'ntad'r de !ilise"und's


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10

Dia"ra!a de estad's

Para este e0e!3l' se c'nsider '/s'let' reali+ar una ta/la de estad's7 se n't .ue era 3'si/le 3asar direct' al !a3a de arnau"82

Ma3a de arnau"8

Ecuaci'nes de estad'

S'/ra decir .ue 3ara nin"una de nuestras !#.uinas de estad' se reali+ el dise;' c'nes.ue!as si!/lic's 5a .ue carec)an de rele1ancia 3ara la i!3le!entacin en VGDL2

=2 Una 1e+ teniend' t'd' el dise;' de las d's !#.uinas de estad'7 reali+ar la 3r'"ra!acin en VGDL result' su!a!ente sencill' 5a .ue l' ?nic' .ue se tu1' .ue8acer (ue intr'ducir nuestras ecuaci'nes de estad' en len"ua0e VGDL 5 selecci'nar l'scas's 3ara la salida de cada dis3la52

2 Para c'!3le!entar el (unci'na!ient' de la se"unda !#.uina de estad' >!ilise"und's@ se utili+ar'n 4 transist'res l's cuales a/r)an la salida 3ara cada dis3la57esta salida era re"ulada 3'r nuestr' se"und' c'ntad'r2

An'lisis de (esultados.El dise;' de nuestr' siste!a a tra1-s de !#.uinas de estad' n's 3er!iti dise;ar unc'ntad'r de cuatr' /its 5 c'ntr'larl' de !anera ascendente ' descendente ade!#s deincluir un Reset .ue iniciali+a/a la cuenta nue1a!ente7 !'strand' l's resultad's en d'sdis3la5:s de 6 se"!ent's c'nectad's a tra1-s de un /us2

Est' si"ni(ica .ue tant' las ecuaci'nes '/tenidas en el dise;' de a!/'s c'ntad'res7 as)c'!' la i!3le!entacin c'rrecta de las salidas7 8icier'n 3'si/le el (unci'na!ient'

adecuad' del siste!a7 3'r l' cual el c'ntad'r '3era/a de acuerd' a l's resultad'ses3erad's2


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11

Conclusiones.L's '/0eti1's 3rinci3ales de nuestras !a.uinas (uer'n cu!3lid's7 l'"r' sincr'ni+arse el(unci'na!ient' de cada !#.uina de estad' 3ara cu!3lir c'n la es3eci(icacin de .ue

l's dis3la5:s .ue n's ser1ir)an 3ara 1isuali+ar l's estad's del c'ntad'r c'!3artieran el!is!' /us de dat's2

(e)erencias.

Intr'duccin a la Pr'"ra!acin en VGDL2Marc's S#nc8e+ Éle+2Facultad de In('r!#tica2Uni1ersidad C'!3lutense de Madrid2

CircuitDesi"nHit8 VGDL2V'lnei A2 Pedr'ni

MIT Press4=


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12

A*+ndices.

Transistor 2N2222


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13

Display de 7 segmentos,


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1

Flip Flop D


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15

Cdigo implementado en la F!"#

li/rar5 IEEEuse IEEE2STDJLO*ICJK=2ALL

entit5c'di"' is P'rt > AD % in STDJLO*ICR % in STDJLO*IC % in STDJLO*ICJVECTOR >$ d'Hnt' @

C % in STDJLO*IC

D % 'ut STDJLO*ICJVECTOR >$ d'Hnt' @Dis3la5 % 'ut STDJLO*ICJVECTOR >K d'Hnt' @

B % 'ut STDJLO*ICB % 'ut STDJLO*IC@

endc'di"'

arc8itecture Be8a1i'ral '( c'di"' is

si"nal Dis% stdJl'"icJ1ect'r>K d'Hnt' @si"nal Dis% stdJl'"icJ1ect'r>K d'Hnt' @

/e"in

D>@ >n't >@@ and >n't R@D>@ >n't R@ and >AD n'r >>@ 'r >@@@D>4@ >>n't R@ and >n't AD@ and >>>4@ and >@@ 'r >>4@ and >@@ 'r >>n't >4@@and >n't >@@ and >n't >@@@@@ 'r >>n't R@ and AD and >>>4@ and >n't >@@@ 'r >>4@and >n't >@@@ 'r >>n't >4@@ and >@ and >@@@@D>$@ >>n't R@ and >n't AD@ and >>>$@ and >@@ 'r >>$@ and >@@ 'r >>n't >@@and >n't >@@ and >>$@ n'r >4@@@@@ 'r >>n't R@ and AD and >>>$@ and >n't >@@@ 'r >>$@ and >n't >@@@ 'r >>@ and >@ and >>$@ 'r >4@@@@@


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1,

Hit8 selectDis && H8en && 7

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B n't CB C

3r'cess >C7 Dis7 Dis@ /e"ini( C :: t8en

Dis3la5 Dis

elseDis3la5 Dis

end i(end3r'cess

endBe8a1i'ral

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