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86.03/66.25 - Dispositivos Semiconductores Clase 17-1
Clase 17 - El transistor de efecto de campo dejunturaJFET
Contenido:
1. Estructura del JFET
2. Caracterısticas electricas del JFET
3. Expresiones de control de corriente
4. Modelo de pequena senal
Lectura recomendada:Muller-Kamins Cap 4.5Gray-Meyer (3rd ed.) Cap. 1.5 y 1.6
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1. Estructura de un JFET
Resistencia de un canal de Si de longitud L, ancho W ,espesor xw y resistividad ρ
R =ρL
Area=
ρL
xwW
Si logramos modular el area haciendo menos alto el canal(reduciendo xw), podremos modular su resistencia.
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Se puede proponer la siguiente estructura para implemen-tar la idea anterior:
Donde las zonas desiertas de las junturas PN en inversamodulan el espesor xw del canal de silicio tipo n.
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Con algunas modificaciones se obtiene un dispositivo. Sedeben agregar difusiones a ambos lados y los contactoselectricos que se llaman Drain, Source y Gate:
Si se aplica una tension VDS pequena, se puede calcularla corriente del canal (entrante al Drain) como:
ID =VDSR
=
(W
L
)(qµnNdxw)VDS
xw = t− xd
Pero
xd =
√2εSiqND
(φB − VG)
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Reemplazando:
ID =W
LqµnNdt
(1 −
√2εSiqNdt2
(φB − VG)
)VDS
Donde se puede definir la conductancia sin tension apli-cada G0
ID = G0
(1 −
√2εSiqNdt2
(φB − VG)
)VDS
G0 =W
LqµnNdt
Para tensiones pequenas de VDS el JFET se comportacomo una resistencia cuya resistividad esta controlada porVG.
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2. Modo no lineal y saturacion de ID
Si VDS no es pequena, ID crece, y el potencial a lo largodel canal no sera constante y xw = f (y):
La caıda de tension en cada lugar del canal sera:
dφ = IDdR =IDdy
WqµnNd(t− xd(y))
Luego:
xd(y) =
√2εSiqNd
(φB − VGS + φ(y))
Donde hemos asumido que la tension de Gate se referenciaal terminal de Source.
Reemplazando xd e integrando queda:
ID = G0
(VDS −
2
3
(2εSiqNdt2
)1/2 [(φB − VGS + VDS)3/2 − (φB − VGS)3/2
])
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Por otro lado, si la caıda de tension es lo suficientementegrande, puede ser que en y = L se alcance xw = 0, esdecir:
Lo cual puede expresarse matematicamente como:
xd(y = L) = t√2εSiqNd
(φB − VGS + VDS) = t
En esta situacion diremos que VDS = VDS(sat), luego:
VDS(sat) =qNdt
2
2εSi− (φB − VGS)
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Debido al pinch-off del canal, la corriente de Drain satura.Reemplazando VDS(sat) en la expresion de la corrienteobtenemos:
ID(sat) = G0
qNdt2
6εSi− (φB − VGS)(1 − 2
3
√2εSi(φB − VGS)
qNdt2)
Por otro lado si la magnitud de VGS es suficientementegrande la SCR se extiende a lo largo de todo el alto delcanal (xd = t para todo y) y la corriente se anula. Estoocurre cuando:
VGS = VP = φB − qNdt2
2εSi
VP : es la tension umbral. Por lo tanto para que hayaconduccion debe cumplirse que
VP < VGS < 0
Luego se observa que
VDS(sat) = VGS − VP > 0
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3. Expresion simplificada de la corriente delcanalEn la practica se utilizan expresiones simplificadas para lacorriente de Drain. Linealizando en polinomio de Tayloren orden 2 alrededor de VGS = VP , se llega al siguienteconjunto de de ecuaciones:
• En saturacion con VP < VGS < 0 y VDS > VGS−VP :
ID = IDss (1 − VGS/VP )2
• En triodo con VP < VGS < 0 y VDS < VGS − VP :
ID = IDss(2(1 − VGS/VP )(−VDS/VP ) − (VDS/VP )2
)ID =
2IDssV 2P
(VGS − VP − VDS
2
)VDS
Donde
IDss =G0V
2P
4(φB − VP )=
1
2µεSit
W
LV 2P
Considerando el Efecto de Modulacion del Largo del Canal:
ID = IDss (1 − VGS/VP )2 (1 + λ(VDS − VDSsat))
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Curvas caracterısticas para un JFET canal n:
La tension VP es negativa. En conduccion VP < VGS < 0por lo tanto VDS(sat) = VGS − VP > 0.
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SımbolosLa convencion para los nombres de los terminales es igualque para el MOSFET.
• Canal n: el Drain esta a mayor potencial que el Source.
• Canal p: el Drain esta a menor potencial que el Source.
Ademas la tension de polarizacion debe asegurar que lajuntura de Gate este en inversa en todo momento.
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4. Modelo de pequena senalEl modelo de pequena senal del JFET es util en regimende saturacion.
Transconductancia:
gm =dIDdVGS
gm = −2IDssVP
(1 − VGSVP
)
Resistencia de salida:
r−1o =
dIDdVDS
= λIDss(1 −VGSVP
)2
luego considerando la expresion de ID, puede escribirse:
ro = (λID)−1
Efectos capacitivos:Las capacidades presentes en el JFET son debido a lasjunturas PN polarizadas en inversa y pueden modelizarsecon las siguientes expresiones:
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Cgs =Cgso
(1 + VGSφ0
)1/3
Cgd =Cgdo
(1 + VGDφ0
)1/3
En caso de los dispositivos fabricados con tecnologıa pla-nar (para integracion monolıtica) existe ademas una ca-pacidad entre el gate y el sustrato:
Cgss =Cgsso
(1 + VGSSφ0
)1/2
Circuito equivalente de pequena senal