circuitos digitales i pld - segundo semestre de...

Circuitos Secuenciales Máquinas de Estado

Por:

Carlos A. Fajardo

[email protected]

¿Qué hemos visto?

Sistemas Digitales Profesor: Carlos Fajardo 2

Estructura de un circuito secuencial síncrono


Lógica del estado

Siguiente

D Q

Lógica de Salida

Registro

Q_bus D_bus

clk

Entrada

externa

Contador Binario Ascendente


+1

D Q

Reg

istr

o

Q_bus D_bus

clk

Salida

Reset

Reset

Registros de desplazamiento


Desplaza

1 - bit

D Q

Lógica de Salida

Registro

Q_bus D_bus

clk

Entrada

serie

Q(0)

Finite State Machine (FSM)

Maquina de estados finitos


Máquina de estados finitos

• Circuitos secuenciales regulares: La lógica del estado siguiente tiene un patrón definido (un contador , desplazar un bit)

– Contadores

– Registros.

• Máquina de estados finitos: La lógica del estado siguiente NO tiene un patrón definido.


Generalidades de las FSM

• Son circuitos síncronos.

• El circuito va cambiando de estado con cada flanco de reloj.

• El estado siguiente está determinado por la lógica del estado siguiente.


Clasificación según las salidas


Lógica del estado

Siguiente

D Q

Lógica de Salida Mealy

Registro

Q_bus D_bus

clk

Entrada

externa

Lógica de Salida Moore Salida

Moore

Salida

Mealy

Clasificación según las salidas


Lógica del estado

Siguiente

D Q

Lógica de Salida Mealy

Registro

Q_bus D_bus

clk

Entrada

externa


Moore

Salida

Mealy X

Nuestro Enfoque: Salidas tipo Moore


Lógica del estado

Siguiente

D Q

Registro

Q_bus D_bus

clk

Entrada

externa


Moore

FSM

Diagrama de Estados


Diagrama de Estados Contados Ascente/Descendente


S0 Y=00

S1 Y=01

S2 Y=10

S3 Y=11

aa

a

a

a

a

a

a

a / y entradas / salidas

Diagrama de Estados Contados Ascente/Descendente


S0 Y=00

S1 Y=01

S2 Y=10

S3 Y=11

aa

a

a

a

a

a

a

• Cada circulo representa

un estado de la FSM.

• Cada estado tiene un

nombre único

• Un arco representa la

condición de salto de un

estado a otro estado.

• Cada arco tiene una

condición lógica para que

se dé el salto.

• Ocurre un salto cuando

la condición es 1.

a / y

Cómo se implementa una FSM


Implementación de una FSM


S0

y=0

S1

y=0

S2

y=1

a

a


a

a



S0 00

y=0

S1 01

y=1

S2 10

y=1

a

a


a

a



D Q

Registro

00 00

a

y Lógica del

Estado

Siguiente

Lógica de

Salida 2 2

0

clk

reset

Simulación


D Q

Registro

00 01

a

y Lógica del

Estado

Siguiente

Lógica de

Salida 2 2

1

clk

reset

Simulación


D Q

Registro

01 01

a

y Lógica del

Estado

Siguiente

Lógica de

Salida 2 2

1

clk

reset

Simulación


D Q

Registro

01 10

a

y Lógica del

Estado

Siguiente

Lógica de

Salida 2 2

0

clk

reset

Simulación


D Q

Registro

10 10

a

y Lógica del

Estado

Siguiente

Lógica de

Salida 2 2

0

clk

reset


D Q

Registro

10 00

a

y Lógica del

Estado

Siguiente

Lógica de

Salida 2 2

0

clk

reset

Simulación


D Q

Registro

00 00

a

y Lógica del

Estado

Siguiente

Lógica de

Salida 2 2

0

clk

reset

Tabla de estados


a Q1 Q0 D1 D0

0 0 0

0 0 1

0 1 0

0 1 1

1 0 0

1 0 1

1 1 0

1 1 1

Lógica del estado

Siguiente

Tabla de estados


a Q1 Q0 D1 D0

0 0 0 0 0

0 0 1

0 1 0

0 1 1

1 0 0

1 0 1

1 1 0

1 1 1

Lógica del estado

Siguiente

Tabla de estados


a Q1 Q0 D1 D0

0 0 0 0 0

0 0 1 1 0

0 1 0 0 0

0 1 1

1 0 0

1 0 1

1 1 0

1 1 1

Tabla de estados


a Q1 Q0 D1 D0

0 0 0 0 0

0 0 1 1 0

0 1 0 0 0

0 1 1 x x

1 0 0

1 0 1

1 1 0

1 1 1

Lógica del estado

Siguiente

Tabla de estados


a Q1 Q0 D1 D0

0 0 0 0 0

0 0 1 1 0

0 1 0 0 0

0 1 1 x x

1 0 0 0 1

1 0 1 0 1

1 1 0 0 0

1 1 1 x x

Lógica del estado

Siguiente

Lógica de Salida


a Q1 Q0 D1 D0

0 0 0 0 0

0 0 1 1 0

0 1 0 0 0

0 1 1 x x

1 0 0 0 1

1 0 1 0 1

1 1 0 0 0

1 1 1 x x

Utilizando Mapas de Karnaught

𝐷1 = 𝑎 ∙ 𝑄0

𝐷0 = 𝑎 ∙ 𝑄1

Tabla de estados


Q1 Q0 y

0 0 0

0 1 1

1 0 1

1 1 x

Lógica de

salida

Tabla de estados


Q1 Q0 y

0 0 0

0 1 1

1 0 1

1 1 x

Lógica de

salida

Utilizando Mapas de Karnaught

y = 𝑄1 𝑜𝑟 𝑄2



D Q

Registro

y 2 2

a

clk

reset

Descripción en VHDL Opción 1 – No se utiliza


Descripción en VHDL Opción 2 – Si se utiliza

• La lógica del estado siguiente se hace con un case

• La lógica de salida se hace con un with-select


Ejercicio 1: Puerta TIA Adaptado de: http://www.dea.icai.upcomillas.es/daniel/


http://www.dea.icai.upcomillas.es/daniel/

Puerta TIA


Puerta TIA El profesor Bacterio le ha pedido ayuda para que le diseñe el circuito de

control de la nueva puerta secreta que se va a instalar en el cuartel general de la T.I.A. La puerta secreta ha sido convenientemente disimulada en un cartel publicitario de un conocido fabricante de puertas, tal como se muestra en la figura siguiente:

La puerta secreta está diseñada para ser usada única y exclusivamente por la pareja de superagentes más famosa de la agencia: Mortadelo y Filemón. Para ello se han colocado dos sensores a ambos lados de la puerta justo a la altura de la cabeza de cada uno de los dos agentes, representados en la figura mediante Sm y Sf.


El funcionamiento de la puerta • Para activar el mecanismo Mortadelo y Filemón han de colocarse a ambos

lados de la puerta, justo delante de su sensor correspondiente. Cuando el sistema detecte esta situación se encenderá una luz que se ha disimulado justo detrás de las letras “E” del cartel.

• A continuación Filemón tendrá que colocarse delante de la puerta para que el sensor Sf deje de detectarlo. Para confirmar este paso el circuito apagará la letra “E”.

• Cuando Mortadelo vea que se ha apagado la luz se pondrá también delante de la puerta para que el sensor Sm deje de detectarlo.

• El circuito entonces activará una señal para abrir la puerta, esta señal sólo deben durar un ciclo de reloj.


El funcionamiento de la puerta

• Una vez iniciada la secuencia, si en algún paso se realiza una acción equivocada, como por ejemplo que sea Mortadelo en lugar de Filemón el primero en ponerse delante de la puerta, se activará una alarma para alertar a todos los agentes de la T.I.A. de un posible intento de asalto a su sede. Dicha alarma seguirá activa hasta que se vuelva a inicializar el circuito con la señal de reset.

Para tener en cuenta: • Los sensores Sm y Sf dan un 1 cuando detectan una

persona enfrente de ellos y un 0 en caso contrario. • El sistema cuenta con un reloj de 50MHz.


Diagrama de Estados


ESPERA

000

100

000

010

SfSm

Sm, Sf / E, P , A SfSm

SfSm

SfSm

Encender_E

Apagar_E

Abrir_P

SfSm

001

Alarma

SfSm

SmSf

reset

Tarea:

Hacer la descripción en VHDL – Opción 2


fin Profesor: Carlos Fajardo Sistemas Digitales 51

circuitos digitales i pld - segundo semestre de...

Documents