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Sample and Hold diferencial balanceado ______________________________________________________________________

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CAPÍTULO 1

INTRODUCCIÓN

1.1.- Motivaciones La principal razón para la cual se crearon los sample and holds (S&H) fue para

conseguir llegar a la digitalización de señales. Muchas de las magnitudes físicas que sirven para representar los fenómenos

de la naturaleza son analógicas, por ejemplo la voz, la música y las imágenes, para procesarlas mediante el ordenador que maneja señales digitales, es precisa la conversión de las señales analógicas en digitales.

Los procesos básicos en la digitalización de señales son el filtrado para limitar

la señal en banda (espectro finito), el muestreo y retención de la señal a través del circuito correspondiente a mas de dos veces la frecuencia máxima y cuantificación y codificación mediante un convertidor analógico-digital con un tiempo de adquisición inferior al tiempo de retención y con la resolución en número de bits adecuada de acuerdo con la precisión que necesitemos. Tanto el muestreador como el conversor serán controlados por el circuito de temporización (o control) que generan la señal muestreadora y las temporizaciones para generar la palabra código correspondiente a cada muestra, e inicio y finalización de la conversión.

El tipo más usual de cuantización es la cuantización uniforme, en el que los

niveles son todos iguales. La mayoría usan un número de niveles que es una potencia de 2. Si L=2B, cada uno de los niveles es codificado a un número binario de B bits.

Debemos añadir que la cuantización (o el truncamiento en operaciones

matemáticas en un microprocesador) puede producir problemas serios en el diseño de filtros digitales, hasta el punto (en casos graves) de convertir filtros estables en inestables.


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1.2.- Objetivos El desarrollo de este proyecto se va a basar en la realización de un sample and

hold que posteriormente tendrá su uso en un convertidor. Para ello vamos a utilizar como herramienta de trabajo el Cadence Design Environment.

El Cadence es un entorno de automatización de diseño electrónico (EDA) que

permita integrar en el mismo marco diferentes aplicaciones y herramientas, permitiendo el soporte de todas las fases del diseño IC y verificación en un único marco. Estas herramientas son completamente generales y pueden soportar diferentes tecnologías de fabricación.

La dificultad principal del proyecto que vamos a llevar a cabo reside en que

hay muy poca documentación disponible que explique como se diseña un sample and hold. Existe cierto secretismo por parte de las empresas que prefieren no publicar los diseños que tienen desarrollados para su propio uso. Llegar a conseguir un muestreador con elevadas prestaciones puede suponer colocarte por delante de tus competidores ya que la necesidad de digitalizar las señales es una realidad insalvable. Por todo esto nos hemos marcado como objetivo llegar a conseguir la mayor frecuencia posible en el muestreo con un error aceptable. Hemos ido dando pequeños pasos desde montajes simples hasta alcanzar uno más complejo que cumpliera con nuestras necesidades.

1.3.- Introducción a los S&Hs Es importante mencionar que los circuitos sample and holds son también

nombrados como circuitos track and holds. Normalmente, estos dos términos son sinónimos excepto para unos cuantos circuitos de muestreo y retención con capacidades conmutadas que no tienen una fase donde la señal de salida sigue a la señal de entrada.

Los circuitos de muestreo y retención son componentes necesarios en muchos

sistemas de adquisición de datos tales como los convertidores analógicos digitales. En muchos casos, el uso de un muetreador y retenedor (en la parte delantera de un convertidor de datos) puede minimizar significativamente errores debidos a una pequeña diferencia en el retraso de tiempos en las operaciones internas de los convertidores.

Antes de empezar a discutir los principios básicos de un circuito de muestreo y

retención, es necesario mencionar algunos parámetros usados su caracterización. 1. El primero de estos parámetros es el pedestal de muestreo o el paso de

mantenimiento. Esto es un error que ocurre cada vez que el sample and hold


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cambia del modo de muestreo al modo de retención. Durante este cambio, hay siempre un pequeño error en el voltaje que se esta manteniendo que lo hace diferente del voltaje de entrada en el momento del muestreo. Obviamente, este error debería ser tan pequeño como fuese posible. Quizás lo más importante sea que este error debería ser independiente de la señal. Por otro lado podría introducir una distorsión no lineal.

2. Otro parámetro es la medida de cómo de aislada esta la señal muestreada

con respecto a la señal de entrada durante el modo de retención. Idealmente, el voltaje de salida no estaría afectado por los cambios en la tensión de entrada. En realidad, hay siempre alguna señal FEEDTHROUGH, usualmente a través del acoplamiento de capacidades parásitas desde la entrada a la salida. En los sample and holds bien diseñados, esta señal FEEDTHROUGH puede ser minimizada en su mayor parte.

3. Un tercer parámetro importante es la velocidad a la cual el sample and hold

puede seguir a la señal de entrada, cuando estemos en el modo de muestreo. En este modo, el sample and hold tendrá limitaciones tanto en pequeña señal como en gran señal debido a su ancho de banda de –3dB y su finito slew rate, respectivamente. Tanto el ancho de banda de –3dB y el slew rate deberían ser maximizados para las operaciones a alta velocidad.

4. Otra limitación (que es poco importante en diseños de alta velocidad) es el

“droop rate” en el modo de retención. Este error es un cambio lento en la tensión de salida, cuando estamos en el modo de retención, causado por efectos tales como fugas de corrientes debidas a la corriente finita de base de los transistores bipolares y uniones inversamente polarizadas. En la mayoría de los diseños CMOS, este “droop rate” es lo suficientemente pequeño como para ser ignorado.

5. La quinta limitación es la “aperture jitter” o “aperture uncertainty”. Este

error es el resultado del cambio del tiempo de muestreo efectivo de una instancia de muestreo al siguiente y se hace más pronunciado para señales de alta velocidad. Especialmente, cuando señales de alta velocidad están siendo muestreadas, la señal de entrada cambia rápidamente, resultando pequeñas cantidades de aperturas inciertas que causan que el voltaje mantenido sea significativamente diferente del voltaje mantenido ideal.

Otros parámetros que actúan son también importantes cuando realizamos

sample and holds. Estos incluyen parámetros tales como rango dinámico, linealidad, ganancia y error de offset. A continuación veremos algunos ejemplos de diseños donde estos errores pueden ser minimizados.

1.4.- Testeo de S&Hs Un popular método de testeo de los sample and holds consiste en utilizar el

reloj del sample and hold a su máxima frecuencia y aplicar una entrada sinusoidal a


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una frecuencia ligeramente diferente a la del reloj. La salida de este sistema es demodulada a baja frecuencia igual a la diferencia entre la frecuencia de la señal de reloj y la señal de entrada. Esta señal de baja frecuencia es caracterizada usando un analizador de espectro o digitalizándola usando un convertidor analógico/digital de alta precisión funcionando con un reloj a la frecuencia diferencia y luego analizado usando un ordenador.

Si usamos un ordenador para el análisis, la señal debería ajustarse a una curva

sinusoidal a la frecuencia diferencia. 1.5.- S&Hs básicos - Montaje 1. Quizás el sample and hold mas básico que se puede realizar con tecnología

CMOS es el del dibujo 1.1. Cuando phi esta a nivel alto, V’ sigue a Vin. Cuando phi esta bajo, V’ permanecerá idealmente constante a partir de entonces, manteniendo un valor igual a Vin desde el momento que phi baja de nivel. Desafortunadamente, V’ ira siendo cada vez mas negativa debido al canal de carga del transistor que hace de interruptor. Cuando el transistor se corta, su canal de carga tiene que fluir desde su puerta hasta sus uniones.

Dibujo 1.1

En la grafica 1.1 vemos como la señal de salida es capaz de seguir a la entrada gracias a que la frecuencia del pulso generador es 100 veces mayor.


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En la grafica 1.2 aumentamos hasta 10MHz la frecuencia de la entrada que

conllevará un retraso de la salida ya que no podrá ir tan rápido.

Grafica 1.1 Grafica 1.2

- Montaje 2. El segundo montaje (dibujo 1.2) es igual al anterior cambiando el transistor

por una puerta de transmisión CMOS con el objetivo de minimizar la dependencia con la señal de entrada durante el paso de hold. Esta solución en la realidad presenta varios problemas como son que las señales de reloj que llegan no son exactamente complementarias y que los tamaños de los canales del PMOS y del NMOS no son idénticos para conseguir cancelar la inyección de carga. También tenemos que si Vin es cercano a Vdd la carga del canal del PMOS es más grande que la proveniente del NMOS a causa de que la tensión efectiva puerta fuente resultante en el paso de retención positivo es más grande. Lo contrario ocurre cuando la señal de entrada es cercana a la tierra (o fuente negativa).


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Dibujo 1.2

- Montaje 3. Para minimizar el problema de clock-feedthrough durante la retención se

utiliza un interruptor ‘dummy’ que tiene la mitad de ancho que el primer transistor, dibujo 1.3, y si el reloj es rápido, entonces la carga se cancelará. Si hacemos que este ancho aumente se producirán glitches de carga durante el hold. En la práctica, es casi imposible hacer que los cambios en la señal de reloj sean suficientemente rápidos y es por ello que la relación ideal sea exactamente la mitad. Esta técnica puede minimizar los errores de la fase hold en aproximadamente la quinta parte de los que tendríamos si no la utilizáramos. También seria necesario hacer que el reloj del dummy cambie ligeramente después que el del primer MOS. Con este pequeño desfase conseguimos garantizar que la carga cancelada del dummy no se escape a través del primero cuando esta todavía encendido.


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Dibujo 1.3 El problema que nos aparece es el sampling jitter que se produce porque los

muestreos se llevan a cabo a destiempo, es decir, debido a la pendiente finita del reloj el muestreo se produce antes o después de que este pase por su nivel intermedio. En la grafica 1.3 utilizamos una entrada de frecuencia media en la que la salida la sigue bien pero aparecen muy marcados estos sampling jitter. En la grafica 1.4 hemos usado un reloj mas rápido para poder meter alta frecuencia en la entrada y apreciamos como la salida no es capaz de seguirla y se retrasa.


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- Montaje 4. Un sample and hold mas elaborado se consigue añadiendo un opamp en el

bucle de realimentación, ver dibujo 1.4. Cuando el reloj esta a nivel alto, la respuesta del circuito completo es similar a la de una opamp en configuración de ganancia unidad realimentado. Cuando el reloj esta a nivel bajo la tensión de entrada durante ese tiempo es almacenada en el condensador, similar a un S&H simple. Incluyendo un opamp en el lazo de realimentación, la impedancia de entrada del S&H es substancialmente incrementada. Otra ventaja de esta configuración es que aunque el buffer de ganancia unidad de salida tuviera un offset, el error de dc debido a este buffer será dividido por la ganancia del opamp de entrada.

La desventaja que se muestra con esta configuración es que la velocidad de

operación puede ser seriamente degradada debido a la necesidad de garantizar que el bucle sea estable cuando esta cerrado. Otra razón que provoca la disminución de la velocidad es que cuando estamos en el modo hold, el opamp está en bucle abierto, resultando a su salida la casi saturación en una de las fuentes de alimentación de tensión.


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Dibujo 1.4

En la gráfica 1.6 vemos como la señal de salida empeora considerablemente con el aumento de la velocidad de la entrada. Como utilizamos un buffer ideal (fuente dependiente de ganancia unidad) y también un opamp ideal no vemos el efecto que produciría el offset, pero si descubrimos que es necesaria una alta ganancia del opamp para que funcione correctamente.


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- Montaje 5. El montaje anterior se necesitaba un tiempo para que la tensión de salida del

opamp volviera a su valor de bucle cerrado justo en el momento en el que cambiaba de hold a muestrear. Este tiempo puede ser altamente disminuido añadiendo dos transistores mas según se muestra en el dibujo 1.5. Durante el modo hold, el switch Q2 mantiene la salida del primer opamp cercana a la tensión que necesitará al pasar al modo de seguimiento. Esta configuración muestra errores debido a la inyección de carga del switch Q1, similar a lo visto en el montaje 1. Los errores debidos a la pendiente de subida y bajada finita de reloj son también parecidos.


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Dibujo 1.5 - Montaje 6. En el dibujo 1.6 se presenta un sustancial cambio ya que el condensador de

mantenimiento de señal no esta conectado a tierra directamente sino que esta realimentando negativamente el segundo OPAMP. Con esto conseguiremos que al pasar a modo hold la inyección de carga cause un dc offset en la salida pero conseguiremos que sea independiente de la señal, es decir, no tendremos distorsión. Otra ventaja es la de incluir un transistor a tierra en la salida del primer OPAMP que consigue que la tensión de salida de este permanezca cercana a aquella que tendrá que valer cuando se vuelva al modo de track. Así conseguimos mejorar la transición del S&H en su retorno al modo track. Este transistor también minimiza significativamente la señal de feedthrough cuando el S&H esta en el modo hold llevando a tierra el camino de la señal

Por el contrario, nos encontramos que su peor inconveniente es que puede

perder algo de velocidad debido a la necesidad de garantizar la estabilidad en el modo track. Esta limitación se empeora desde el momento en el que tenemos dos opamps en el bucle cerrado.

En cuanto a la ganancia tenemos que decir que es necesario que el primero

cuanta mas tenga mas se reduce el offset y el segundo no la puede tener elevada si no queremos desestabilizar el sistema.


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Dibujo 1.6

Vemos como las graficas nos muestran ese problema en la velocidad de respuesta. Ni en la grafica 1.7 que tenemos frecuencias del orden del KHz se puede alcanzar la salida.



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- Montaje 7. Mejoramos el montaje anterior añadiendo un condensador (C’hld), véase dibujo

1.7, del mismo valor que Chld en la entrada positiva del segundo OPAMP para que el modo común compense la inyección de carga de los dos condensadores.

La mayor limitación de esta aproximación son los efectos de segundo orden

causados por un desmacheo en los niveles de impedancia a la izquierda de Q1 y debajo de Q2. Estos errores pueden ser corregidos añadiendo una pequeña capacidad (entre 0.5pF y 1pF) justo entre cada nodo y tierra (C extra). Estas capacidades ayudarán a mantener estos nodos a una tensión constante mientras los relojes se ponen a cero, asumiendo que las señales de reloj son rápidas.

Dibujo 1.7 Hemos hecho el montaje con operacionales reales de un polo y de ahí las

limitaciones que aparecen a la salida para altas frecuencias, ver gráfica 1.10. Con las simulaciones vemos como aumentando la ganancia del segundo

opamp la salida sigue mejor a la entrada. Con el aumento de la ganancia del primer amplificador se reduce el offset.


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Grafica 1.9 Grafica 1.10 1.6.- Circuitos S&Hs CMOS Desafortunadamente, la elección optima de un circuito sample and hold es

altamente dependiente de los requerimientos de la aplicación y de la tecnología disponible. Es por ello que averiguar cual seria el mejor montaje no es trivial.

Tenemos que añadir que algunos de estos circuitos también podrían realizarse

en tecnologías BiCMOS, donde la ventaja de la velocidad podría ser obtenida incrementando la frecuencia de los opamps de ganancia unidad utilizados. Para incluso obtener algo más de velocidad, los circuitos BiCMOS pueden usarse con un puente diodo bipolar.

- Montaje 1. En el dibujo 1.8 tenemos una configuración que intenta operar a altas

velocidades, asumiendo un opamp de alta velocidad capaz de conducir cargas resistivas. Desafortunadamente, en CMOS es difícil de conseguir tales amplificadores. Además, no solo limitaría en velocidad el buffer de salida sino que además podría también hacerlo el rango de señal.

Durante el modo track actúa como un inversor paso de baja con una frecuencia

de polo a –3dB dada por ω = 1/(R*C). Cuando Q1 se apaga la salida se mantiene constante. Desde que la uniones de Q1 están siempre muy cercanas a voltajes


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cercanos a tierra, el clock feedthrough será independiente de la señal. La pendiente finita de subida y bajada del reloj tampoco hace que el tiempo de muestreo este en función de la señal. La función de Q2 es la de minimizar la señal de feedthrough en el modo de hold y mantener el nodo común de la red resistiva cercano al voltaje requerido cuando el S&H entra en el modo track.

Dibujo 1.8

Tiene un opamp real con una alimentación típica de Vdd = 3.3V y gnd = 0V con lo cual es imposible conseguir la señal invertida en tensiones negativas y por eso la entrada es la que tiene que ser negativa. En la grafica 1.11 se puede ver por los picos de la senoide que la salida tiene un retraso de 89nseg para una entrada a 2MHz con lo cual no trabaja tan rápido como quisiéramos.


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Grafica 1.11 - Montaje 2. El S&H del dibujo 1.9 coloca al opamp en un seguidor de ganancia unidad

durante el modo de muestreo. También, tenemos conectado el terminal positivo del opamp a la Vin en este modo. Cuando el S&H pasa al modo hold, la señal de entrada es guardada en C1 en el momento que Q1 se apaga. Idealmente, la carga feedthrough de Q1, aunque sea dependiente de la señal, será macheada por la carga feedthrough de Q2, desde que ambos estén al mismo voltaje y tengan la misma señal de reloj. Para que esto sea verdad necesitamos un opamp que tenga baja impedancia a la salida. Ahora, si queremos minimizar la dependencia que tiene la señal respecto del reloj tenemos que conseguir que el reloj cambie por encima y por debajo de la señal de entrada en cantidades fijas. En la tecnología CMOS es mas difícil de conseguir que el la BiCMOS.


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Dibujo 1.9 En las graficas 1.12 y 1.13 vemos la respuesta a media y alta frecuencia.

Grafica 1.12 Grafiaca 1.13


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- Montaje 3. Esta otra arquitectura (dibujo 1.10) sirve para estudiar el efecto de la capacidad

Miller en un S&H. Durante la fase de muestreo, el opamp esta siendo reseteado, y los dos condensadores están conectados entre la tensión de entrada y la entrada virtual del opamp. La capacidad que será cargada y descargada será la suma de los dos condensadores. En la fase de mantenimiento el condensador efectivo será el de Miller Chld = (1+A)(C1*C2/C1+C2) por lo que será mayor que la capacidad del muestreo. Con todo esto conseguimos poder usar condensadores más pequeños y también interruptores menores. Desde que la tensión cambiante a la salida del amplificador es muy pequeña, es más fácil diseñar el amplificador para altas velocidades.

El switch de muestreo, Q1, podría inyectar una carga dependiente de la señal

como en otras arquitecturas, pero aquí tenemos el efecto minimizado gracias al alto valor de la capacidad de Miller, especialmente si Q2 se apaga ligeramente antes que Q1.

Dibujo 1.10 En las graficas 1.14 y 1.15 vemos la cantidad de picos que se meten en la

salida. Con este montaje perdemos bastante exactitud a la hora de mantener la señal de entrada.


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- Montaje 4. Si vemos el dibujo 1.11 apreciamos que durante la fase de muestreo todos los

interruptores están encendidos excepto Q2. Este conecta C1 con C2 y los carga a la tensión de entrada. Durante este tiempo, la impedancia de entrada es más grande debido a la inclusión del buffer B1. Al mismo tiempo, el opamp se esta reseteando y su terminal positivo se carga a 0V. Luego Q4 y Q5 se apagan, y justamente después lo hacen Q1 y Q3. Finalmente, Q2 se enciende. En esta fase de hold el bucle que se forma con los buffer de ganancia unidad mantiene el valor de salida y consigue que la impedancia de salida sea muy baja. Gracias a que Q4 y Q5 se cierran ligeramente antes que Q1 y Q3, su clock feedthrough además de ser independiente de la señal es altamente cancelado debido a la repulsión de modo común de la fase de entrada del amplificador. La inyección de carga de Q1 y Q2 no afecta a la tensión de salida. La inyección de carga de Q3 es dependiente de la señal y si que afecta a la salida, pero su efecto puede ser minimizado con un bucle de ganancia parecido al del montaje 3 de este apartado.


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Dibujo 1.11

De las graficas 1.16 y 1.17 sacamos que para bajas frecuencias hay demasiados glitches y no se consigue claridad en la salida y que tampoco es un montaje rápido. El uso de dos buffers y un opamp hace que el funcionamiento no sea tan bueno como el esperado


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- Montaje 5.

Durante el modo de muestreo del dibujo 1.12, la tensión de offset de entrada del primer opamp es guardada en Cof. Al mismo tiempo, Cs esta muestreando la tensión de entrada, y el segundo opamp esta manteniendo el voltaje previamente muestreado. Durante la siguiente fase, el offset de entrada del primer opamp es eliminado, y Cs se conecta a la salida mientras el bucle de realimentación se habilita. El clock feedthrough del interruptor S5 es cancelado por el clock feedthrough de S6 y la red de buffer añadida. Idealmente, los otros switches no causan errores apreciables debido al clock feedthrough.


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Dibujo 1.12 En la grafica 1.18 se ve como para las frecuencias bajas no es nada bueno.

Para las altas será aun peor porque la presencia de dos opamps reales y un buffer no dejarán funcionar al sistema como se supondría idealmente.

Gráfica 1.18

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