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Introducción a los Circuitos Secuenciales
Por:
Carlos A. Fajardo
cafajar@uis.edu.co
Actualizado Julio de 2015
LATCHES Y FLIP-FLOPS
Circuitos Secuenciales
Son circuitos digitales con memoria. Su salida es función de la entrada y del estado actual. Los circuitos secuenciales pueden ser: Asíncronos: Cambian su estado de forma inmediata como resultado de variaciones en las entradas.
Síncronos: Cambian su estado en instantes de tiempo discretos bajo el control de una señal de reloj.
UIS - Sistemas Digitales 2
LATCHES
Circuitos Secuenciales Asíncronos
UIS - Sistemas Digitales 3
Latch S-R (Set - Reset)
S R Q
0 0 NC
0 1 0
1 0 1
1 1 X UIS - Sistemas Digitales 4
Latch S-R (Set - Reset)
UIS - Sistemas Digitales 5
Latch 𝑺 - 𝑹 (Activo en Bajo)
𝑺 𝑹 Q
0 0 X
0 1 0
1 0 1
1 1 NC
UIS - Sistemas Digitales 6
Latch 𝑺 - 𝑹 (Activo en Bajo)
UIS - Sistemas Digitales 7
Latch S-R con habilitación
UIS - Sistemas Digitales 8
Latch S-R con habilitación
UIS - Sistemas Digitales 9
Latch S-R con habilitación
C S 𝑹 Q
0 0 0 NC
0 0 1 0
0 1 0 1
0 1 1 X
1 X X NC
UIS - Sistemas Digitales 10
Latch D
UIS - Sistemas Digitales 11
Latch D
D Q
0 0
1 1
UIS - Sistemas Digitales 12
Flip - Flops Circuitos Secuenciales Síncronos
UIS - Sistemas Digitales 13
Circuitos Secuenciales Síncronos
• Los cambios ocurren “al mismo tiempo”.
• Su funcionamiento está sincronizado por una señal de reloj.
• Reloj (CLK) : Señal digital periódica.
• 𝐹𝑟𝑒𝑐𝑢𝑒𝑛𝑐𝑖𝑎 = 1𝑇
UIS - Sistemas Digitales 14
Flanco Negativo o de
Bajada (1 0)
Circuito Detector de Flanco
Flanco Positivo o de
Subida (0 1)
CLK CLK C
____
CLK CLK C
____
UIS - Sistemas Digitales 15
Flip - Flops
• Un flip – flop es un LATCH con habilitación y detector de flanco.
UIS - Sistemas Digitales
CLK
16
Flip - Flops
• Un flip – flop es un LATCH con habilitación y detector de flanco.
UIS - Sistemas Digitales
CLK
17
Flip - Flops
• Un flip – flop es un LATCH con habilitación y detector de flanco.
UIS - Sistemas Digitales
CLK
18
TIPOS DE FLIP-FLOPS
UIS - Sistemas Digitales 19
Flip Flop D
UIS - Sistemas Digitales
S Q
R Q’
D
20
Flip Flop D
UIS - Sistemas Digitales
clk D Q
0 0
1 1
21
Flip Flop J K
UIS - Sistemas Digitales
S Q
R Q’
J
K
22
Flip Flop J K
UIS - Sistemas Digitales
CLK S 𝑹 Q
0 0 Q
0 1 0
1 0 1
1 1 𝑸
23
Flip Flop Tipo T
UIS - Sistemas Digitales 24
D Q
Registro
clk
T
0
1
Flip Flop Tipo T
UIS - Sistemas Digitales 25
clk T Q
0 𝑸
1 𝑸
Determine la forma de onda de Q
UIS - Sistemas Digitales 26
Determine la forma de onda de Q
UIS - Sistemas Digitales 27
Flip-Flop tipo D
UIS - Sistemas Digitales 28
Flip Flop J-K
UIS - Sistemas Digitales 29
Tiempos de Setup y Hold
UIS - Sistemas Digitales 30
Tiempos de setup y hold
UIS - Sistemas Digitales 31
Tiempos de setup y hold
UIS - Sistemas Digitales 32
Los cambios NO ocurren instantáneamente
UIS - Sistemas Digitales 33
Los cambios no ocurren instantáneamente
UIS - Sistemas Digitales 34
Los cambios no ocurren instantáneamente
UIS - Sistemas Digitales 35
Tiempo de Setup
• La señal debe estar estable antes de flanco de reloj.
UIS - Sistemas Digitales 36
Tiempo de Hold
UIS - Sistemas Digitales
• La señal debe estar estable después del flanco del reloj.
37
Tiempo que la señal debe ser estable
UIS - Sistemas Digitales
• Tsetup + Thold = Tiempo en que la entrada debe estar estable.
38
Tiempo de retardo en la salida Q
UIS - Sistemas Digitales
• Tcq = Tiempo que se tarda el Flip-Flop en entregar una salida estable.
39
Metaestabilidad
• Se presenta cuando se violan los tiempos de Setup y Hold.
• La salida es aleatoria.
• El comportamiento del circuito es incierto.
UIS - Sistemas Digitales 40
Metaestabilidad
• Se presenta cuando se violan los tiempos de Setup y Hold.
• La salida es aleatoria.
• El comportamiento del circuito es incierto.
UIS - Sistemas Digitales 41
Metaestabilidad
• Se presenta cuando se violan los tiempos de Setup y Hold.
• La salida es aleatoria.
• El comportamiento del circuito es incierto.
UIS - Sistemas Digitales 42
Los cambio NO ocurren instantáneamente
UIS - Sistemas Digitales 43
Metaestabilidad
• Violación del tiempo de setup.
UIS - Sistemas Digitales
¿1 o 0?
¿1 o 0? 44
Meta-estabilidad
• Violación del tiempo de Hold
UIS - Sistemas Digitales 45
Frecuencia máxima de trabajo
• Cada diseño tiene una frecuencia máxima de trabajo.
• Esta frecuencia esta determinada por:
– El camino combinacional más largo.
– Y los tiempos: 𝑡𝑠𝑒𝑡𝑢𝑝 , 𝑡ℎ𝑜𝑙𝑑 , 𝑡𝑐𝑞. (de los flip-
flops)
• Actualmente esta frecuencia es calculada por las herramientas CAD.
UIS - Sistemas Digitales 46
Frecuencia máxima de trabajo
• Cada diseño tiene una frecuencia máxima de trabajo.
• Esta frecuencia esta determinada por:
– El camino combinacional más largo.
– Y los tiempos: 𝑡𝑠𝑒𝑡𝑢𝑝 , 𝑡ℎ𝑜𝑙𝑑 , 𝑡𝑐𝑞. (de los flip-
flops)
• Actualmente esta frecuencia es calculada por las herramientas CAD.
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Frecuencia máxima de trabajo
• Cada diseño tiene una frecuencia máxima de trabajo.
• Esta frecuencia esta determinada por:
– El camino combinacional más largo.
– Y los tiempos: 𝑡𝑠𝑒𝑡𝑢𝑝 , 𝑡ℎ𝑜𝑙𝑑 , 𝑡𝑐𝑞. (de los flip-
flops)
• Actualmente esta frecuencia es calculada por las herramientas CAD.
UIS - Sistemas Digitales 48
Otras entradas: Reset, Enable
UIS - Sistemas Digitales 49
Entrada de Reset – Activa en Alto
D Q
Reset
Clk
La entrada de
Reset pueden
ser Síncronas
o Asíncronas.
UIS - Sistemas Digitales 50
Entradas de Reset – Activa en Bajo
D Q
R
Clk
La entrada de
Reset pueden
ser Síncronas
o Asíncronas.
UIS - Sistemas Digitales 51
Flip Flip D (Reset Síncrono)
D Q
Clk R
D
‘0’
UIS - Sistemas Digitales 52
Flip Flip D (Reset Síncrono)
D Q
Clk R
D
‘0’ D Q
R
Clk
UIS - Sistemas Digitales 53
Flip Flip D (Reset Asíncrono)
UIS - Sistemas Digitales 54
Flip Flop con Enable – Activo en Alto
D Q
Clk
E
UIS - Sistemas Digitales 55
Flip Flop con Enable – Activo en Alto
UIS - Sistemas Digitales
D Q
Clk E
D
56
Flip Flop con Enable
UIS - Sistemas Digitales
D Q
Clk E
D D Q
Clk
E
57
Flip – Flops de varias entradas
UIS - Sistemas Digitales 58
Flip-Flop tipo D (4 entradas)
UIS - Sistemas Digitales 59
Flip-Flop tipo D (4 entradas)
UIS - Sistemas Digitales 60
Quiz
UIS - Sistemas Digitales
Par
Impar
61
fin UIS - Sistemas Digitales 62
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