Tesis previa a. la obtención

del Título de Ingeniero en

la especialidad de Electró-

nica y Telecomunicaciones,

de la Escuela Politécnica

Nacional.

Hernán Ramiro Jaramillo Rivadeneira

' ' QUITO

Julio, de 1.977

/

• Certifico que:

el Si1. Hernán Jaramillo Rávadeneira

ha realizado esta Tesis, bajo mi

contror como Di/rector -d&^La misma.t i \ I ' i

Ing. Jacirao MjóV

QUITO

Julio, de 1.977

A M I S P A D ' R E S .

I N D ' I C E G E N E R A L

Pag,

CAPITULO I: Introducción 1"V

CAPITULO II: Análisis resumido de las Máqui-

nas Trifásicas y su conección -

en paralelo.

2.1 El generador trifásico síncrono 5

2.2 Forma constructiva y funciona -

miento de las máquinas síncronas 7

2.3 Diagrama vectorial"de una fase 9

2.4 Características de circuito abier-

to y corto circuito. . 11

2.5 Funcionamiento en paralelo de dos

generadores trifásicos. , 14

2.6 Corriente circulante y acción sin

cronizadora de dos generados tri-

fásicos idénticos. 14

2.7 Procedimiento a seguirse para co-*i

néctar en paralelo dos generado -

res. 18

• ' Pag.

. CAPITULO III: Condiciones de acoplamiento 21s.

3.1 Cálculo de los errores máximos

i, • ' . permisibles. ' 21

3.2 Información obtenida en las

centrales de distribución. 28

3.3 Conclusiones. . 29

CAPITULO IV: Diseño general en bloques

4.1 Comparadores analógicos de vol-

taje 30

4.2 Comparador digital de frecuen™

<# . . .cia . 35

4.3 .Comparador de fase 40

'CAPITULO V;_ Diseño y cálculos , 46/

5.1 Diseno de los comparadores de

voltaje 46

5.1.1 i Rectificador y atenuador 46

5.1.2, Seguidor de emisor 53

•5.1.3. Restador 54

5.1.4.. Detectores de voltaje 57

5.1,5, Sensibilizador de voltaje 57

5.1.0. Detector del error máximo

/£, . permitido en voltaje 00

Pag

5.1.7. Indicador de la igualdad de

voltaje 61

5.2. Diseño del comparador digi-

tal de frecuencia 66

5.2.1. Limitador y rectificador de

voltaje 66

5.2.2. Cuadrador de señal 68

5.2.3. Selector secuencial de conteo 68

5.2.4. Contador UP- DOWN 79

5.2.5. Indicador de la igualdad de

frecuencia 84

5.2.6. Convertidor digital analógico 89

5.3. Diseño del comparador digital

de fase " 95

5.3*1. Detector de fase y defasaje 95

5.3.2. Detector del error máximo per-

mitido en fase 97•

5.3.3. Medidor del tiempo que las on-

das permanecen en fase 103

5.3.4. Indicador de la igualdad de fa-

se 105

Pag.

5.4. Diseño del sistema de indicado-

•% res visuales 108

5. 5. Diseño del control para servome-

canismo 109

Diseño del reloj , 117

CAPITULO VI: Construcción y Experimentación 122

6.1. Construcción . 122

6.1.1. Comparadores analógicos de vol-

taje 122

6.1.2. Comparador digital de frecuen -

cia. . 123

6.1.3. Comparador digital de fase 124

6.1.4. Convertidor digital analógicp y

sistema para el control de servo-

• mecanismo 125

6.1.5. Sistema de indicadores visuales 125

6.1,6e Fuente de poder 126

6.1.7. Estructura metálica exterior 126

6.2. Experimentación 127

CAPITULO VII; Conclusiones • 136

C A P I T U L Ó L E

INTRODUCCIÓN

El continuo crecimiento de los sistemas de distribución eléc-

trica ha sido acompañado de correspondientes aumentos de tom£

Fío (capacidad de generación) de las plantas de energía.

Estas poseen generalmente varios generadores, cada uno de los

cuales pueden funcionar individualmente o bien en combinación

con otros, para atender las necesidades de la carga común.

Las estaciones de unidades múltiples, tanto de corriente con-

tinua como de corriente alterna se consideran extremadamente

tinuidad del servicio; además, dichas plantas de energía pue-

den comportarse más eficientemente que aquellas en las cuales

un generador solo, debe servir a cargas muy variables. El

gráfico normal de carga de una planta de energía indica que

la demanda de carga fluctúa considerablemente, siendo habitúa^

mente máxima en cierto momento del día y mínima durante las -

horas de la noche. Dado que el rendimiento de un generador

es óptimo cuando está suministrando potencia con toda su capa

cidad nominal, o cerca de ella, la mejor práctica consiste en

- 2 -

disponer de una máquina pequeña en servicio cuando la carga es

moderada y reemplazarla por una unidad mayor, o conectar dos

generadores o más en paralelo cuando la carga aumenta suficie_n

temente. Esto debe realizarse evidentemente, sin perturbar la

.continuidad del servicio y requiere que para ello la conmuta-

ción se efectúe gradualmente y sin la más leve interrupción.

Se considera de buena práctica inspeccionar y revisar cuidado^

sámente cada máquina para impedir en lo posible las. fallas/ y

ello puede llevarse a cabo con la mayor eficacia cuando la uni-

dad está en reposo. Tales requisitos solo pueden ser satisfj;

chos si se dispone de otros equipos generadores para mentener

el servicio. Por otra parte cuando a pesar de todo se produ-

ce una falla, las reparaciones pueden realizarse con cuidado

y sin prisa si se cuenta con otros equipos para atender las -

necesidades durante la emergencia.

La sincronización (puesta en paralelo) por conmutación de dos

generadores al principio se lo hizo manualmente y cumplía su-

ficientemente su cometido cuando los gener'adores individuales

eran suficientemente pequeños, pero con el crecimiento de la

capacidad de los sistemas y las características nominales de

las propias unidades generatrices, se hizo necesario acudir a

dispositivos automáticos a fin de asegurar el cierre del inte

- 3 -

rruptor principal de la nueva máquina en el instante adecuado.

La conmutación automática se la puede realizar: electromécani

comente, electrónicamente, y si se quiere mayor precisión se

la realiza mediante circuitos digitales. El sincronizador -

que se va a diseñar en esta tesis es digital con el objeto de

dar la mayor precisión posible al cierre del interruptor.

En el II Capítulo de esta tesis se ha desarrollado de la mane_

ra más general posible un análisis del funcionamiento de las

máquinas síncronas trifásicas y su puesta en paralelo, con ma

yor énfasis en lo segundo.

En el III Capítulo se hace un estudio de las condiciones de -

acoplamiento que dos generadores trifásicos deben tener, en -

voltaje, en frecuencia y en fase para la conexión en paralelo.

Esto implica hacer el cálculo de los rangos máximos de error

que se permitirá (tratando de ser lo más precisos) en cuanto a

la igualdad de voltaje, frecuencia y fase.

En el IV Capítulo se hace el diseno general en bloques del -

sincronizador digital.

En el V Capítulo se hace el diseno y cálculos de cada una de

las partes en el siguiente orden:

a) Detectores de voltaje

b) Comparador de frecuencia

c) Comparador de fase

d) Sistema de indicadores visuales para el reconocimiento, de

la igualdad en voltaje, frecuencia y fase.

e) Sistema que permite obtener una señal analógica, adecuada

para el control automático del motor mediante un servome-

canismo.

En el VI Capítulo se darán detalles de la construcción,

Y en el VII Capítulo se dan la conclusiones.

- 5 -

C A P I T U L O II

ANÁLISIS RESUMIDO DE LAS MAQUINAS TRIFÁSICAS Y SU CONEXIÓN EN

PARALELO**

2.1 El Generador Trifásico Síncrono:

Todas las máquinas eléctricas sean de corriente alterna

monofásica o trifásica, sean de corriente continua , ne_

cesitan para su funcionamiento como generador o como mo_

tor:

A) Un campo magnético inductor

B) Un arrollamiento' inducido

El campo magnético común a todas las máquinas trifásicas

es un campo magnético giratorio, que puede generarse de

distintas maneras. Este campo gira- siempre.a la veloci

dad sincrónica de la máquina, que depende del número de

pares de polos de ésta y de la frecuencia de la corriejí

te alterna. La fórmula que relaciona estas tres magnitu

des puede deducirse muy fácilmente considerando que, en

una máquina bipolar (número de pares de polo P es uno),

a.cada revolución completa de una bobina se engendra un

período enter.o de tensión alterna. A la frecuencia de

- ó -

60 Hz. la velocidad síncrona de esta máquina debe ser,

por consiguiente de 60 revoluciones' por segundo, o , lo

que es lo mismo, Ns (velocidad síncrona) = 60 x 60=3600

rev/min.

Sí la máquina está provista ahora de P pares de polos,

a cada revolución de una bobina se engendran P períodos

de tensión alterna. En este caso general la velocidad

'síncrona será:

Ns = 60 f 'P

Donde: Ns es la velocidad síncrona

f es la frecuencia de la red

P es'el número de pares de polos

La velocidad síncrona es, pues, tanto más pequeña cuan-

to mayor es el número de pares de polos.

En la siguiente tabla están los valores de la velocidad

síncrona para . una frecuencia de 60 Hz y diversos -

números, de pares de polos.

7

NUMERODE PARESDE POLO

(P)

1

2

3

4

5

. 6

VELOCIDADSÍNCRONA(Vs.)

R.P.M

3600 •

1800

1200

900

720

600

NUMERODE PARESDE POLO

(P)

7

8

9

10

11

12

VELOCIDADSÍNCRONA(Vs)R.P.M

514,8

450

400

360

327,3

300

TABLA 2-1

Si la frecuencia es de 50 Hz, estas cifras resultan un

\7% menos , .

Todas las máquinas trifásicas tienen además en común el

arrollamiento trifásico estatórico. Este está reparti-

do simétricamente en tres ramas (fases) cada una de las

- cuales va dispuesta en las ranuras que ha dicho efecto

existen en el paquete de chapas estqtóricas.

2.2 Forma Constructiva y Funcionamiento de'las máquinas sín

cronas

La máquina síncrona es generalmente de polos interio

res contrariamente a la de corriente continua, el arro-

llamiento de exitación necesario para crear el campo macj

nético está situado en el rotor. En la figura 2-1, se

representa en corte una máquina síncrona tetra polar

¿- con la disposición de lineas de fuerza del campo induc--4

tor. La máquina es exitada independientemente por medio

de -una batería o de.un generador de corriente continua

acoplado' al mismo eje. La tensión de exitación puede -

. escogerse libremente de modo que resulte un arrollamie_n

to de fácil ejecución. Al nlontar este arrollamiento so_

bre la rueda polar deben preveerse soportes especiales

para cada bobina con objeto de corttrarestar de forma se_

gura, las fuerzas centrífugas que aparecen en servicio.

Exitando una máquina síncrona con corriente continua y

haciendo girar luego su rueda polar, se crea un campo

rotatorio que induce a cada uno de los tres arrollamiejí

tos estatóricos una tensión alterna.

FIG. 2-1

- 9 -

Estas tres tensiones están defosadas 120 entre sí; la

máquina funciona, pues, como generador-trifásico. Si el

estator está conectado a una red trifásica con carga, -

los arrollamientos del mismo suministrarán corriente a

dicha red en cuanto actúe sobre la rueda polar la fuer-

za de accionamiento necesaria. El arrollamiento estató

rico de la mayoría de generadores existentes en las ce_n

troles eléctricas suele trabajar a tensiones 'elevadas

hasta el orden de kilovoltios.

2.3 Diagrama Vectorial de una fase . . *

Si en la figura 2-2: F es la fuerza magnetomotríz prodjj

cida en el rotor (campo exitado independientemente por

corriente continua).

A es la fuerza magneto motriz. producidla en el estator.

I es la corriente producida en el estator.

Fr es la fuerza magnetomotríz producida por la suma ve_c

torial de A y F.

E1 es la fuerza electromotriz producida si solo existi-

ría la acción de F.

E es la fuerza electromotriz producida por Fr.

V es el voltaje en bornes de cada fase en el estator.

- 10 -

0 es el flujo producido por Fr.

Xa y Ra son la reactancia y resistencia equivalente de

una fase.

• 'A ^

I

DIAGRAMA VECTORIAL DE UNA FASE

FIG. 2-2

La distribución de la fuerza magnetomotríz producida -

por el arrollamiento de exitación del rotor y por la C£

rriente del estator (inducido), serán ambas de tipo es-

calonado, por tanto, ambas fuerzas magnetomotrices pue-

den descomponerse en fundamentales de paso completo y -

una serie de armónicas especiales superiores; pero se -

pueden despreciar las armónicas.

La fundamental del rotor moviéndose con éste, es alter-

na con respecto al devanado fijo del inducido, por lo

que puede representarse por un vector F; y la fuerza -

- .11 -

magnetomotríz del inducido girando a sí mismo a la velo

cidad de sincronismo con respecto al devanado del esta-

tor y, por tanto, fija con respecto a los polos, puede

representarse de la misma forma por el vector A que es-

tá en fase con la corriente I del estator y A está def£

sada 90 +"f con respecto a F, el ángulo ]f es el defasa -

miento entre la corriente del inducido y la fuerza ele£

tromotríz E1 que se generaría si la exitacióñ de campo

actuase sola.

La resultante de las fuerzas F y A es Fr que entonces

produce un flujo 0 (por polo); éste último alterno' con

respecto al devanado del inducido, induce la fuerza elec

tromotríz E por fase que se retrasa 90 con respecto a 0

y adelante a la corriente I en un ángulo oc .

Deduciendo de E la caída óhmica I.Ra y la caída por re-

actancia I.Xa el resultado es V, que es la tensión en

bornes por fase de la máquina, la corriente I adelanta

un ángulo & tal que coseno & es el factor de potencia -

de la carga.

E' -VCuando no hay carga el eos & = x 100

- V

2,4 Características de Circuito Abierto y Corto Circuito

- 12 - - .

Características de circuito abierto de un generador mue_s

tra la relación entre la exitación del campo y la fuer-

za electro motriz desarrollada cuando la máquina es im-

pulsada a velocidad de régimen con sus bornes en circu_i

to abierto. En la figura 2-3 se muestra la exitación -

en función de los amperios vuelta por polo aunque en a_l

gunos casos se da la exitación en función de la veloci-

dad, dada en revoluciones por minuto; y la fuerza elec -

tromotriz se expresa en voltios por fase aunque suele

utilizarse voltios entre fase y fase si el devanado es-

tá conectado en Y. La característica de circuito abie£

to suele ser más o menos curva a causa de la saturación

de la parte del hierro magnético; pero si se prolonga

la parte recta inicial de la curva nos da la caracteres

tica del entrehierro,•ya que representa la relación en-

tre la tensión para la condición de reluctancia nula en

el hierro.

La característica de corto circuito" que también se mves_

tra en la figura se obtiene experimentalmente haciendo

funcionar la máquina a velocidad de régimen con sus bo£

nes en corto circuito, y observando la corriente median

te un amperímetro A cuando la exitación F varía desde -

cero hasta un 150/£ aproximadamente, de la corriente de

.- 13 - -

plena carga. La característica de corto circuito es ñor

malmente una linea recta que pasa por el origen, ya que

la exitación es tan pequeña que no existe saturación que

afecte a la resistencia y reactancia del inducido en cor

to circuito.

SpoO

0)

U 4000

ÍH '

o

wO•H

O

3.000

Q 5~.OOO l-QOOO isi&oa ¿QOoo -Xttaa, 30.000

Revoluciones por minuto

Fig. 2-3

O

(HOCL

WO•H

Q.E

±00 <C

Conexión en circuito abierto Conexión en corto circuito

Fig. 2-4

- 14 - .

2.5 Funcionamiento en paralelo de dos generadores trifasi -

eos

Cuando los generadores se hacen funcionar en paralelo,

actúan conjuntamente para entregar potencia a una carga

común, además, en condiciones ideales:

a) El régimen combinado de varias máquinas es aproxima-

damente igual a la carga total.

b) Cada generador se hace cargo de la parte apropiada -

de la carga total sobre la base de sus cáracterísti-

.. cas nominales, comparando con los de los o'tros . Así

400, y 600 Kw son conectados en paralelo, deberían -

por ejemplo compartir una carga de 1100 Kw entregan

respectivamente 220, 350, y 530 Kw. Para conseguir

una división de carga .tal, los generadores deben po-

seer idénticas* características de tensión externa ve£

sus carga, o sea, las variaciones de tensión de to -

das las máquinas deben "ser exactamente iguales para

'variaciones porcentuales de cargas iguales .

2. 6 Corriente circulante y acción sincronizadora de dos ge-

- 15 -

neradores trifásicos idénticos

Si se conecta en paralelo un generador a otro idéntico

en el instante en que su propia tensión es exactamente

igual a la tensión de la barra colectora y está, en fase

con ella, del que ya está con carga, éste último no re-

sultará aliviado de parte alguna de su carga, siempre

que las dos velocidades sean exactamente iguales; senci

llámente, continuará funcionando sin proporcionar co •—

rriente alguna a las barras colectoras ni tomar corrien

te de ellas.

C— _ -C J ,-^,-._.:,J-%_ 1 J i i -i r •i_u c i trv^ L W , >^oi 10 JLWOJ. CHIH-/O j-wo vjG3 Cj GriSrCGCrcS C.C J.C "T 3.CJ .

2-5 los cuales van ha ser conectados en paralelo median

te el interruptor 5

Reóstato Rl

FIG. 2-5

V2

. Reósta.to R2

- 16 -

El - fuerza electromotriz de Gl

E2 = fuerza electromotriz de G2

rl = resistencia interna de Armadura de Gl

r2 = resistencia interna de Armadura de G2

Como los 2 generadores van ha ser conectados en parale-

lo deben tener igual el voltaje, frecuencia y fase.

VI = V2

El generador Gl entrega una corriente 11 a la carga, és_

ta corriente produce una caída de voltaje enrl por lo

tanto: VI = El - I1R1. ' '

El generador G2 antes 'de ser conectado en paralelo no en_

trega ninguna corriente entonces V2 = E2 = VI.

Cuando G2 se conecta en paralelo a Gl(mendiante el

cierre del interruptor S) éste al principio trata de e_n

tregar corriente a la carga, lo cual supone que ya exi_s

ta una caída de voltaje en r2 produciendo una dismirnj

ción de V2, pero como esto no puede suceder, ya que VI

ya no sería igual a V2, entonces el generador Gl obliga

a subir el voltaje V2 del generador G2 entregándole una

corriente igual en magnitud pero en sentido contrario

- 17 - .

a lo que Gl trata de entregar a la carga.

De esta manera el generador G2 no puede entregar corrien^

te a la carga hasta que no se aumente su fuerza electro^

motriz (E2) y se disminuya la fuerza electromotriz de Gl

(El); para esto se deberá aumentar el campo de exitación

en G2 y disminuirla en Gl mediante la acción de reosta -

tos R1 y R2.

Cualquier variación en la carga como, por 'ejemplo, un ir\_

cremento repentino, producirá una desceleración momentá-

nea de ambas máquinas e inclusive una ligera diferencia

en la sensibilidad de sus mecanismos regulares1 obligará

o u río c.c J_GS v^cs c3oncr--<'-<\_íj.o3 >-< <. -^mc j. ^110 par u s mcsy o j, w£

la que corresponde por el incremento de la carga.

Así pues, se ve que existe una acción automática sincro--

nizadora que tiende a mantener las dos máquinas acopla -

das. Esta potencia sincronizadora se debe principalmejn

te a la reacción elástica entre los campos magnéticos

del estator y rotor de cada máquina, que puede interpre-

tarse convenientemente como debida a la tensión que ac -

túa a lo largo de las lineas de inducción magnética, en -

los entrehierros.

- 18 -

2.7 Procedimiento a seguirse para conectar en paralelo dos

generadores

barra +

Amperímetrode carga

barra - a la carga-*>

Campo de exidación

FIG.2-6

^Reóstatode exitación

En la figura 2-6 supongamos que el generador A está en

servicio con el interruptor Ma cerrado, y que la carga

que el mismo está entregando se encuentra a punto de au-

mentar lo suficiente para requerir:

a) el uso de una máquina mayor,- en capacidad que A

b) la conexión de un segundo generador en paralelo con A

El procedimiento para realizar esta maniobra se sigue

del siguiente modo:

1) Se lleva el generador B a su velocidad de régimen.

2) Se cierra el interruptor Fb provocando el cebado

de la máquina, o sea provocar que el generador B

- 19 -

tenga las mismas características que el generador

A.

3) Se ajusta la tensión del 'generador B hasta que sea

igual a la del generador A, o. un poco mayor, ésto

se obtiene manipulando el reóstato de exitación de

la máquina que entra; se prestará especial cuidado

en la polaridad de B que debe ser la. misma de A con

respecto a la carga.

4) La tensión también debe ajustarse en fase además

de la magnitud mediante el control de velocidad de

ambos generadores.

5) Con los ajustes realizados y tomadas las precaucͣ

nes enumeradas, se cierra el interruptor" Mb; ello

coloca el generador B con el generador A en paral_e

lo. Pero todavía toda la carga está entregando el

generador A y el generador B funciona arrastrado o -

flotante. ' .

6) Para desplazar la carga de A a B solamente es nec_e

sario ajustar los reostatos de exitación de los -

dos generadores simultáneamente, quitando la resi^s

tencia del circuito de exitación de B y al mismo -

tiempo aumentando la resistencia en el de A y des-

pués si hemos transferido toda la carga a B se pu_e

- 20 -

de quitar el interruptor Ma.

El procedimiento anteriormente visto es facilitado en un

S0% por el sincronizador a diseñarse a continuación, en

el sentido de que, mientras en el procedimiento anterior

se necesita de por lo menos tres personas: una que esté

variando los reóstatos, otra que -esté viendo si ya se ha

llegado a la igualdad en voltaje, frecuencia y fase, y

otra que esté alerta para cerrar el interruptor, que po-

ne en paralelo a los dos generadores, en el instante .pre

ciso. Con la ayuda de este sincronizador digital solo

se necesita"un operador que varié los reóstatos hasta -

que el sincronizador compare, por si solo, el voltaje, -

frecuencia y fase y mande automáticamente una señal al

relé para que éste se cierre conectando a los dos genercí

dores en paralelo, solo si, se ha llegado a la igualdad

de los tres parámetros.

- 21 -L

C A P I T U L O III

CONDICIONES DE ACOPLAMIENTO

Cuando dos generadores trifásicos se van a conectar en para-

lelo se .debe llegar a obtener la igualdad de voltaje, frecueri

cía y fase entre ellos. Esto en la práctica no se puede obt£

ner en una forma exacta y matemática especialmente en lo que

se refiere a frecuencia y fase, entonces es necesario dejar -

un rango máximo de error permisible que sea aceptable y prác-

tico. El procedimiento a seguirse para la determinación de -

este rango máximo de error permisible tanto en voltaje, fre -

cuencia y fase fue el siguiente:

a) Se hizo un cálculo teórico

b) Se buscó información en las diferentes centrales de distri

bución eléctrica en Quito, sobre estos rangos máximos de -

error, ya en la práctica

c) Se méselo ambos tipos de información y se sacaron las esp£

cificaciones definitivas que se adoptaron en el sincronizci

dor digital.

3.1 Cálculo de los errores máximos permisibles

- 22 .-

3.1.1 En Voltaje: La igualdad absoluta en voltaje de los dos

generadores no se puede lograr porque el defasamiento

también produce una diferencia de voltaje/ y lograr que

el defasamiento sea cero es prácticamente imposible, -

*(ver figura 3-1) .

Esta diferencia de voltaje producida por el defasamien-

to viene dada en porcentaje y es del orden del 3% equi-

valente a 3.3 voltios (3% de HOv) , y éste será el ra_n

go máximo de error permisible en voltaje, para nuestro

cálculo. Partimos de este valor (3/0 en forma arbitraria,

luego se demostrará que coincide con la práctica.

= 3.3 voltios

3.1.2 En Fase: Una vez ya fijado Zj>Vmax calcularemos cual -

es la diferencia de fase que ha producido el error en -

voltaje del 3$. Para esto utilizaremos el siguiente a_r

tificio geométrico:

• . P. Sen 0 +QCos 0 = K Sen (0 + B)

P Sen 0 + Q Cos 0 = K Sen 0 Cos B + K Sen B Cos 0

Entonces para que esta igualdad se cumpla:

P'= K Cos B =¡>Cos B =

- 23

Q = K Sen B =[> Sen B = QK

Expresando estas igualdades en un triángulo rectángulo,

tenemos que:

La .Hipotenusa es K

Cateto Opuesto es Q

Cateto Adyacente es P

Por el Teorema de Pitágoras se cumple que:

2 9 2K = Q + P

De donde: K = Q + P'

QY el ángulo B será igual a: B =Arctg —

Con el estudio geométrico hecho hasta aquí/ podemos

ahora sí analizar las ondas provenientes de los 2 gene-

radores trifásicos y poder así calcular el defasamiento

correspondiente a los 3.3 voltios (ver figura 3-1)

V (Varios)

A

FIGURA :3~1

- 24 -

La diferencia A Sen 0 - A Sen (0 +CK-) será otra sinuscd

de cuya amplitud máxima es AVmax (ver figura 3-2).

2-

FIGURA 3-2

= A Sen 0 - A Sen (0-

= A (Sen 0 - Sen 0 Cos¿< - Sen ot Cos 0 )

= A (Sen 0 (l-Cosoc) - Seno- Cos 0 )

Recordando la expresión anteriormente utilizada:

P Sen 0 + Q Cos 0 = K Sen (0 + B)

Podemos escribir que:

(A (1-Cos^c) )Sen 0 + (A (-Sen<x))Cos 0 = KSen (0+B)=

Donde : . . .

Q =- A Senoc

P = A (1-Cosoc)

- 25 -

Teníannos que:

AV = K Sen (0 + B) y esta expresión es máxima si Sen(0+

entonces AVmax = K

2 2Por otro lado sabíamos que.: K = [/ P ""+Q

K = I/ A2SenlU + A2(l-Cosoc) =¿

A / 2 • 2 / 2AVmax = Al/Sent*+1-2 GOSOC+ Cosoc=K(Senc

AVmax = A ^ 2 (1-coscc )

AVmax = |/2(l-CosccA

ahora sabíamos que,

AVmax 0 ow

A

0.03 = V 2(l-Coscxi )

0.03

1

= 1-Coso,2

ex - H o s oc =

Cos ex: = 1 -(0.03) =•! - O v 0009 = 1- 0.000452 2

- 26 ~

= o. 99955 =£>cx= 1.72°

El error máximo permitido en FASE es 1.72

= 1.72

fc3.1.3 En Frecuencia: Una vez obtenido ZjiVmax y ¿jjocmax podemos

calcular el máximo error permisible en frecuencia ¿_AFmax.

Para esto' analicemos las figura 3-3

FIGURA 3-3

Específicamente supongamos que V y Vr representan los. -

voltajes, considerados iguales/ del génerador-Á y el gen£

rador B, el 12 alternado a frecuencia f y el 22 a f tal

que f-f = Afmax. Entonces puede considerarse que el ve£

tor V gira lentamente hacia la derecha con respecto al -

vector fijo a la frecuencia f'-f = Afmax y en el instan-

te representado en el diagrama el ánguloAoanax es :

Aarmax = 360°.Afmax .At

- 27

Donde At es el tiempo necesario para que coincida losv.

dos vectores.

Si At es el tiempo total de demora del relé que cierra el

interruptor principal para la puesta en paralelo, enton-*

ees para una diferencia dada de frecuencias ¿-Afmax, el -

ángulo Aoanax es el desplazamiento de fase entre V y V

en el instante en que el relé de cier're debe accionarse

inicialmente.

A continuación se muestra una tabla en la que se indica

el tiempo de retardo de varios relés que en la práctica

se usan

Tamaño

0

1

2 .

3

4

(Amperios)

20

50

50

100

150

Tiempo dedesconexión

(mseg)

25-30

25-30

25-30

25-30

00-85

Tiempo deconexión(mseg)

15-20

15-20

15-20

15-20

35-50

Potencia decierreÍV.A.)

20 - 40

22 - 50

60 - 85

100 ~ 1600

140 - 190

Tabla 3-1

- 28 -

Con los datos de la Tabla 3-1 calcularemos Afmax para

el menor y mayor tiempo de conexión de los dados en la

tabla anterior.

A<xmax = 360. Afmax. At

\x = Ao¿max

360°. At

a) tiempo menor: At = 15 mseg.

Afmax = _ Í Z? _ = 172°. Hz = 0.32 Hz

3ÓO°xl5mseg 360x15

b) tiempo mayor: At - 85 mseg.

z___ o „ _

Afmax - V'Z _ = i/2° Hz = 0.0562 H

3óO°x85mseg 360 x 85

Como se observará se ha forzado a que el tiempo de re -

tardo del relé ocasione defasajes, diferencia de frecueri

cias y diferencia de voltajes dentro del rango permiti-

do por el sincronizador para que los dos generadores' pu_e

dan ponerse en paralelo sin problemas,

r

3.2 Información Obtenida en las Centrales de Distribución

- 29 -

Con la información obtenida en las diferentes centrales

'de distribución eléctrica en Quito se llegó a las siguiejí

tes conclusiones.

a) El rango máximo de error de voltaje permitido varía de

1 a*5 voltios.*

b) El rango máximo de error de frecuencia permitida varía

de 0.3 a 1 Hz.

c) El rango máximo de error de fase permitido es de 1 a 6

3.3 Conclusiones:

Con los datos de los numerales 3.1 y 3.2 se llegó a la -

conclusión de que:

a) El máximo error de voltaje permitido por éste sincro-

nizador será de 3.3 voltios

.A--b) El máximo error de frecuencia permitida será de 0032 Hz.

* c) El máximo error de fase permitida será de 3,72 .

- 30 -

C A P I T U L O IV

DISEÑO GENERAL EN BLOQUES

El Sincronizador Digital constará de tres partes fundamentales.Vj*

a) Tres Comparadores Analógicos de Voltaje

b) 1 Comparador Digital de Frecuencia . •

c) 1 Comparador Digital de Fase

U-

v-

w-

4.1 Comparadores Analógicos de Voltaje

Como se había dicho en el Capítulo II un generador trifá

sico tiene un arrollamiento trifásico estatórico. Este

está repartido simétricamente en tres ramas (fases) en

cada una de las cuales se induce un voltaje alterno; por

ésta razón se necesitan 3 comparadores de voltaje. El

diagrama en bloques del procedimiento a seguirse para -

la comparación de voltaje será el siguiente:

'»r<y hHr-»

¥ecr/*te4aefz. y J ^ff^ff^ fie 1tretftmtffR \f |

H c ~-~ cJ ií^v-TÜv /? rftvi/a P¿?¿? i ^ ffsj f-c'?'(*,*," ! l_

¡X^fcT/F/ff/PCRy I A ¿¿rJrv'j~*1>/TCA'w;/'r,c ^ f n_££ííííií

FIG. 4-1

- 31 -

Sean los generadores G1 y G2 con sus fases R,S,T y U,V,

W respectivamente, cada comparador de voltaje hará la -

comparación de una fase del generador Gl con la corres -

X

pondiégte fase del generador G2 así: se hará la compara

ción entre R-U, S-V y T-W. El procedimiento a seguirse

en cada comparador será el siguiente.

4.1.1 Rectificador y Atenuador

ka onda de voltaje en cada fase de los generadores es

del siguiente tipo:

W (VOLTIOS)

A

2

FIG. 4-2

Como la onda es simétrica, para la comparación podemos

detectar los picos positivos o negativos. En este caso

se escogió comparar los picos positivos. Entonces se -

hizo pasar la señal por un rectificador que deja pasar

solo los voltajes de signo positivo (ver figura 4.3).

W (

A

- 32 -

J2

3r_' -2

FIG. 4-3

Como la magnitud de este voltaje es bastante alta, del

orden de 110 voltios R.M.S lo- que da un valor pico de -

150 voltios, es necesario atenuar la señal para diseñar

el equipo con dispositivos electrónicos, que responden

a señales de bajo voltaje como son los amplificadores -

operacionales.los cuales se usarán en los comparadores

de voltaje. La atenuación escogida fue de 20 veces..

4.1.2 Seguidor de Emisor ' . .

Debido a que la etapa siguiente es el restador el mismo

que basa su funcionamiento en un amplificador operacional

en. el cual los niveles de voltaje que van a ser resta -

dos varían continuamente hasta llegar a la igualdad, e_n

tonces la impedancia de entrada del restador (amplific£

dor operacional) variará también, y como ésta se encuen

• - 33 -

tro en paralelo con la impedancia de salida del a'tenua-

dor, producirá una variación en el voltaje de salida

del atenuador. Por ésta razón surgió la necesidad de -

utilizar un acoplador de impedancia, en este caso el se_**%

guidor de emisor.

4.1.3 Restador

Una vez que ya se ha rectificado y atenuado las seriales

en cada fase se procede a la comparación propiamente di

cha (entre R-U; S-V; T-W) mediante la resta de la mis -

mas. Una diferencia positiva o negativa en voltaje,

significará que la magnitud de voltaje entre 2 fases es

•diferente en esa cantidad/ por el contrario si esa dife_

rencia es cero la magnitud de voltaje es igual. Hay

que anotar que el restador también multiplicará esta di_

ferencia por 20- para restaurar la magnitud de la señal

antes atenuada.

4.1.4 Detectores de Voltaje

Considerando que la diferencia de voltaje que sale de -

los restadores puede ser positiva o negativa se usó los

detectores de voltaje, los cuales no son más que sim —

- 34 -

pies diodos polarizados en forma directa/ para que de -

jen pasar señales de voltaje positivos/ y en forma in -

versa para que dejen pasar señales de voltaje negativo.

%

^

4.1.5 Sensibilizador de Voltaje

Como hay 3 restadores/ existirán tres diferencias de vol.

taje las cuales pueden ser magnitudes positivas o nega-

tivas, el sensibilizador captará la mayor magnitud de -

voltaje positiva o negativa de las tres. Es necesario

que capte la mayor debido a que si ésta diferencia de

voltaje es menor que el error máximo permitido, con ma-

yor razón lo serán las otras dos diferencias, y los vol^

tajes en las 3 fases podrán ser ya considerados igua —

les.

Otra función del sensibilizador es la de convertir las

diferencias de voltaje que sean negativas en positivas

debido a que las etapas posteriores del comparador tra-

bajan solo con voltajes positivos.

4.1.6 Detector del Error Máximo Permisible en Voltaje

En el Capítulo III se determinó el error máximo de vol-

- 35 -

taje que el sincronizador permitirá, el mismo que es

3.3 voltios. El detector de error tomará éste valor y

• lo comparará con la diferencia de voltaje que sale del

sensibilizador, obteniéndose que:"-»

Si la diferencia de voltaje que sale del sensibilizador es

a) Mayor que 3.3. V, el voltaje a la salida del detec -

tor de error será negativo y no polarizará el diodo

. zener dando a la salida SI cero voltios correspon

idiente a cero lógico.

b) Igual a 3.3 , el voltaje a la salida del detector de

error será cero, no polarizará al diodo fcener, dando

en la salida SI cero voltios correspondiente a cero

lógico.

c) Menor a 3.3 V, el voltaje a la salida del detector

de error será positivo, si polarizará al diodo zener.-

dando a la salida SI 5 voltios correspondiente a 1

lógico.

4.2 Comparador Digital de Frecuencia

En un generador trifásico la frecuencia de la onda de -

voltaje en las tres fases está determinada por la velo-

- 36 -

cidad de la parte móvil o rotor del generador. Por és-

ta razón es necesario 1 comparador digital de frecuencia

el mismo que hará la comparación entre 1 fase cualquiera

del generador Gl con la correspondiente fase del genera^ • ""

dor G2. El diagrama de bloques siguiente nos muestra -

el prodecimiento a seguirse para la comparación de fre-

cuencia. « • •

FIG. 4-4

4.2.1 Limitador y Rectificador de Voltaje

La onda de voltaje que viene de cada fase, como se había

dicho en el numeral 4.1.1, tiene una magnitud de 150

- voltios pico, éste es un voltaje muy alto para los dispo

- 37 -

sitivos digitales que se utilizarán en el comparador di.

gital de frecuencia. Estos dispositivos digitales^tra-

bajan con voltajes máximos de 5.25 voltios, por ésta ra

zón sét limitó la señal de voltaje a 5.1 voltios.

La señal a más de ser limitada también necesita ser re_c

tificada-ya que los dispotivos digitales solo trabajan

con niveles de voltaje positivos.

4.2.2 Cuadrador de Señal

La señal ya limitada y rectificada es necesario conver-

tirla en una onda cuadrada la cual tendrá la misma fre-

cuencia que la onda que sale de las fases de los genera

dores. En éste instante se puede iniciar ya la compara

ción de frecuencia propiamente dicha-; la misma que-se •-

basará en el siguiente procedimiento:

Sean las ondas cuadradas 51 y S2 con frecuencias Fl y -

f2 como las de la figura 4-5

-Ti-

t -f,-TI

FIG. 4-5

- 38 -

Por otro' lado tenemos la otra onda cuadrada 53 de una -

frecuencia mucho mayor a fl y f2, Se contaré en forma

ascendente cuantos períodos de ésta onda entren en un

período de 52 (T2), y en forma- descendente cuantos pe -_*•»

ríodos entran en un período de 51 (TI), todo esto en un

mismo contador. Veamos un Ejemplo:

Supongamos que la cuenta ascendente ha llegado hasta 15

y la cuenta descendente ha llegado hasta 4; el procedí -

miento es como sigue:

Cuenta Ascendente O 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15

En consecuencia en T2 entraron 15 pulsos de 53, y en TI

entraron 12 pulsos de 53.

La diferencia de frecuencia será entonces 4 pulsos de 53

que corresponderá a un tiempo determinado. A 53 se le -

llamará en adelante pulsos de reloj '

4.2.3 Selector Secuencial de Canteo

Cumple con la función específica de seleccionar 4 eta -

pas de mando que son las que gobernarán al contador .

Estas son:

. • - 39 -

1. Cuente en forma ascendente

2. Cuente en forma descendente

3. Mida la diferencia o lea

4. Borre y comience nuevamente el ciclo

^

El sistema lógico que hace ésto será explicado en deta-

lle 'en el Capítulo siguiente.

4.2.4'Contador UP - DOWN

Este contador será comandado por el selector secuencial

de conteo mediante seriales de mando, las mismas que de-

terminarán las 'funciones antes indicadas.

Los pulsos que el contador contará serán los llamados

pulsos de reloj. Una explicación más detallada de este

contador se lo hará en el siguiente Capítulo.

4.2.5 Indicador de la Igualdad de Frecuencia

Este indicador estará directamente vinculado con los r_e

gistros de almacenamiento del contador, y avisará si en

ellos hay alguna diferencia de frecuencia mayor a la

permitida (desigualdad de frecuencia) o si no la hay

(igualdad de frecuencia). Entonces la manera de aviso

. - 40 -

será la siguiente: .

Igualdad de frecuencia se indicará con 1 lógico (5 vol-

tios)

DesigValdad de frecuencia con O lógico (O voltios)'<*

4.2.6 Convertidor Digital Analógico

El número de pulsos de reloj que indica la diferencia

de frecuencia y que estará almacenado en los registros

del contador, pero en el sistema de numeración digital,

será convertido en niveles dé voltaje continuo o sea s_e

rá convertido a un sistema analógico.

Esto servirá especificamente para un sistema de servo -

mecanismo que controle la frecuencia de un 'generador en

forma automática.-

4.3 Comparador de Fase

Como la fase es un parámetro que depende directamente

de la velocidad del motor, ésta variará de una forma s_i

multánea en las 3 fases. Por lo tanto también es nece-

sario solo 1 comparador de fase. El siguiente diagrama

de flujo mostrará el procedimiento de la comparación -

- 41 - '

de fas.e.

Es necesario anotar que las seríales a compararse se las

tomará después del cuadrador de señal del comparador de

frecuencia, con el fin de no volver a repetir los mismos

pasos de limitación de voltaje, rectificación y cuadra-

ción de la señal.

SB ,

/?fí¿e y o¿ - DEL EfíROfZ

M/r/ap & //

MEQI DO(3-

&EL T~J£H fo

Y%%£

FIG. 4-6

4. 3. 1. Detector de Fase y Defasaje

'S3

Este detector determinará el período durante el cual pe£

manecen en fase (y "en defasaje) las 2 ondas a compara£

se. El procedimiento es como se indica en la figura

4.7 .

Sean las 2 ondas 51 y 52 las cuales están defasadas un

cierto ángulooc.

53 es la onda que saldrá del detector

- 42 - .

Si-

Sa-

Sa-

FIG. 4-7

ti: tiempo que las ondas 51 y 52 permanecen defasadas,

este tiempo corresponde a un ángulo ct de defasamiento.

t2: tiempo que las ondas 51 y 52 permanecen en fase.

El circuito digital que cumple esta función se explica-

rá en detalle en el Capítulo V.

4.3.2 Detector del Error Máximo Permitido en Fase

Este detector medirá el tiempo que las ondas permanecen

en defasaje, permitiendo el paso de la onda 53 solo si

oc es menor que el ángulo de error máximo permitido

en defasaje.

- 43- .

4.3.3 Medidor del Tiempo que las 2 Ondas permanecen en Fase

".

Dos ondas de diferente frecuencia pasan periódica y mo-

mentáneamente por un estado en el que están en fase con^"i

. una frecuencia igual a la diferencia de las dos frecuejí

cias. ' •

Esta situación no puede ser considerada como apta para

conectar los dos generadores en paralelo. Por el contra

rio, es necesario detectar que la igualdad de fase es -

una situación al menos relativamente permanente, indi -

cando ésto que las dos frecuencias son muy parecidas.

En este caso la igualdad de fase se mantendrá por un

cierto tiempo que será detectado antes de dar la señal

para el cierre del relé, •

4.3.4 Indicador de la Igualdad de Fase

Este indicador avisará que la fase está igual solo si las

dos ondas han permanecido en fase el tiempo requerido -

en el numeral anterior. La forma de aviso para la

igualdad o no igualdad de fase será la siguiente:

Igualdad de fase con 1 lógico (5 voltios)

Desigualdad de fase con O lógico '(O voltios)

- 44 - - . .

Las tres salidas 51, 52 y 53 de los comparadores de vol.

taje, frecuencia y fase se unirán a las tres entradas -

de una compuerta NAND, la misma que tendrá un cero en -

su salida solo si las tres entradas son 1 lógico dicho

en otras palabras solo si los tres comparadores indican

igualdad. La salida .de ésta compuerta irá a un FLIP-

FLOP como se indica' en la figura 4-8.

4-í5v

FIÓ. 4-1

La serial que sale del comparador de voltaje es una se-

ñal continua. No así las señales que salen de los com-

paradores de frecuencia y fase. Estas son pulsos que -

ocurren cada vez que termine un'ciclo de comparación.

- 45 -

Estos pulsos no tienen una duración suficiente como pa-

ra conectar el relé y además aunque tuviesen esa dura -

ción resultaría que el relé se conectaría y desconecta-

ría con cada pulso. Por lo tanto es necesario retener -%

la información una vez que a ocurrido un pulso de coma£

do. Una vez conectado el relé, y por lo tanto los dos

generadores en paralelo obviamente ya no hay problema -

de sincronismo. Así es suficiente la ocurrencia de un

pulso (para el cual ya se ha -tomado en cuenta la dura -

ción necesaria de las condiciones de sincronismo) para

cerrar definitivamente el relé.

Esto se consigue con un FLIP-FLOP como en la figura 4-8,

el mismo que cuenta con un interruptor manual para el

"Reset" que se usará cuando se desee desconectar los -'

dos generadores.

El FLIP-FLOP adicionalmente cumple la función de inver-

tir la señal que salía de la compuerta NAND (Ológico en

sincronismo) para obtener un 1 lógico que maneje el re-

lé.

46 -

C A P I T U L O V

DISEÑO Y CÁLCULOSv*

5. 1 Diseño de los Comparadores de Voltaje

Como se dijo en el Capítulo IV, la comparación de voltaje

tendrá las siguientes partes:

a) Rectificador y Atenuador

b) Seguidor de emisor

c) Restador

-i \* - -u — . j ___ . _ _i . ... T .... •U ) Ut¿ LfciC LUTtíií Utí VU-LlCJje

e) Sensibilizador de voltaje

f) Detector del error máximo permitido en voltaje

g) Indicador de la igualdad de voltaje

5.1.1 Rectificador y Atenuador

Vf Di

FIG. 5.1

.VI

V2

- 47 -

Sean:

Vf: el voltaje que proviene de una fase del genJSSfJor "A" o del

generador "B". Este voltaje es alterno y tiene' una frecuencia

nominal de 60 Hz, por lo tanto un período T=l/60 seg.

^VI; el voltaje (Vf) rectificado

V2: el voltaje (VI) atenuado.

Funcionamiento del Rectificador: Se utilizará un rectificador

de media onda con un filtro capacitivo (como el de la fig. —

5.1). Las resistencias R2 y R3 constituyen el atenuador y repr_e

sentan la carga del circuito.

Una vez que la onda de voltaje Vf ha pasado por el diodo rect_i

ficador (DI)/ ésta tendría rizado, si no existiera el filtro

capacitivo (Cl), porque se aplicaría una energía de pulsos a . •

la carga. Estas fluctuaciones pueden reducirse considerable -

mente si parte de la energía se acumula en el capacitor Cl, -

mientras el rectificador esta entregando sus pulsos, y se per-

mite que se descargue dicho capacitor en el intervalo entre los

pulsos. Ver Figura 5.2 a y b.

La velocidad de carga del condensador solo estaría limitada por

Rl y por la resistencia de unión del diodo DI (la cual es des-

preciable). La energía acumulada en 'el capacitor se descarga

a través de la carga R2+R3, durante el tiempo en que el recti-

- 48 - ' •

ficador no entrega energía, la constante de tiempo para la des

carga del condensador debe ser lo más grande posible para que

el- rizado disminuya considerablemente.

Vf

3T!\^

11

vOLTft3'e\/!t/r£S Dfi ¿ FILFA

- rJ 1 -c

y;2T^!i

•í? 1

¡

FIG. 5.2

Sea T; la constante de tiempo del filtro, la misma que se esco

gió de un valor igual a 200 veces el tiempo .correspondiente al

período de la onda Vf (T = 1/60 seg.).

TC= 200 T = 200 x 1/60 seg = 3,-333 seg

Por otro lado la constante de tiempo dependerá .del valor de Cl

y de (R2+R3.) en la forma siguiente:

T= Cl x (R2+R3)

Se eligió R2+R3 = 300 k . con el siguiente criterio:

a)' Por un lado el valor de la carga R2+R3 no puede ser muy

pequeño porque permitiría una constante de tiempo peque-

b)

, - 49 -

ña, produciendo una descarga rápida del condensador y -

asi un mayor rizado.

Considerando que la siguiente etapa es el Seguidor de -

emisor el que estará formado por un amplificador operacic)*<*

nal el cual tiene una impedancia de entrada muy alta (en

el orden de Mu. ). Entonces el valor de R2-Í-R3 tampoco -

puede ser muy alto porque:

1) Al ser un valor muy alto, la impedancia de entrada del

operacional (la misma que se encuentra en paralelo

con R3) seria ya de una magnitud comparable a la imp_e

dancia de salida del atenuador. Ver Figura 5.3.

Vf Di VLv

.V2

FIG. 5.3

V2 = R3//ZÍR2+R3//ZL-

R3 x ZiR3 + Zi

R3 x Zi-R3 + Zi

...Wl

R2R3 x ZiR3 + Zi

R2 (R3 + Zi) + R3R3 + Zi

R3 x Zix VIR2 (R3 +.ZÍ) + R3xZi

Dividiendo numerador' y denominador por R3*Zi se tiene que;

- 50 -

V2 — •R2 R2 ~ R2 R2+R3Zi + R3 + Zi + R3

Si R2 xx R2+R3 —rv Zi -^ Ro N -,.-0 RZ.RoZi xx R3 R2" R2+R3 ~^ ^ R2+R3

V1 R3 ...En este coso V2 = ÍRT" = R2ÍR X V1

R3

__ . CO VJC VJi l lwJ |||uQn.J- L W VI \^ VlllLJ'-* J. ^kV_L^ >-i pj /-j

VIR2 R2+R3Zi R3

c^ R2 . ., , U1 R2+R3Si — es de una magnitud comparable a —¡r~— Entonces

V2 =

noLa magnitud de V2 disminuye debido a que yr ya no es peque-

ño, esto quiere decir que R2 es de una magnitud comparable o

mayor a Zi

2) Al ser (R2+R3) un valor muy alto afectará al funciona

miento del seguidor de emisor de la siguiente manera:

Cuando en un amplificador operaciojial existe en una -

de sus entradas una resistencia de valor muy alto, se

producirá una caída de tensión considerable, causando

el desbalanceamiento del amplificador y por lo tanto

un voltaje ofset a la salida.

Este voltaje ofset a la salida produce alteración en

los voltajes de salida que normalmente el amplifica-

dor operacional deberá tener.

- 51 -

Cólculo de Cl: Una vez elegido el valor de R2+R3 = 300 K-n. se re

emplazará en la relación ~C = Clx(R2+R3)

Despejando Cl se tiene que:

n "£ *v 3,333 seg. , , ln-501 = r '300 K¿ = 1-1 x 10 Faradios

Se eligió Cl = 10/F

La resistencia Rl se la puso para proteger al diodo DI, limita_n

do la corriente de pico a través del mismo. El valor de Rl d_e

be ser pequeño para evitar que el condensador se cargue muy

lentamente.

.El diodo DI'es rectificador de 400 voltios y 2 amperios. La

corriente máxima de pico que el diodo aguantará es normalmente

considerada unas cinco veces su valor nominal (2 AMP)

Imax en DI = 2 x 5 AMP = 10 AMP

El voltaje máximo que podría caer en esta resistencia es: -

Vmdx en Rl = 110 V2 = 155 voltios (en voltaje pico"de cada fa-

se de los generadores)

Por lo tanto el valor de Rl será;

155 VR1 ^^iH 15'5-Sé' eligió Rl = 100-0.

Funcionamiento del Atenuador: El atenuador.es un simple divi-

sor de tensión compuesto por las resitencias R2 y R3. Ver Fi-

gura 5.4

- 52 -

VL

V2

FIG. 5.4

Se conoce que: VI = 155 Vol (110 i/2)

R2 + R3 = 300 K^x

El factor de atenuación se eli9íó de 20 debido a que:

VI 155 VolV2 = — = • — ;rr - = 7,75 Vol. Este valor es aceptable en

las entradas de un amplificador operacional. .

Cálculo de R2 y R3

En el atenuador de la Figura 5,4 se cumple que:

VI R2+R3 ' _. _. R2+R3 300 K^_ ..V2 R3 • 20 , "

Se "eligió R3 = 16 K x.

R2+R3 = 300 K^_-o R2 = 300 K^ - R3 = (300 - 16) K.O. = 284 K

Se eligió 300 K_o_

Con los valores elegidos de R2 y R3 el voltaje V2 será el si

guiente:

V2 = = 155 Vo1 Qnn t i300 KJX+ 16

Potencia disipada en las resistencias R2 y R3

PR3 = Potencia en R3

- 53 -

PR2 = Potencia, en R2

(155 Vol, ~ 7.85DPOPR2 =

PR3 =

R2

(VR3)'R3

300

2

ny ,. ++= 0.07 Watt

(7.85 Vol)16 K_n_

= 0.004 Watt

Se eligió a R2 y R3 resistencias de . -7 Watt.

5.1,2 Seguidor de Emisor

La función del seguidor, como ya se dijo en él Capitulo

anterior, es la de evitar que la impedancia de salida del

atenuador se vea afectada por la impedancia variable .de

entrada que presenta el circuito restador. (de la cual

•se hablara mas detenidamente _cuando se llegue al diseno

del restador).

Funcionamiento del Seguidor de Emisor: Este circuito únicamejí

te sirve como acoplador de impedancias sin alterar la magnitud

del voltaje o sea, que el voltaje en la salida del seguidor es

igual al voltaje en la entrada. El circuito usado es el si —

guiente

Vo-

FIG. 5.5

Se cumplirá que: v3 = ( v2 -vo).A donde "A" es la ganancia

del amplificador operacional y es muy grande (A - ). Vo =V3

por estar unidos a un mismo punto, en.tonces:

- 54 -

v3 = (v2 ~v3)xA

v3 x (i + A) = v2xA

Axv2 1v3 =-- v2 como

"1+A ~ 1+1/A

Por lo tanto: v3 = v2

El amplificador operacional usado es el 5N 72741 P cuyas cara£

terísticas detalladas están en el ape'ndice adjunto al final de

la Tesis.

5.1.3 Restador .

En esta etapa se realiza la comparación propiamente di -

cha de voltaje mediante la resta de 2 niveles de volta -

je, la diferencia es el valor de voltaje en el cual di -

fieren los 2 generadores. El circuito restador utiliza-

do basa su funcionamiento en un amplificador operacional

y es el siguiente:

FIG. 5.6

Sean:

V3A el voltaje (rectificado y atenuado) proveniente de una fa

se del generador A

V3B el voltaje (rectificado y atenuado) proveniente de una fa

se del generador B

- 55 - .

AV la diferencia entre V3A y V3B

Funcionamiento del Circuito: El voltaje a la salida del resta-

dor (AV) es igual A:

\V =-~ (V3A - V3B)K4 . •

La relación -TTT es el factor de multiplicación o amplificación

del circuito, el mismo que se eligió de 20 veces para recupe -

rar la real magnitud de la señal antes atenuada en un mismo

factor. Entonces

La resistencia de realimentación (R5) no debe ser de un valor

muy alto debido a que llegaría a limitar en forma excesiva la

corriente que pasa por esta resistencia haciéndose comparable

a la corriente de entrada del operacional, y de este modo se -

alterarían las condiciones de funcionamiento del restador .

Se eligió R5 = 100 K_n_ . "•

Por lo tanto 100 K-n. ^ _ , 100 K_a. c .,R4 .= —;rr =• o K ^

Impedancias de Entrada del Restador

En la Fiqura 5.7

Zi es la impedancia vista desde 'la entrada negativa del resta_

dor

Z2 es la impedancia vista desde la entrada positiva del resta

- 56 -

V3A __. . V3A - Vx71Z1 = ' .

Entonces:

V3AZl = TTTTT - rr- Dividiendo numerador y denominador por V3A

V3A - VxR4 >

R4Zl =

1 - VxV3A

Se sabe que: Vx = Vy

R5y que Vy = f(V3B) porque: Vy = ^r-^ x V3B

Entonces el valor de Zl dependerá del valor de V3A y V3B; como

estos voltajes son de una magnitud-variable entonces la impe -

sercí

22 = R4 +R5 es un valor fijo .

Potencia en las Resistencias R4 y R5 : El voltaje V3B es de

7.85V en su valor nominal, entonces en el divisor de tensión

constituido por R4 y R5 se cumple que:

V3B _ R4+R5Vy " R5

Despejando Vy se tiene: Vy = = 7.85Vol x

Vy = 7.85V

2

La potencia en R5 será: PR5 = 'j[ ,, . = 0.56 m Watt100 KJT_

- 57 -

2 ,,2La Potencia en R4 será : PR4 = (7'85 " 7-48)—ÍL = Q.027 m Watt

o

R4 y R5 serán resistencias de 1/4 Watt.

5.1.4 Detectores de Voltajei.v<*-

Como AV puede ser una diferencia positiva o negativa se

utilizará en cada comparador 2 diodos. El uno detecta

los voltajes positivos (se polariza directamente), el

otro detecta los voltajes negativos (se polariza invers£

mente). Ver Figura 5.8

D2 Av_-

FIG. 5.8

D2 es un diodo de señal

5,1.5 Sensibilizador de Voltaje

Las funciones del sensibilizador son:

a) Captar la mayor diferencia de' voltaje AV (de los 3

comparadores de voltaje)

b) Si AV es negativa la transformará, a positiva

- 58 -

1

D2

AVa

Q2,

D240

-S-D2

] ,

FIG. 5.9

En la Figura 5.9 se tiene que:

AVI es la diferencia positiva o negativa dada por el. compa-

rador de voltaje 1

AV2 es la diferencia positiva o negativa.dada por el compara

dor de voltaje 2

AV3 es la diferencia positiva o'negativa dada por el compara

dor de voltaje 3 • •

AV(-t-) es la mayor diferencia positiva detectada por los diodos

(D2)

AV(-) es la mayor diferencia negativa detectada por los diodos

(D2)

AVp es el voltaje a la salida del sensibilizador

- 59 - .

Funcionamiento del Circuito: La salida del grupo de 3 diodos

polarizados directamente está concectado a un mismo punto por

lo tanto los 3 diodos (D2) estarán, en la salida, siempre a

un mismo potencial AV( + ) el cual corresponderá a la mayor dife's.

rencia de voltaje positiva dada por los 3 comparadores dé vol-

taje. Igual cosa ocurre con el grupo de los 3 diodos polarizci

dos inversamente, dando como resultado, en la salida de ellos

un voltaje AV(-) correspondiendo a la mayor diferencia de vol-

taje negativa dada por los 3 comparadores. El circuito sensi-

bilizador no es más que un restador de señales en el cual se

cumple que:

AVp = || (AV(+) - AV(-) ) = AV(+) - AV(-)

Si la mayor de las diferencias de voltaje dadas por los 3 com-

paradores es positiva se tiene que:

AVp =AV(+) -AV(-) donde :AV.( + ) > AV(-) entonces:

AVp será un voltaje positivo

Si la mayor de las diferencias es un voltaje negativo se tiene

que:

AV(-)>AV( + ) entonces

AVp - - (voltaje negativo) = voltaje positivo

Como se puede apreciar se ha cumplido con las 2 funciones a) y

b) del sensibilizador.

- 60 -

Las resistencias del restador (R6) se escogieron de un valor

igual debido a que no se requería un factor de multiplicación

para AVp,

Se eligió í ó = 10K.O. y 1/4 Watt (con el mismo criterio expuesto**<*

en el numeral 5.1.3) .

5.1.6 Detector del Error'Máximo Permitido en Voltaje

El error máximo permitido en voltaje es.3.3v (ver Capí-

tulo III). El detector de error debe considerar que -

los voltajes de los 2 generadores son iguales si el voJ.

taje AVp.(que sale del sensibilizador) es menor a 3.3 vol-

tios. El circuito oue c-umnle ssto. "función QS el

te: +15 v

AMD

VDZi

FIG. 5010

En el circuito de la Figura 5¿10 se tiene que:

AVp es el voltaje a la salida del sensibilizador

VDZ1 es el voltaje fijado por el diodo Zener (Dzl)

Vs es el voltaje a la salida del detector de error

- 61 - .

Funcionamiento del Circuito: El circuito en este caso funcio-

na como comparador con un factor de amplificación (A) muy alto

(idealmente oo) , ya que no está limitado por ninguna resisten -c/

cia de realimentación. Entonces el voltaje de salida Vs será:"•4

Vs = A( VDZ1 - AVp)

VDZ1 será el voltaje de error máximo permitido (3.3v).

sí AVp >3.3v=e>Vs será negativo ya que AVp^>VDZl (-15v)

sí AVp^ 3.3v=í>Vs será positivo ya que AVp<CVDZl (+15v)

La resistencia R7 sirve para polarizar al diodo Zener DZ1 el mis

mo que' necesita consumir una corriente mayor a I m A para su óp-

. , . . ..... _timo funcionamiento, por esta razón se eligió IR/ = 10 mA. En-

tonces:

VR7 _ 15v - 3.3v _R7 = IR7 - 10 mA - 1'17 K-°-

Se eligió R7 = 1 K_n_

PR7 = (IR7)2 x R7 = (10 mA)2 x 1 K_n_.= 0.1 Watt

Se eligió una resistencia de 1/2 Watt. .

5.1.7 Indicador de la Igualdad de Voltaje

Debido a que el factor de amplificación "A" en la etapa

anterior (Fig. 5.10) es muy grande,- el voltaje de sali-

da, sea este positivo o negativo, tenderá a crecer hasta

- 62 -

su máximo valor posible (saturación del operacional) .

Este voltaje tiene un valor de +15v (si Vs es positivo)

y -15v (si Vs en negativo) es decir,, los voltajes de pe)

larización del amplificador operacíomal tipo SN 72741P.

Tomando en cuenta el detalle anterior y además que la

señal de salida de cada comparador se conectará a las e_n

tradas de una compuerta NAND la misma: que acepta nive -

les de voltaje máximos de 5.25v , se> decidió limitar el

voltaje Vs hasta un valor de +5v. Para conseguir este

objetivo se usó'un diodo Zener a la salida como, limita-

dor de voltaje, este diodo está polarizado a través de

la resistencia R8. El circuito es el siguiente:

Vs 1 <8 Si

IR8 ^

FIG. 5.11

Funcionamiento del Circuito:

•Si Vs es negativo (-15v) el diodo Zener se polariza directamen

te y no funciona como regulador de voltaje sino que en la salí

da (si) habrá un voltaje de -0.5 voltios (diferencia de poten

cial en la juntura de un diodo polarizado directamente) con res

- 63 -

pecto a tierra. Este voltaje corresponderá a un nivel lógico

de voltaje O , el mismo que avisa desigualdad de voltaje en

los 2 generadores.

Si Vs es positivo el diodo Zener se polariza directamente fi -

jando el voltaje en la salida (51) a 5 V. Este voltaje corre_s

.ponde a un niyel lógico 1 el mismo que avisa igualdad en los

2 generadores.

La corriente necesaria para garantizar el' funcionamiento del

diodo Zener debe ser mayor a ImA. Se eligió 10 mA. Entonces:

po Vs - 5v 15v - 5v . lk, - pp 1k-Ko = rrrrrr = = lK._n__ Ko - lK_ru

IR8 lOmA

PR8 = (IR8)2 x R8 = (10 mA)2 x lK.n.= 0.1 Watt, se eligió una

resistencia de 1/2 Watt.

En la Fig. 5.12 se muestra el circuito completo cuya función es

la' comparación de voltaje entre dos genera'dores trifásicos GA y

GB. . .

Si denominamos a las tres fases del generador GA como R,S,T y a

las tres fases de generador GB como U,V,W; la comparación se ha

.pe entre fase y fase de los dos generadores, es decir entre R y

U, S y V, T y W, Esto determina 'que en una primera etapa del cir

cuito existe tres comparadores de voltaje. Luego el circuito

en una segunda etapa escoge la mayor diferencia de voltaje dada

por los tres comparadores y la analiza si es mayor (indicando de-

- 64 -

'_[_

FIG. 5.12'»

sigualdad de voltaje ) o si es menor (indicando igualdad de vol

taje ) que el error máximo permitido en voltaje (3.3 voltios).

El valor de cada uno de los elementos utilizados en el circuito

se indican a continuación:

;:R1 : 100 _n_ y 1 Watt v

R2 : 300 K_n_ y 1/4 Watt

R3 : 16 K.n_.y 1/4 Watt

R4 : 5 K-/T. y 1/4 Watt

- 65 - . .

R5 : 100 K_n_y 1/4 Watt.

Ró : 10 K^y 1/4 Watt.

R7- : 1 K^y 1/2 Watt.

R8 : l>K.n.y 1/2 Watt.N» '

DI : Diodo rectificador de.silicón de 400 v. y 2 A.

D2 : Diodo de señal

DZ1 : Diodo Zener de 3.3 v., 380 mA, 5 Watt; 1N 5333 B

DZ2 : . Diodo Zener de 5.1 v., 240 mA, 5 Watt; 1N 5338 B

Cl : 10/#F y 450 v.

El operacional utilizado es el SN 72741 P cuyas características

están detalladas en el apéndice adjunto al final de la Tesis.

- 66 -

5,2 Diseño del Comparador Digital de Frecuencia

Como se dijo en el Capítulo IV la comparación de frecuen--v

cia tendrá las siguientes partes:-

a) Limitador y Rectificador de voltaje

b) Cuadrador de Señal

c) Selector Secuencia! de Conteo

d) Contador UP-DOWN

e) Indicador de la Igualdad de Frecuencia

f) Convertidor Digital-Analógico --

5.2,1 Limitador y Rectificador de Voltaje

El circuito utilizado es el siguiente:

ireVF , Vi

I VvWvV1" ~ — i' (J*—I

RQ

DZoO

FIG, 5.13

DZ3 : Diodo Zener de 5,1 voltios

Vf : Voltaje que proviene de las fases de los dos

radares

VI : Voltaje reguladoyrectificado.

- 07 -

Funcionamiento ; El voltaje Vf es alterno; el diodo Ze-

ner se disparará y regulará el voltaje a 5.1 voltios so-

lo con la media onda positiva de Vf, en caso contrario'X

es decir, con la media onda negativa, el diodo zener se

polarizará'directamente como un diodo normal, existiendo

en su juntura una caída de voltaje de 0.6 voltios negat_i

vos con respecto a tierra. Eré.lo Figura 5.14 se puede ver

claramente la acción limitadora y rectificadora del dio-

do zener.

7TFIG. 5.14

Cálculos: El diodo zener se dispara con una corriente mí

nima de 1 mA, por lo tanto se escogió IR9 = ó mA. Entojí

ees:

R 9 - V f - V 1 - (^ - 5 -* )V - 24 9 8 K 'K IR9 6 mA ' '

Se eligió R9 = 24 K.n_

Con el valor escogido de R9 la corriente IR9 =

ó . 3 mA

(155-5.1)V24 K_n_

La potencia en R9 será :

PR9 = (IR9)2 x R9 = (6.3 mA)2 x 24 K_a. = 0.95 Watt

Se escogió una resistencia de 4 Watt,

- 68

5.2.2 Cuadrador de Señal: La señal de voltaje VI (que sale de

la etapa anterior) no es una onda cuadrada, por lo tanto

es necesario transformarla debido a que se trabaja con -•v

circuitos lógicos los mismos que funcionan con dos nive-

les de voltaje : O voltios (O lógico) y 5 voltios (l ló-

gico). El circuito que cumple con esta función es el

llamado disparador Schmitt,- .éste circuito está en el i_n

tegrado tipo SN7413 cuyas características de funciona

miento se encuentran en -el apéndice adjunto. La forma

de onda que se tiene' en la salida del disparador Schmitt

es como la de la Figura 5t15

FIG, 5.15

5.2,3 Selector Secuencial de Canteo : El selector será un cir-

cuito lógico el mismo que debe cumplir con las siguientes

funciones:,

1. Que cuente hacia arriba durante un período de la onda

proveniente-del generador A

2. Que cuente hacia abajo durante un período de la onda

*- 69 -

proveniente del generador B

3. Que lea el dato resultante el mismo que está almacene^

do en los registros.

4. Que después de leer el dato borre el contenido de los

registros y deje listo para un nuevo ciclo de compara

cion.

I

Analicemos las ondas provenientes de los dos generadores

una vez que éstas salen ya del disparador Schmitt (se

asume .que están a diferente frecuencia)

SA

L_— ' 1 l-M-tV 1 L_0 1 r\L/W JL

I í -

! |

L_O 1 MU'W O

i • 'i 1

'i i

uo inuu *t i"i

1 j

j • FIG. 5.16i

Como se puede ver en la Figura 5. Íó',en la distribución del

tiempo de las dos ondas se han definido 4 estados, empe-

zando en el instante ti (ti es un tiempo de inicio que

se escogió al azar) en cada uno de estos estados se cum-

plirá una función diferente, estas son:

Estado N^ 1 : mediante el cual se dará la orden de mida

Estado N2 2 : contar en forma ascendente

_ 70 „f~

Estado N- 3 : No pasa nada

Estado N- 4 : Contar en forma descendente

A cada uno de estos estados se asignará un número bina -

rio mediante niveles lógicos de voltaje como OL o 1L,••*•

así:

X YEstado Ng 1 : O O

Estado N2 2 : O 1

Estado N2 3 : 1 O

Estado N° 4 : 1 1

El paso de un estado' a otro está determinado por:

1. Paso del estado 1 al estado 2: cuando la onda prove -

niente del generador A (SA) suba estando en el estado

1 osea O O en binario.

2. Paso del estado 2 al estado 3: .cuando la onda prove -

niente del generador A (SA) vuelva subir es decir

termine su período

3. Paso del estado 3 al estado 4: cuando la onda prove -

niente del generadorB (SB) suba estando en estado 3

osea 1 O en binario

4. Paso del estado 4 al estado 1: cuando la onda prove -

niente del generador B (SB) vuelva a subir es decir

- 71 -

termina su período.

Estos cuatro estados determinan un ciclo de medida.

Es fácil darse cuenta que los cambios de un estado a otro

ocurren siempre en las transiciones positivas, sean estas"V

del generador A osean del generador B. Por esta razón se

pensó en el uso de un FLIP-FLOP tipo D ya que este cam -

bia la información en su salida (Q) solo con las transi-

ciones positivas en la entrada de reloj . En este FLIP-

FLOP la entrada de reloj sería C1 o C2 y las salidas Q

serían los dígitos binarios X o Y que determinan .los cua

tro estados. Como las ondas de entrada de reloj son dos

(C1 y C2) y los dígitos a la salida Q también son dos - .

(XeY) entonces se necesitará dos FLIP-FLOP tipo D .

Ver Figura 5.17

D • Q

Cp Q

X

-

C2

D Q

Cp Q

Y

QLFIG. 5.17

«- 72 -

Los FLIP-FLOP tipo D serán integrados tipo SN 7474 cuyas

características están detalladas en el apéndice poste

rior.

Sean C1 y C2 las entradas de reloj que determina, duran-A

te sus transiciones positivas el cambio de estado en las

salidas X e Y, la siguiente tabla de verdad mostrará los

estados y cambios que deben.tener Cl y C2 para que X e Y

tengan los dígitos binarios correspondientes a los cua -

tro estados antes ya definidos .

NO

1

2

3

4

Estado

X

0

0

1

1

Actual

Y

0

1

0

1

. Entradas . de Cp

Cl

SA

SA

SB

SB

C2

1

SA

1

SB

Nuevo

X Y

0 1

1 0

1 1

0 0.

Es'tado

hJ2

2

3

4

1

TABÚ 5.1

Explicación de la Tabla: Para que cambie el dígito Y,

la entrada de reloj Cl debe tener una transición positi

va,y para un cambio en X¿C2 debe tener una transición p£

sitiva. Las transiciones en Cl y C2 están determinadas

por las ondas de voltaje SA y SB (ondas cuadradas) a'e la

- 73 -

manera siguiente: Cuando X o Y deben cambiar con una

translación positiva de SA- entonces C2 o C1 deben se-

guir a SA y cuando X o Y cambian con 58, C2 o C1 siguen

a SB. Esto se puede ver claramente en la Tabla 5.1.

El siguiente cuadro explica el procedimiento que impli

ca el cambio de un estado a otro.

Cambio del Estado 1 a 2

Cambio del Estado 2 a 3

Cambio del Estado 3 a 4

Cambio del Estado 4 a 1

Dígitos que cambian Forma de cambio

Y C1 sigue a SA

X e Y

Y "

X e Y

Cl y C2 siguen a SA

C1 sigue a SB

Cl y C2 siguenaSB

De esta manera se consigue-que los dígitos X e Y dete£

minen los cuatro estados correspondientes en una forma

secuencial,

A continuación se presenta una tabla en.la'cual están

expuestas todas las combinaciones que pueden tener

SA, SB, X, Y con Cl y C2 . Esto es necesario para el

diseño de los circuitos lógicos, correspondientes a

una parte del selector secuencial de canteo.

- 74 -

-,¡3!

ESTADO N2 1

ESTADO N^ 2

ESTADO NS 3

ESTADO N2 4

X

0

0 .

0

0

0

0

0

0

1111

1111

Y

0

0

0

0

1111

0

0

0

0 _

1111

5A

0

0

1

1

0

0

1

1

0

0

11

0

0

11

SB •

0

10

1

0

10

1

0

10

1

0

10

.1

Cl

0

0

11

0

0

11

0

10

1

0

10

1Tab, 5.2

C2

1

1

1

1

0

0

11

1111

0

10.

1

Si la Tabla 5.2 representamos en un mapa dé Karnaugt

tenemos que:

1, Para C2

vXY 00 I 01 11 10J00

01

1110

11 I 0

iii ! o

¡ i ! i!

0 1I ¡- ~ —1 1 11

I-1-.10 ~ 1

C2

Tab.5,3

X . SA + X. SB

- 75 -

2. Para C1

00 01 11 10

00 0 0

01 0 0!n n 1 1' ii i

10 •> LT__JJ

0 0n i11 i ii ' ' ii i|i r0 0

C l ' = SB.X -

Tb. 5.4

C1 = SB.X + SA.X = SB.X . SA.X

C2 = Y + X. SA + X.SB = ? + C1 = Y . Cl = Y . C1

"Una vez encontradas las ecuaciones que determinan el com

portamiento de Cl y C2 y por lo tanto de X e Y, se dise-

ñarán los circuitos lógicos correspondientes .

1. Cl = SB.X . SÁ 0 X

SA

xSB

SAX

SBXx A

FIG. 5.18

- 76 ~ •

Uniendo Cl y C2 a los FLIP-FLOP el circuito lógico que

determina los cuatro estados (00,01, 10, 11) es el siguiejí

te:

FIG. 5.19

Las entradas D en los FLIP-FLOP se han unido a las sali-

das Q por la siguiente razón; cuando en un FLIP-FLOP

tipo D hay una transición positiva en la entrada de re -

loj Cp; el contenido en la entrada D pasa a la salida Q

y el inverso a .Q . La información solo puede ser O y 1

entonces si en un determinado momento Q se encuentra en

1 la próxima información diferente que podría venir desdeD

es O y éstq se encuentra en la salida Q .

Una vez disenado el circuito lógico de la Figura 5.19

faltaría por diseñar un circuito lógico que determine los

mandos de borre y lea los cuales sirven para:

mando de lea : una vez que se ha terminado la cuenta as

rrí - 77

cendente y descendente, es necesario dar un tiempo al -

circuito indicador de la igualdad de frecuencia y al cͣ

cuito que convierte la información digital en analógica,

para que cumplan sus funciones. Este tiempo será el que

exista entre las órdenes de lea y borre del que se ha

blará más adelante.

La orden de lea debe coincidir con la orden de mida que

da el circuito de la Figura 5.19 (estado N2 1 ), la mis-

ma que está determinada por el estado binario 00 en las

salida X e Y . Es decir que solo si X e Y son O se pro-

ducirá las señal de lea y un .tiempo después la de borre.

Mnndn de borre una vez que ha transcurrido el tiempo de

lea se mandará una serial para que borre el contenido de

los bits en el contador y de esta manera empezar un nue-

vo ciclo de medida. La señal de lea está determinada -

por el nivel lógico .1 y la señal de borre por el nivel

lógico O , más adelante se explicará la razón de ésto.

El circuito lógico que cumple con estas funciones es el

siguiente:

78 -

Y

Borrar

FIG. 5.20

t.Funcionamiento : Los inversores 12, 13, 14 se los puso

con el objeto de ocasionar una demora entre la señal de

lea y la señal de borre « El tiempo de demora que prod_u

ce cada inversor es aproximadamente. 8 n seg.

Antes de llegar al estado de mida (X e Y no son O lógico)

la tabla de verdad del circuito es la siguiente:

Cl C2 C3 C4 C5 C6 . LEER BORRAR

no lee no borra

Tab. 5.5

Una vez que se ha llegado al estado de mida (X e Y son O

lógico) ocurre lo siguiente :

1. La tabla de verdad antes de que pase el tiempo de de-

mora es:

Cl C2 C3 C4 C5 Có LEER BORRAR

O 1 O 1. O

Tab. 5.6

1 1si lee no borra

- 79 -

2. La tabla de verdad después de que pase el tiempo de

demora es :

Cl C2 C3 ' C4 C5 Có LEE BORRAR

0 1 0 1 0 1 0 O

^ no lee si borra

Tab. 5.7

Con los diagramas de tiempo correspondientes a las seña-

les Cl, lea, y borre de la Fig. 5.21 se aclarará aún mas

el funcionamiento del circuito .

Ci - T~ • MIDA _ 2 _ j— -

C314c5-

Leer

Borrar

[6FIG. 5,21

5.2.4 Contador UP-DOWN

En esta etapa se realiza la comparación de frecuencia pro

píamente dicha la misma que basará su funcionamiento en

el integrado tipo SN74191 que es un contador UP-DOWN y

cuyo funcionamiento y estructura física es la siguiente:

ver Fig. 5.22 .

4

14

5

11- 80 -

15 1 10 9 •

E

CP

LD.

R/C Q A - Q B QC

1 3 3 2 6 7

FIG. 5.22

12

Distribución de las Patas del Integrado SN74191

DOWN/UP (pata N2 5); Si en esta pata existe 1L el conta-

dor cuenta en forma descendente y si existe un OL cuenta

en forma ascendente.

E (pata 4) : con 1L para el conteo y con OL inicia el con

teo.

Cp (pata 14) : por esta pata entrarán los pulsos de reloj

los cuales serán los contados .

L (pata 11) : con OL borra lo que existe en los bits QA,

QB, QC, QD .

QA, QB, QC, QD (patas 3,2,6,7) son las salidas del cont£

dor (bits) .

- 81 -

A,B,C,D (patas 15,1,10,9) : no serán usadas por lo tanto

se conectarán a tierra para evitar ruido .

R/C (pata 13) : sirve para acoplar dos integrados del

mismo tipo._-v

Las patas 8 y 16 que no constan en el dibujo son tierra

y fuente respectivamente.

Nota: Los cambios en la pata E solo deben realizarse

cuando el reloj se encuentre en el nivel ILógico .

Más detalles de este, circuito integrado se encuentra .en

el apéndice adjunto.

La conexión de este contador con el circuito que goberné^

rá su funcionamiento osea, el selector secuencial de co_n

teo, se lo hará de la forma siguiente:

1. Orden de conteo en forma ascendente y descendente

(entrada .a la pata 5). •

Se conoce que el conteo en forma ascendente y descen-

dente está determinado en los estados 2 y 4 (del cir-

cuito de la figura 5.19) los que corresponden a los

números binarios siguientes:

- 82 -

X Y ORDENEstado 2 O 1 Cuente en forma ascendente

Estado 4 1 1 Cuente en forma descendente

En ambos estados "Y" es 1L osea no cambia, como se sabe

que con OL en la pata 5 se cuenta en forma ascendente y•v

con 1L se cuenta en forma descendente se puede conectar

directamente la salida X con la pata 5 del contador ya

que X es OL en el estado 2 y es 1L en el estado 4 justo

lo que se necesita .

2. Orden de Mida (entrada a la pata 4)

Para entrar al estado de mida es necesario parar la

cuenta colocando 1L en la pata 4 del contador, una

.vez que se ha medido (leer y borrar), se inicia otra

vez la cuenta colocando un OL en la misma pata .

Los estados en los que debe parar el conteo son:

X Y ORDENEstado 1 0 0 mida

Estado 3 1 0 no pasa nada

En estos dos estados "Y" es OL .

- 83 -

Los estados en que debe iniciar una cuenta son:

X Y . ORDEN

Estado 2 O 1 cuente en forma ascendente

Estado 4 cuente en forma descendente

En estos dos estados "Y" es 1L .

Entonces 'si tomamos como entrada a la pata 4 el nivel lo

gico Y estaríamos cumpliendo con lo requerido así: se -

tiene OL en los estados 2 y 4 osea inicie el conteo y 1L

en los estados 1 y 3 osea pare la cuenta. Pero también

hay que tomar en cuenta que los cambios de nivel lógico

en la pata" 4 (E) solo deben suceder cuando el reloj se

encuentre en 1L. Entonces es necesario establecer una

tabla de verdad en la cual solo cuando el reloj (Cp) es

1L la salida E (pata 4) es igual a Y .

Y

00

i oL oii

i ii !LJ__

CP Pata

001

' 10011

•4 (E)

01010101

Salida E (Pata

0_ 1

1 _ y ¡

1 101

0 = ? ~!

- - - - - -í

4)

Tab. 5.8

- 85 -c-

Igualdad de frecuencia significará que la diferencia de

frecuencia determinada por el número binario contenido

en los bits del contador UP-DOWN es menor a 0.32 Hz (pa--v

ra un tiempo de relé igual a 15m seg.) y 0.0562 Hz (para

un tiempo de relé de 85 m seg. ) . En eí Capítulo III

se eligió como máximo error de frecuencia a 0.32 Hz pero

se tratará de cumplir con 0.0562 Hz . (ver Capítulo III,

numeral 3.1.3).

El error en frecuencia de 0.0562 Hz significa una apre -

ciación de 5,62 Hz por cada 100 Hz , en el sistema deci-

mal de numeración . Pero esta apreciación es necesaria

saberla en el sistema binario de numeración con el fin de

encontrar el número de bits necesarios para abarcar núme

ros hasta de un valor igual a 0.0562 Hz (en binario) .

Para el efecto se procedió de la manera siguiente :

1 0.0562 Hz . „ , . t j_— __ n es el # de bits necesarios>n 60 Hz

60In

i 9 , -60 0*0562n.ln 2 = In • •/. n = : =— = 10.060.0562 In 2

Entonces es necesario 10 bits.

Como cada contador SN74191 tiene solo 4 bits y se necesi

- 86 -

tan 10 bits entonces serán necesarios tres contadores

los que ya unidos tendrán una capacidad de 12 bits de

los cuales se escogerán los 10 más significativos. Cucm_-v

do los 10 bits son OL se tendrá igualdad de frecuencia

en caso contrario no habrá igualdad. Los 10 bits serán

denominados como Q1, Q2, Q3, Q4, Q5, Q6, Q7, Q8, Q9, Q10

de los cuales Q10 es el más significativo.

El circuito indicador de la igualdad de frecuencia podría

ser a groso modo una compuerta NAND de 10 entradas en la

que todas van a un inversor antes de ingresar a la com -

puerta . Ver Fig. 5.24

s

FIG. 5.24

Funcionamiento : Solo si todos los bits Q1, Q2 Q10

son OL todas, las entradas a la compuerta son 1L (debido

a los inversoresjy la salida de ésta será 1L (después -

- 87 -

del inversor), en los demás casos la salida de la com

puerta será Ol_( des pues del inversor) . Pero conseguir

una compuerta NAND de 10 entradas no fue posible/ entonv

ces se reemplazó el circuito anterior por otro que usa

una compuerta NAND de 4 entradas y dos de 3 entradas

siendo el funcionamiento exactamente el mismo . Ver

Fig. 5.25. '

FIG. 5.25

Una vez obtenida la información (OL o 1L)en la salida R

es necesario retenerla hasta que se produzca el próximo

ciclo de medida y venga otra información, esto se logra-

rá mediante el FLIP-FLOP siguiente:

O

S2

FIG. 5.26

- 88 - •

Solo sí la señal de lea es 1 la información R y W pa-

sará a 52 y 52 y como la señal de lea vuelve hacer 1L -

después de 1 ciclo de medida entonces cada información -'V

permanecerá en 52 y SÍ durante el tiempo de un ciclo de

medida .

La tabla de verdad siguiente mostrará el funcionamiento

del FLIP-FLOP durante dos ciclos de medida consecutivos:

en el primer ciclo habrá igualdad de frecuencia (W - 1L)

y en el segundo ciclo habrá desigualdad de frecuencia -

(B = OL).

L W W Q P 52 52

1 2 Medida 1 0 1 0 1 - 1 0

Durante l a primera medida 1 0 : 1 0 1 1 0

Fin de la primera medida O q q 1 1 1 O

29 Medida 1 1 O 1 O "O 1

Durante l a segunda medida 1 1 0 1 0 0 1

Fin de la segunda medida O ' q q 1 1 O 1

Tab. 5.10

q significa lo que quiera (OL o 1L)

Se puede ver claramente que la información en 52.y SS no

cambia cuando termina una medida sino cuando comienza una

nueva medida (osea después de un ciclo).

- 89 -

5.2.6 Convertidor Digital Analógico

Pensando en la completa automatización del sistema se;x

vio conveniente que el sincronizador dé una señal analó-

gica proporcional al número binario existente en los bits

del contador el mismo que determina la diferencia de fre

cuencia existente entre las ondas que provienen de los

dos generadores a acoplarse . Esta transformación del -

número de pulsos contados a voltajes proporcionales es

la llamada conversión digital- analógica . El circuito

„ _U-Ütí

cipio:

.„ __ , . ._„u - u i l t = a i u I U I I U J . O H

QI--T

FIG, 5E27

Se considera que la diferencia de voltaje entre un nivel

lógico O y 1 es AV

Las entradas QA, QB, QC y QD (de la Fig. 5.27) son los

bits en los cuales se contiene el número binario corres-

pondiente a la diferencia de frecuencia existente des -

- 90 -

pues de un determinado ciclo de medida/ siendo el bit

más significativo QA.

La función del operacional es la de un sumador por lo

que la corriente IT será :

IT = 11 + 12 + 13 + 14

Sean VI, V2, V3, V4 los voltajes en las resistencias

R19 R19 R19 R19 respectivamente, luego :8 ' 4 ' 2 '

V4

" ~ R19 R19 R19 "" R19' " R198 4 2

Ahora consideremos un ejemplo: supongamos que la informo^

ción binaria en QA, QB, QC, QD sea el número 1000 por lo

tanto: QA = 1,QB = 0VQC =0, QD = 0. • Este número bina -

rio corresponde al' número decimal 8 .

Los voltajes en las resistenciasserán ; VI = AV, V2 =0,

V3 =0, V4 = O . Debido a que el bit QA con respecto al

QB tiene la relación de niveles lógicos de 1 a O por lo

tanto la diferencia de voltaje será AV (como se especi

ficó anteriormente); los demás bits están al nivel lógico

Or entonces las diferencias de voltajes entre ellos será

O voltios . Reemplazando estos voltajes en la ecuación

- 91 -

anterior se tendrá que:

El voltaje VT = IT . R20,reemplanzado el valor de IT

se tiene que:

\/T 8 AVVT = x

R19El valor de R20 debe ser < —3— para evitar que el ope

o

racional llegue a la saturación por excesiva ganancia.

C 1 - 1 4-' ' DOA R19 4- V T 8 A V R 1 9En el ejemplo se tomara RzO = —Q— entonces: Vl= 010"x~o~

= AV .

lo que quiere decir que el nivel de voltaje AV represe_n

ta al número 1000 en binario (8 en decimal) .

Como se dijo anteriormente el voltaje AV es la diferen-

cia entre un nivel lógico 1 y un nivel lógico O osea

que: AV = 5 voltios.

Consideremos un segundo ejemplo; en este caso el número

binario será 0111 correspondientes a 7. en el sistema de-

cimal . Entonces QA = O, QB = 1, QC = 1, QD = 1.

Los voltajes serán : VI = O, V2 = AV, V3 = AV, V4 = AV

- 92 -

La corriente IT es :

IT = -;~ (O + 4 AV + 2 AV + AV) =

VT _ 7AV 7AV 'RÍEvr - ^ R19 x K/U - R19 x 8

Entonces el número 7 corresponde a un nivel de voltaje

1/8 menor que el que corresponde al número 8. Generali-

zando tendríamos que cada unidad decimal, en este casofr_e

presenta 1/8 AV así:

El número 5 tendrá un nivel de voltaje 5/8 AV; el núme-

ro 6 tendrá un nivel de voltaje 6/8 AV etc."

Cálculo de R20 : Si consideramos el caso extremo en que

los bits QA, QB, QC, QD están todos al nivel lógico de

voltaje 1L es decir -que la resistencia equivalente a la

entrada del operacional será el paralelo de las 4 resis-

tencias .

. , , R19 ,, R19 ,, R19 ,, R19 R19R equivalente = -g~ // — // — // — rr —

El voltaje VT en este caso es:

WT R20 A 15R20 Aw , , . VTxR19A n :R 9 R19 15

15™ "

fórmula en la cual : AV = 5 voltios

- 93 -

R19 se eligió de un valor igual a 16 KA, por que este

valor es fácilmente divisible para 8,4,2 y además no r_e

presenta un valor muy alto comparado con la resistencia•%

de entrada del operacional.

Reemplazando estos valores en la fórmula anterior se

tiene que:

VT x 16 K.O. 'R20 =

15 V

Se eligió a VT igual 5 voltios (el máximo valor que VT

puede tener).

D0n 5 volt, x 16 KA 16 Ka , n,, ,,KZu ~ ~p p r ~ ; = ^ r p = l.Uoo K_rx

15 x 5 volt. 15

Se eligió R20 = 1 KA.

A continuación se presenta el diagrama completo corres-

pondiente a la comparación de frecuencia (no está repre;

sentado el convertidor digital analógico debido a que

se creyó más conveniente presentarlo junto con el cir -

cuito de control para servomecanismo) .

82'9

'9

IJ

1

- 95 -

5.3. Diseño del Comparador Digital de Fase

Como se dijo en el Capítulo IV la comparación de fase

~>.tendrá las siguientes partes:

1. Detector de fase y defasaje

. 2. Detector del error máximo permitido en fase

3. Medidor del tiempo que las dos ondas permanecen en fea

se

4. Indicador de la igualdad de fase

5.3.1 Detector de .Fase y Defasaje

La función de este detector es determinar que tiempo es_

tan en fase las dos ondas que provienen de los dos gene-

radores y así mismo que tiempo están en defasaje . . Pa-

ra el efecto analicemos el funcionamiento del circuito

•digital conocido con el nombre de "OR" exclusivo y cuyo

diagrama es el de la figura 5.2'9 .

<z\ -

l\ A

00.

D P 1L I1

1

B0101

C0110

FIG. 5.29TAB. 5.11

- 96 - •

En la tabla de verdad del "OR" exclusivo se puede ver

claramente que este circuito distingue dos estados :

a. Cuando A y B están al mismo nivel lógico de voltaje"V

la salida C es OL

b. Cuando A y B están a distinto nivel lógico de voltaje

la salida C es 1L .

Ahora si en las entradas A y B conectamos las ondas pro-

venientes de los dos generadores.(estas ondas se las to-

ma después de los cuadradores del comparador digi'tal de

frecuencia) el circuito "OR" exclusivo distinguirá los

dos estados de la siguiente forma: Cuando las dos ondas

cuadradas (SA y SB) están en fase (es decir al mismo ni-

vel lógico de voltaje) la salida C será OL, y cuando .las

dos ondas están en defasaje (es decir a distinto nivel -

lógico de voltaje) -la salida C será 1L. La siguiente

Figura aclarará lo antes explicado.

FIG. 5.30

- 97 -

Los sectores rayados son los que corresponden a las dos

ondas en fase y los sectores no rayados corresponden a

las dos ondas defosadas. La onda SC es la que se tendrá-v

a la salida del "OR" exclusivo/ la misma que con 1L avi-

sa el tiempo que las dos ondas (SA y SB) -están defasadas

y con OL avisa el tiempo que estas dos ondas están en fa

se

5.3.2 Detector del E ñor Máximo permitido en Fase

oe sane por ex uapnruxo xxx que ex máximo error que ex

sincronizador permitirá en fase es de 1,72 . , este ár\gv_

lo corresponderá a un cierto tiempo en que las dos ondas

están defasadasreste tiempo se lo ha calculado del modo

siguiente: . •

360 .- - seg

1,72° X

Entonces el detector de error deberá ser un circuito tal

que distinga dos situaciones: cuando el tiempo de defasci

je es mayor a QQ /¿¿seg. y cuando el tiempo de defasaje

es menor a 80 ,¿¿seg., esto se consigue con. el siguiente

circuito.

X = o - = °'000085=

- 98

FIG.5.31

Funcionamiento: El condensador se carga .solo con los -

pulsos positivos de la onda SC, estos corresponden a los

pulsos cuya duración es la que las dos ondas de entrada

permanecen defasadas . Si la constante de tiempo del co_n

densador se lo hace mayor a SOy^Seg. se conseguirá que •

los pulsos (de defasamiento) .cuya duración sea -mayor a -

los 80/¿.?eg: permiten que el condensador se cargue a su

máximo valor pico de voltaje; y los pulsos cuya duración

sea menor a 80/¿seg. no permiten que el condensador se

cargue completamente al contrario se cargará a niveles

muy bajos de voltaje..

Cálculos^ ,

Se eligió a RIO = 18 Kxipor que es un valor pequeño en

comparación con la resistencia de entrada que presenta

el transistor TI el cual se lo utilizará más adelante.

La constante de tiempo ~C se eligió de un valor igual a

200y¿¿seg. entonces : ' ' •

t, = RIO x C2 entonces C2 =

- 99 -

Se eligió a C1 = 0,01/ f .

La salida de este circuito irá conectada a la base de un

transistor polarizado de tal manera que funciona como i_n

terruptor electrónico tal como se indica en la siguiente

. +v .Figura : • ~~~|

'"" y-

FIG. 5.32

Cuando C2 se ha cargado completamente (tiempo de defasa-

je de las dos ondas mayor -a 80/( seg.) ' el voltaje VB

es alto y el transistor se satura dando un voltaje VC -

aproximadamente igual a 0. Cuando el-condensador C2 lie

ga a cargarse a niveles de voltaje muy pequeños (menores

a 0.5 voltios) es decir que^el tiempo de defasaje de las

dos ondas es menor a 80/6seg. , el voltaje VB es muy ba-

jo y el transistor se corta dando un voltaje VC igual al

voltaje de polarización del transistor.

- 100 -

Calculo de R11

El voltaje de polarización del transistor TI es 15 voJL

tíos A Para que el transistor funcione como interrup -

tor electrónico es necesario distinguir, en el mismo

dos estados diferentes: saturación (circuito cerrado)

•y corte (circuito abierto).

1. Estado de Saturación: Las condiciones para que el

transistor llegue a este estado son:

a) Que el voltaje que cae e.n la resistencia de cole£

tor sea que el voltaje de polarización.

b) Que el voltaje que cae entre el colector y emisor

sea s " que 0.3 voltios ,

c) Que la corriente de base sea mayor a la corriente

de^colec'tor dividida para

IB - zr-

d) Que el voltaje en la base sea mayor a 0.5 vol

tíos (este voltaje está tomado en base al nivel

lógico O procedente de la onda SC que sale del

"OR" exclusivo).

Tomando en cuenta las condiciones anteriores el cir-

cuito equivalente del transistor en estado de satura

- 101 -

ción es el siguiente:

.15v

FIG. 5.33

El transistor utilizado es el 2N2222A cuyas caracterís-

ticas en detalle están expuestas en el apéndice adjun-

to; el Beta mínimo es 100.

Se eligió IC de saturación igual a 0.35mA , entonces

= 42 K_n_0.35 mA

Se eligió a R11 =47 K^u Con este valor elegido de R11

el voltaje que cae en esta resistencia será? ( 15-0.. 3)v

TD (5 - O c v 6 ) v 4,4_v - n 0, , "TD Trs , D i -IB = -- ^77: - = -rzr? — - 0.24mA =& IB\IC ( jü se eli

K I U lot\_a_ ^"?9" ~"

- r irn \ n ox A\0.35rnA =fe>Oc24mA>000023mAgió 150

lo que quiere decir que se a cumplido la condición c)«

En el cálculo del condensador C2 que se hizo anterior -

mente no se consideró la impedancia de solida del cir -

cuito "ORU exclusivo y la impedancia de entrada del tra_n

sistor TI, la primera ZS en serie con RIO y la segunda

Zi en paralelo con C2 . Considerando que estas dos im-

- 102 -

pedancias no tienen un valor fijo conocido ya que este

depende de algunos factores como por ejemplo: la tem-

peratura, defectos de fabricación etc., entonces fue

más conveniente determinar el valor de C2 en forma ex-

perimentada, el procedimiento fue el siguiente:

+15v

Generador de pulsos de duraciónvariable

^ P[/ ''""~~

r^

J

—

I/s•lm

TI •UoOlLUoCUrlU

•

FIG. 5.34

La compuerta que se vé en el. circuito se la puso para -

simular la impedancia de salida ZS del circuito "OR" ' -

exclusivo.

1. Del generador de pulsos de duración"variable se sacó

pulsos/ cuya duración fue SOy^seg.

2. Se varió el condensador C2 hasta que en el oscilosco

pió se obtenga un voltaje igual al de polarización

del transistor (15 voltios) indicando de esta manera

que el transistor está cortado y por lo tanto que el

condensador C2 no se ha cargado a un voltaje suficiejí

temente alto para que llegue a saturar al transistor..

Entonces se determinó que Cl = O.1 ¿¿faradios .

- 103 - •

Si los pulsos tuvieran una duración mayor a SOy

entonces el condensador C2 si se cargará lo suficiente

para lograr la saturación del transistor . Si los pul-"V

sos tuvieran una duración menor a 80 /¿seg. con mayor

razón el condensador C2 no llegara a cargarse a un vol-

taje tal que pueda saturar al transistor sino que lo

mantendrá cortado.-

La resistencia RIO se la eligió con el siguiente crite-

rio : •

Se sabe que !max: a la saJJ da de un dispositivo digital

(en este caso el "OR" exclusivo) es de 0.5 Amp. con un

voltaje máximo de 5.25 voltios entonces:

5.25v ~ i- . D,n \,. O.o A =&> RIO 10K_n_

RIO '

RIO se eligió 18 K y 1/4 de Watt.

5.3.3 Medidor del Tiempo que las Ondas permanecen en Fase

Este medidor basa su funcionamiento en un circuito ge-

nerador de pulsos, el mismo que utiliza un transistor

unijuntura . El circuito está conectado a la etapa an-

terior (detector de error) de la manera siguiente: •

-+-15 v- 104 -

FIG. 5.35

El circuito empieza a generar pulsos en su salida P s£

lo sí el condensador C3 se ha cargado a un voltaje sufi

ciente-como para disparar al transistor unij.untura ¡

El transistor TI deberá estar cortado (ondas de los dos

generadores con un tiempo de defasaje < a 80//seg.)

para permitir que el condensador C3 empiece a cargarse,

y- tendrá que mantenerse cortado un tiempo tal que perita

ta que C3 se cargue lo suficiente para disparar el tran_

sistor unijuntura, esto quiere decir que las dos ondas

que provienen de los dos generadores deberán mantenerse

este tiempo con diferencia de fase ^ 80/¿seg.

(AcCmax, = 1,72 ) con el fin de permitir al relé, que

pondrá en paralelo a los dos generadores, cerrarse. Ver

Capítulo. IV numeral 4.3,3.

Considerando -que Un relé de velocidad normal se cierra

en un tiempo de 20 m seg, (Ver- Tabla 3.1) se asignó al

tiempo que debe mantenerse cortado el transistor TI

- 105 -

igual a 2 períodos de la onda proveniente del genera

dor es decir:

t = 2 x seg. = 7- = 33,3 m seg.

Este tiempo será también la constante de tiempo para la

carga del condensador C3 ( U3) . Entonces:

. / ,¿,6 r

T3 = C3 x R11 =*R11 = 47

rs " 3 _ 33,3 mseg. _LvO — _ - , T — A-, , , —

R11 47 K_n_

Se eligió C3 = 0.5y¿£F, con este valor elegido la cons-

tante de tiempo ~C3 será : ~C3 = 25 mseg. (un tiempo ra_

' , \e para que el relé alcance a cerrarse).

Se eligió R12 - 470-O-J.R13 = 47_/r_ por ser valores ya

tipificados paira asegurar un funcionamiento óptimo en ..

los generadores de pulsos con un transistor unijuntura.

El voltaje de polarización del generador será el mismo

que el del transistor TI es decir '"+ 15 v .

5,3.4 Indicador de la Igualdad de Fase

A la salida del generador de pulsos se conectará un trají

sistor polarizado con un voltaje de + 5 v. y funcionan-

- 106 -

do como interruptor, este transistor es con el fin de

fijar el voltaje a un valor de 5 voltios (cuando esté

cortado) por que la salida del comparador de fase irá a."*•

un circuifo NAND de tres entradas. Como el transistor

sacará un voltaje invertido en el colector entonces se-

rá necesario volverlo a invertir utilizando un inversor

digital. Ver Figura 5*36

FIG. 5.36

Cálculo de R14 y R15 : Como el transistor T2 funciona

como interruptor electrónico se considerará las mismas

condiciones que en el caso del transistor TI (Ver nume-

ral 5.3.2).

Estado de Saturación:

Se eligió a IC de saturación 1- mA por lo tanto

5 y - 0.3 vR15 =

ImA = 4,7 K_n_

- 107 -

En el estado de saturación se sabe que debe cumplirse

que: IB >¥ =* IB >i = IB > 0.0067 mA

Se elegió IB = 0.08 mA

Entonces R14 =Vp - 0.7 v

0.08 mA

Vp es el voltaje pico de un pulso y este es igual al -

voltaje de disparo del transistor uni'juntura el mismo

que se lo determinará analizando el circuito generador

de pulsos :'V:c=15v

FIG. 5.38

A un tiempo t = O (osea el condensador es'tá a un volta-

je O voltios) Vo = O entonces IE - O .

IR12 rrVccRB1B2 + R12 + R13

RB1B2= a la resistencia interna entre las bases del ^

sistor unijuntura y tiene un valor de 7.5 K_a(este valor

se lo obtuvo experimentalmente).

IR12 =15 v470 + 47n

= 1.871 mA

- 108 -

VBlB2=15v - 1.871 mA(R12+R13)=15v - 1.871 mA(0.517 K^

= 14.033 v

-v

Vp = O.ÓV+/77VB1B2

'rn es el coeficiente intrinceco.de unión y su valor va

• ría de 0.6 a 0.7

Se eligió /#= 0.6

Vp = 0.6 v + O.ó x 14.033 v = 9.02 v . Entonces:

9.02 v - 0,7 v 8.32 v ...K14 = - ~rT7(ó - A - ~ X n"o - r = 1UU0.08 mA 0.08 mA

Potencia en las Resistencias R14 y R15 ;

PR14 = IR14 x VR14 = 0.08 mA x 8.32 v = 0.67 m Watt.

Se eligió una resistencia de 1/4 de Watt.

PR15 = IR15 x VR15 =(1 mA) x 4.7 v - 4.7 m Watt.

Se eligió una resistencia de 1/4 de Watt..

5.4 Diseno del Sistema de Indicadores Visuales

Se determinó que a la salida de cada comparador es ne-

cesario colocar un foco el mismo que se prenderá cuando

- 109

cada comparador indique igualdad, es decir cuando en la

salida de cada comparador exista un nivel lógico de vol.

taje 1L (5 v), esto ayudará al operador a visualisar si>

el voltaje, frecuencia o fase o los tres a la vez ya

han llegado a la igualdad. Los focos están colocados

de la siguiente manera. Ver Figura 5.39

Se eligió IR29 = 0.3 mA

C. de Voltaje

C« de Frecuencia-

C. de Fase

Estos focos son diodos fotoemisores de luz los mismos

que al prenderse con corrientes muy bajas(alta impedancia

de entrada ) sirvieron para este caso.

R29 = = ló.óKíise eligió R29 =-18 Kny 1/4 de Watt

5.5 Diseno del Control para Servomecanismo

El sincronizador además de comparar voltaje, frecuencia

y fase, y mandar una señal para el cierre del relé, tam

bien dará una señal analógica que servirá para el con -

trol del generador a ponerse en paralelo mediante un

servomecanismo, el mismo que podría ser un tema de te ~

sis posterior para así lograr la completa automatiza -

- 110 - •

ción del sistema : puesta en paralelo de dos generadores.

El circuito completo (incluyendo el convertidor digital

analógico) es el siguiente:

Lea

o,}4

SalidaAnalógica

Borre

FIG. 5.40

FLIP - FLOP( P5 .)

La información se la obtendrá de los cuatro bits menos

significativos (01,02/03,04) debido a que una vez que

los dos generadores estén cerca de llegar a la igualdad

de frecuencia, toda diferencia pequeña que aún exista

corresponderá a un número binario cuya capacidad no re-

quiere más de 4 bits. Además si en estos últimos cua «

- 111 - •

tro bits se llega a la igualdad de frecuencia (OL en -

ellos) con mayor razón en los bits más significativos .

Funcionamiento del Circuito: Para explicar el funcioh£

miento antes es necesario aclarar los siguientes pun -

tos:

1. Cuando el contador SN74191 empieza a descender la

cuenta (estando en un número positivo) y pasa 'por O

para luego contar números negativos, la pata 13

(R/C) cambia de l.L a OL en el instante en que el con-

nriQn nm"1 - c i n T i i r ^ ^ o a -i om>-i~ ^ __ -- -- . . - ~ V % ~

esta explicación :

1 1 1 11 1 1 01 1 0 11 1 0 0 - - .1 0 1 1 . -1 0 1 01 0 0 11 0 0 0 Cuenta descendente: números positivos0 1 1 1 (R/C está 1L )0 1 1 00 1 0 10 1 0 00 0 1 10 0 1 00 0 0 1

0 0 0 0 R/C se convierte e OL

0 0 0 10 0 1 0 Sigue la cuenta descendente: números negati_0 0 1 1 vos ( R/C vuelve 'a 1L)

Tab. 5.12

- 112 - -

2. El número binario contenido en los bits -(Q1,Q2,Q3, -

Q4) después de un ciclo de comparación de frecuencia

puede ser positivo o negativo .•v

3. La converción digital analógica y la señal para el

control de servomecanismo se produce durante el esta

do de lea y la información en la salida analógica d_u

ra hasta el siguiente estado de lea el mismo que da

otra información diferente.

4. El funcionamiento del FLIP-FLOP P5 es el siguiente:

a) Si el número binario es positivo la Tabla de ver-

dad del FLIP-FLOP es la siguiente:

R/C L Q Q

MIDA 1 1 1 . 0

LEA 1 1 ' 1 O "

BORRE 1 0 1 0Tab. 5.13

b) Cuando el número binario es negativo (en este ca-

so se debe tomar en cuenta que R/C ya pasó por un

estado transitorio en el cual el nivel lógico de

voltaje fue OL, cambiando de esta manera la sali-

da Q a OL y Q a 1U, luego R/C vuelve a 1L). La

Tabla de verdad es la siguas nte :

- 113 -

R/C L Q Q

MIDA 1 1 0 1

L E A 1 - 1 0 1_*>.

BORRE 1 0 1 0

Tab. 5.14

Con la aclaración de estos cuatro puntos ahora sí se ex

plicará el funcionamiento del control para servomecani_s_

mo (circuito de la Figura 5.40) . Se dividirá la expLi

cación en dos partes:

1. Selección de un Voltaje Positivo

Cuando el número binario almacendnado en los registros

* es positivo, significa que la señal Q tiene un nivel

lógico OL(ver Tabla 5.13)por lo tanto la pata que es

común a los cuatro I!OR" exclusivos y que está unida

a D. también será OL, esto determina que la. informa -

ción que exista' en. Q1,Q2,Q3,Q4 permanezca igual en

la salida de los "OR" exclusivos . Esto sucede debí,

do a que si nos fijamos en la Tabla de verdad de un

"ORlt exclusivo se tiene lo siguiente;

- 114 -

Cuando las entradas A son OL las entradas B son igua

les a las salidas C y cuando las entradas A son 1L

las entradas B son el inverso de las salidas C.>

La información a la salida de los "OR" exclusivos pasa

a las entradas de los FLIP-FLOP tipo D, los mismos que

dejan pasar esta información a sus salidas Q solo sí

la señal de lea (que entra a la pata Cp del FLIP-FLOP)

pasa de un estado OL a 1L es decir tiene una transición

positiva. Una vez que la información ha pasado por los

FLIP-FLOP van a las bas.es,.,de los transistores T3 los

cuales fijan la señal a 15 v e invierten esta informa -

ción en sus colectores/ luego esta información inverti-

da pasa al convertidor digital analógico (cuyo circuito

y funcionamiento ya se explicó en el numeral 5.2.6) el

cual también invierte el signo de la señal de voltaje

que debería corresponder al signo del número binario en

la entrada (en este caso positivo). Entonces la señal

analógica de voltaje/ en este caso, será positiva.

Por otro lado la señal Q que está en OL produce a la s£

lida del restador formado por el operacional OP3 un vol.

taje positivo (cuyo valor estardado por-los dos diodos

D5), el mismo que polarizará directamente al diodo D3

- 115 -

y además . al diodo D4, ocasionando de esta manera la

saturación del transistor T4 y el corte en el transis -

tor T5 con lo cual se bloquea la salida del operacional•>

OP1 (ya que ésta se pondrá a tierra) y dará paso libre

íj - ' al operacional OP2.

• Entonces el voltaje positivo que se encontraba a la sa-

lida del operacional OP1, pasará a través del operacio-

nal OP2 volviéndose a invertir el signo, es decir hacien_

dose un voltaje negativo, este entra a la pata negativa

del^ppera.cional OP4 para nuevamente invertirse a la sa-

lida volviendo de esta manera hacer un voltaje positi -

-W vo.

En resumen cuando el número binario es positivo el vol-

taje analógico- a la' salida del operacional OP4 es tam -

bien positivo.

2, Selección de un Voltaje Negativo

-En este caso el funcionamiento es el opuesto al caso

anterior dando como resultado un voltaje analógico ne

gativo a la salida de OP4 .

• - lió -

Cálculos:

Para la polarización de los transistores T3 como inte -

rruptores electrónicos se tomó en cuenta los mismos cri

terios que para la polarización del transistor TI, y pa_

ra la polarización de los transistores T4 y T5 se tomó

los mismos criterios que en el transistor T2 (Ver nume-

ral 5.3.3) . •

D3, D4 y D5 son diodos de señal .

Se eligió R23 = --R-24- = R27-= R28-=--18 K^_y 1/4 de Watt.

Estos valores se escogieron tomando en cuenta que no -

afecte a la impedancia de entrada de los operacionales.

Cálculo de' R21:

IR21

12-ZD5VD5

FIG. 5.41

Se eligió IR21 = 1 mA

BOI (15-1,2)v 13,8 yr\zx = . r - r ^ / i * = TT~T = J.O.O

ImA

Se escogió 18 K.n-

PR21 = (1 mA)2 x 18 K i. = 0.018 Watt,

Se escogió una resistencia de 1/4 de

Watt.

Las resistencias R26 se eligieron de un valor igual a

- 117 -

150 K_n_ , de un valor alto, para evitar que las co

rrientes de base en los transistores T4 y T5 no se vean

afectadas . Ró sirve para polarizar a estos transisto-

res .

Diseno del Reloj

El circuito del reloj se lo diseñó en base a circuitos

lógicos digitales/ el mismo que es muy simple y es el

siguiente:

Ra = iÜO-n-Rb = 300-1-

FIG. 5.42

Funcionamiento: asumamos que inicialfnente el punto R e_s

tá en OL . . Después del doble inversor (12, -13) la salí

da Cp también será OL, y a la salida del inversor I!,

Cp será 1L.

En estas circunstancias el condensador C4 empezará a

cargarse a través de Ra- y Rb hasta qué eventualmente el

punto R alcanzará un valor interpretado como 1L. Entcm

cesCp cambiará también subiendo el voltaje en la salida

- 118 -

del inversor 13; puesto que el potencial a través de un

condensador no puede cambiar instantáneamente la subida

de voltaje en Cp se realimentará en R haciendo que Cp"V

cambie bruscamente a 1L.

"V

J

Ahora Cp es OL y el proceso se repite en forma inversa

mientras se descarga el condensador C .

Para los valores de las resistencias Ra y Rb indicados

en la Figura, la frecuencia de oscilación es función del

condensador Qide acuerdo a la figura 5.43.

Cálculo de la Frecuencia de Reloj:

Sean fr la frecuencia de reloj y -7— el período de d_u

ración de 1 ciclo de reloj entonces se debe cumplir que:

El tiempo correspondiente al error máximo en frecuencia

( A fmax. - 0.0562H*)dividio!o para el período de dura -

]ción de un pulso de reloj-( -7—) sea a 4 (el re -

sultado de esta división será el número de pulsos de re

loj contenido en el tiempo correspondiente a Afcmax.) ,

Esto se debe a que de los 12 bits que tienen los tres COJH

tadores SN74191 solo se utilizan 10 y los 2 restantes

(menos significativos) se desprecian. Estos dos bits

- 119 -

restantes contienen como máximo 4 números binarios -

(00,01/10,11) es decir cuatro pulsos de reloj que el

contador cuenta . Entonces el número de pulsos de re -

"V

loj correspondientes a un período cuya frecuencia es

¿^fmax. debe ser 4, para considerar la igualdad de fre

cuencia desde cuando los 10 bits más significativos

- sean OL despreciando así cualquier número que pueda es~

tar contenido en los dos bits menos significativos res-

tantes.

Cálculo del Tiempo correspondiente al error máximo en

Frecuencia-: Para este cálculo se utilizó una simple re_

gla de 3 :

.1 Hz - - seg

0.0562 Hz— X X = 937 /¿seg,

Entonces: i S&^' ^ =&937M> seg , x fr 4•J- y

fr = 4 KHz

Con este valor recurrimos al gráfico 5.43 y vemos la ca_

pacidad correspondiente la misma que es C4 igual 035 /¿F,

En la figura 5A4 se representa el circuito completo del

sincronizador digital .

- 122 -

C A P I T U L O V I

.*>CONSTRUCCIÓN Y EXPERIMENTACIÓN

601 Construcción

ó«1 0 1 Comparadores Analógicos de Voltaje

La parte de rectificación y atenuación se la hizo

ien el circuito impreso N2 1f el resto de este com-

parador se. lo armó en una plaqueta especial para

circuitos integrados llamada VECTOR ELECTRONIC0

La plaqueta esta dividida en filas -y columnas las

mismas que se encuentran numeradas: las filas son

74 y las columnas son 38. Las salidas de esta pía

queta están numeradas y son 22, y al otro lado es

tan deletreadas de la A a la Z ( exceptuando I,G,

R,0,Q )<>

El comparador de voltaje usa los circuitos inte-

grados tipo SN72741 P que son amplificadores ope^;

racionales de ocho patas y cuyas características-

están detalladas en el apéndice0El detalle de la -

distribución y conecciones de los elementos el la

- 123 - .

plaqueta lo tenemos en el diagrama 6.4

60102 Comparador Digital de Frecuencia

*Este comparador esta construido en su totalidad en

. el Vector Electronic y ocupa las filas 1 a 74 y las

•columnas 15 a 38, el detalle de armado y conección

' esta en el diagrama 6.4 . _

Los circuitos integrados utilizados en este compa-

rador son:

-ai 1) 1 circuito tipo SN7474 de 14 patas que contiene 2

FLIP - FLQP0 Estos son utilizados en el selector

secuencial de conteo.

2) 5 circuitos tipo SN 7400 de 14 patas que contiene

4 compuertas NAND de dos entradas „ Algunas se uti-

lizan como inversores.

3) 1 circuito tipo SN7413 de 14 patas que contiene 2

>- disparadores Schmitt.Estos son utilizados en el -

cuadrador de señal.

4) 3 circuitos SN74191 de 16 patas que contiene 1 con

tador UP/DOWN.

5) 3 circuitos tipo SN7404 de 14 patas que contiene 6

inversores.$ , '

6) 2 circuitos tipo SN7420 de 14 patas que contiene 2

- 124 - .

compuertas NAND de 4 entradas0 Algunas compuertas

se utilizaron como de 3 entradasD

Las características detalladas de estos circuitos

impresos se encuentran en el apéndice.

El comparador de frecuencia utiliza las salidas E.

•F,H,J/K/L/M/N/PyR de la plaqueta, la salida D es la

conección a tierra.

ELreloj esta armado en el circuito impreso N~ 5.

601.3 Comparador Digital-de Fase '

Este comparador se lo armó en el circuito impreso

N-2, en el cual se utilizaron los siguientes cir-

cuitos integrados:

-1) 1 circuito tipo SN7400 de 14 patas-que contiene 4.

compuertas NAND de 2 entradas.

2) 1 circuito tipo SN7404 de 14 patas que contiene ó

inversores o

En el mismo impreso esta la compuerta cuyas entra-

das son S1,S2,S3 ( salidas- de los 3 comparadores)

y.están también los circuitos adyacentes a esta -

compuerta,, en los cuales se utilizaron los siguien

tes circuitos integrados:

1) 1 circuito tipo SN7420 de 14 patas que contiene

'•*

- 125 -

2 compuertas NAND de 4 entradas,1 de ellas se uti-

lizó como de 3 entradas0

2) 1 circuito tipo SN7400 de 14 patas que contiene 4

compuertas NAND de 2 entradas.

6.1.4 Covertidor Digital Analógico y Sistema para el

control de Sevomecanismo.

Ambos sistemas están armados en el circuito im-

preso N- 3, en el cual se encuentran los siguien-

tes circuitos integrados:

1) 5 circuitos SN72741P de 8 patas qué son amplifi-

cadores operacionales.

2) 2 circuitos SN7474 de 14 patas que contiene 2 —

FLIP - FLO'P tipo D.

3) 1 circuito SN7486 de 14 patas que contiene 4"ORU

exclusivos* -

6 e1«5 Sistema de Indicadores Visuales

Los diodos foto emisores de luz se los a colocado

en la parte exterior frontal de la estructura metá-

lica del sincronizador.

- 126 ~

6.106 Fuente de Poder

La fuente de poder corresponde a +5v y a ±15v,

se encuetra armada en el circuito impreso N24

exceptuando el transistor de regulación de vol-

taje correspondiente a la fuente de +5v, ,. esto

ocurre debido a q.ue es un transistor de potencia

•'m el cual disipaba bastante calor, entonces se lo

colocó en una estructura metálica absorvente del

calor.

•u'

El detalle deestos circuitos impresos N^ 1,2,3,

4y5 se en cuentran en las fotografías adjuntas.

6.1.7 Estructura Metálica Exterior

La estructura metálica se'la hizo de un 'material

llamado TOL y se la distribuyo.de la manera si-

guiente: ' •

A) Parte 'Frontal

1) 3 diodos foto emisores de luz correspondientes a

indicadores visuales de voltaje/ frecuencia y

fase.

2) ó jacks negros ( conectares complementarios de -

las bananas ) correspondientes a las 3 fases del

- -127 -

generador A y a las 3 fases del generador B.

3) 3 jacks rojos correspondientes a : entrada para

hacer el reset al relé, salida al relé , salida

analógica de control para el servo mecanismo.

4) 3 jacks negros que sirven para conección a tierra

y que se encuentran debajo de los 3 jacks rojos.

B) Parte posterior

En esta parte se encuentra el cable para la línea

de "MOv, y el fusible protector ( 1 mA ).

Adjunto a estos detalles están las fotografías

correspondientes.

6.2 Experimentación

La experimentación se la hizo en el laboratorio de

máquinas eléctricas en el cual se utilizó la red

trifásica^ como'generador A y un generador.trifási-

co como generador B el mismo que será el que entre

en paralelo con la red. Se utilizóla red por no dis-

poner de 2 generadores trifásicos. La conección pa-

ra la prueba del sincronizador se la hizo de la ma-

nera siguiente:

- 128 -

FIGURA 6.1

El procedimiento fue el siguiente:

1) Se conecto ambos generadores al sincronizador, el

generador A ( red ) se encuentra ya funcionando a

sus características nominales ( llOv r y 60 Hz ).

2) Se empezó a subir el voltaje de las 3 fases "del ge-

nerador B ( mediante el reóstato de campo ) hasta

ver que la luz indicadora de igualdad de voltaje se

prenda,, si esto sucedía se comprobaba la igualdad de

voltaje mediante los vatímetros V1,V2,V3.

3) Luego se procedió a subir la frecuencia del gene-

rador B ( mediante el aumento de velocidad en el

- 129 -"

motor impulsor ) hasta ver que la luz indicadora de

la igualdad de frecuencia se prenda, si esto su-

cedía se comprobaba mediante el estroboscopio.

4) Una vez ya igualado el voltaje y la frecuencia se

procede a poner en fase alos 2 generadores m'edian-

.te variaciones muy 'pequeñas de frecuencia hasta

'ver que la luz indicadora de fase se prenda.

5) En el instante en que las 3 luces se enciendan ( es-

te instante dura muy poco de 30 a 80 rnSeg. ), por

la salida al relé el voltaje sube de O a' 5V, el

mismo que al ser amplificado conectaría al relé.En

esta experimentación se comprobó esta subida de vol-

taje con el voltímetro V5e

ó) En la salida analógica para el control del servo-

mecanismo se conectó un voltímetro ( V4 ) en el -

cual se observó lo siguiente: cuando la frecuencia

en el generador B era menor a la del generador A

el voltímetro V4 marcabavoltajes positivos y cuan-

do la frecuencia del generador B era mayor a la del

generador A , el voltímetro V4 marcaba voltajes ne-

gativos. Voltajes positivos significa un aumento de

la velocidad en el generador B y voltajes negati-

- 130 -

vos una disminución de velocidad en el generador B,

La aguja del voltímetro tiene flutuaciones peque-

ñas pero muy rápidas debido a que marca un volta-

je por cada ciclo de comparación de frecuencia, ca-

da ciclo de comparación de frecuencia tiene aproxi-

madamente una duración de 2/60 Seg0 = 0.033 Seg.

- 131 - .

Las fuentes de poder utilizadas fueron las siguientes:

2A ¿57)198 + 5 V

Fuente de poder de + 5 v

Figura 6.2

2A + 15 v

Fuente de poder de - 15

15 v

Figura 6.3

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VECTOR ELECTRONIC

CIRCUITOS IMPRESOS DEL SINCRONIZADOR

VISTA FRONTAL EXTERIOR DEL SINCRONIZADOR

EXPERIMENTACIÓN: VARIACIÓN DEL CAMPO DE GB

EXPERIMENTACIÓN: COMPROBACIÓN DE LA IGUALDAD

DE FRECUENCIA CON EL ESTROBOSCOPIO

- 136 -

C A P I T U L O V I I

CONCLUSIONES

^v

I. Una vez hecha la experimentación se comprobó que el sin-

cronizador si cumplía con las condiciones de acoplamien-

to establecidas en el diseño, así:

l..En voltaje: El sincronizador llegó a aceptar hasta un

error de 1 voltio y el calculado era hasta de 3.3 v.

2. En frecuencia: En el Capítulo V numeral 5.2.5 se dijo

que aunque se determinó que el error máximo en fre

cuencia sería 0.3 Hz se tratará de cumplir con 0.0562

Hz, en la experimentación sí se logró cumplir en este

error, pero el sincronizador señalaba igualdad de fre_

cuencia en casos muy esporádicos y'después de un lar-

go intento del operador para obtener esta igualdad

tan precisa . Entonces se decidió aumentar el rango

permisible en frecuencia hasta 0.1 Hz variando la fre

cuencia del reloj hasta 2.4 KHz para este objetivo se

varió el condensador C4 a 0.5/^F (ver Capítulo V, di,

seno del reloj).

- 137 -'

3. En Fase: Cumplió con lo-estipulado en el diseño. P_e

ro es necesario aclarar un pequeño detalle: el foco

indicador de la igualdad de fase se prende con muy p£

ca intensidad de luz (casi no es perceptible a la vis_

taj* debido a que los pulsos,que manda el generador

de pulsos con transistor unijuntura, son de muy poca

duración (en el orden de micro - segundos) Ver Capítulo

V numeral 5.3 .

4. Sistema para el Control de Servomecanismo: Esta se -

nal se presentó con fluctuaciones, las cuales varia -

. ban en forma directamente-proporcional a la variación

_l _ -C _- . . - _ . _ * _ . _I 1 _ . . __ I 1 1 _ut; i .L tíuut;noa.u ue_u yéi it;j. uuOj. u puii«j.5G Sil puj. uj-irj_O f cS

to es debido a que la comparación de frecuencia se la

hace por ciclos cuya duración varía con la frecuencia

del generador. Por lo demás cumple con lo estipulado

en el diseno .

II. La aplicación efectiva de este sincronizador se la puede

lograr si se disena el circuito de servomecanismo para

el control automático de la velocidad y voltaje del gen_e

rador a ponerse en paralelo . Por esta razón me permití

ría sugerir como un tema de tesis posterior, para de es-

ta manera lograr un sistema totalmente automático para

- 138 -'

la conexión de dos generadores en paralelo,

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54/74 FANUUES QF COMPATIBLE TTLCIRCUITS

SSI GATES . . . LOGIC AND PIN ASSIGNMENTS (TOP V1EVVS)

00QUADRUPLE 2-INPUT

POSITIVE-NANO GATES

positiva loglc:

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See paga 86

1A 18 1Y IA ZB ÍY CHD

SNS400/SN7400U, N)

SNS4HOO/SN74HOG(J. N)

SN54LQO/SN74LOOU. N}

SN54LSOO/SN74LSQO(J, N, W)

SN54SOO/SN74SOOU, N, W)

1A 56 - |Y VCC IY . 3A ZB

SN5400/SN7400(W]

SN54HOO/SN74HOOIW)

SN54LOO/SN74LOO[Tl

01QUADRUPLE 2-INPUT

POSIT1VE-NAND GATES

WITH OPEN-COLLECTOR OUTPUTS

positiva logic:

Y = AS

Sea psga 88

02

QUADRUPLE 2-1NPUT

POSITIVE-NOR GATES

positiva io

• Y-AÍB

Seo pago 92

IV 18 ÍA GHO DS JA 3Y

IB 2Y 2A IB GfJD 1A IB I1

SH5401/SN7401U, N)

SNS4LSOi;SN74LS01(J, N, W}

SN5401/SN7401(W)

SN54H01/SN74HQKW}

SN54L01/SN74LOKT)

1A 111 • IV

SN54H01/SN74HOKJ, N)

-,Y *6 ÍA OHO 38 3 A 3Y

10 1Y VCC 2Y 3A

SN54L02/SN74L02(J, ,

SN5-ILS02,'SN7ALS02(J, N, W)

SNS4S02/SN74S02[J, N, W¡

SN54L02/SN74L02(T)

TEXAS I N S T R U M E N T SINCOltl'OK AI LD

1272

SSI

03QUADRUPLE 2-1NPUT

POSITIVE-NAND GAT[

WITH OPEN-COLLECT'

poiitive logic:

See paga 88

04HEX INVERT6RS

positiva logic:

Y - A

See pane 86 -

05HEX tNVERTERS

WITH OPEN-COLLECTi

positivo logic;

Seo pago 88

06HEX INVERTER BUPT

WITH OPEN-COLLECT'HIGH-VOLTAGE OUTt-

positiva íoflic:

Y - A

See pagft 106

FAMILIES OF CORflPATIBLE TTL CIRCUÍTS

SSI GATES . . . LOGIC AND PIN ASSIGNMENTS (TOP VIEWS)

1273

mUoOUADRUPLE2-1NPUT

POSmVE-NAND GATES

WITH OPEN-COLLECTOR OUTPUTS

pojítívo logre'.

Y - A B >

.*' '"

Soe paga 83

." A ,« \ ^U^U^TJTUíTUllJTL

CHE'XINVERTERS ^ ^ M

posítive logíc: J\ T\v. _T\,_

Y " A ' . r \l

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. ' SN5404/SW7404|J, "NISN54H04/SN74H04(J, N)

SN54L04/SN74L04tJ, N)

ScepageBG ' SN54 LS04/SM74LS04U, N. W)• -•- SN54S04/SN74S04(J, N, WJ

\£c tt, íl SA 5Y *"A «y

• nc JwlJ u rijTU lJTUTL

HEX INVERTERS \^ ^^ {^

WITH OPEN-COLLECTOR OUTPUTS

positivc logic: - ' p ] f^\]

Y ^ A SlnjJi njLnirLirLir1A IV !A IV 3A 3Y CKD

SÍJ5405/SN7405U. Ni

SN54H05/SN74HÜ5(J. H)Seo page 88 - SN54LS05/SN74LS05U, N, Wl

SN54S05/SW74S05[J, N, Wl

.

nc • - - • - rUb .HEX INVERTER BUFPERS/DR1VERS.

WITH OPEN-COLLECTOR• HIGH-VOLTAGE OUTPUTS

positivo logic:

Y - A

Soc pago 106 (

Vrr «n <A <¥ 30 3A ir

J-MlRJ^TU r7]_R_XTE/T^^lirLirLinirüriirLLr' 1A te IV IA 2B 2Y CfID

SNS403/SN7403(J. N)

SN54L03/SN74L03(J, NJ

SN54LS03/SN74LS03ÍJ, N, W¡SN54S03/SN74S03[J, N, W)

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5N54L04/SN74L04(T)

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SN5405/SN7405(W1SN54H05/SN74H05ÍW)

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1272

TEXAS INSTRUMENTS 63

54/74 FAMILIÉS OF COMPATIBLE TTL CIRCU1TS

SSí GATES . . . LOGIC AND PIN ASSIGNMENTS (TOP VIEWS)

11TRIPLE 3-INPUTPOSITIVE-AND GATES

poiítive logic:

_• 3B ÍC 3Y GND

SN54H11/SN74H1HJ. NiSN54LS11/SN74LS1 1|J, N, W]SN54S11/SN74S1KJ. N. Wl

1?.

TRIPLE 3-INPUTPOSITIVE-NAWD GATES

WITH OPEN-COLLECTOR OUTPUTS

positivo logíc;

Y - A B C

See paga 88

13DUAL4-INPUTPOSITIVE-MAWDSCHMITTTRIGGERS

poshive logic:

Ses page 98

HEX SCHMITT-TRIGGER

INVERTEHS

positivo logic:

Y - A

pofle 9B

1A IB JY

SN54H11/SN74H1KVV)

36 3C 2r

SN5412/SN7412(J, N, VV)

vcc ZD TC NC IB ia ir

i.c ic 10 IY CND

, N. \VJ

NC— No Internal contíection

i». iv SA ;r aa ir C'<D

SN5414/SN7414(J, N. W)

TEXAS INSTRUMENTSINC (Híl-OliA I l.I>

65

-SCHM1TT-TRÍGGER POSITIVE-MAND GATES AND 1NVERTERSWITH TOTEM-POLE OUTPUTS

SCHW

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TEXAS INSTRUMENTS(NI OJÍ I 'OI ÍA t LO

Í4/74 FAMILIES OF COMPATIBLE TTL CIRCUITS

SS! GATES . . . LOGIC AND PIN ASSIGNM6NTS (TOP VIEWS)

15TRIPLE 3-INPUTPOSITIVE-AND GATES -^•WITH OPEN-COLLECTOR OUTPUTS

positiv» loflíc:

Y -ABC

'

~i"''i -^Sce pago 96

16 •HEX INVERTER BUFFERS/DRIVERSWITH OPEN-COLLECTORHIGH-VOLTAGE OUTPUTS

positivo logic:

Y - A

;

See page 106

17 - .HEX BUFFERS/DRIVERS

-WITH OPEN-COLLECTOR . ' 'HIGH-VOLTAGE OUTPUTS

t .positiva logíc:

Y - A

Sce pago 10G

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IA ID 3A 38 K 3f C«0

5N54H15/SN74H15[J, N, W|ÍN54IS15/SN74LS1S(J. N, ;V)

ÍN54S15/SN74S15(J, N, W)

JíUÍrumRUTU^lr\ lr\ lí\

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5N5417/SN7417(J, N, W)

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N5420/SN7420(W)N54H2Q/SN74H2QIW)

;N54L2Q/SN74L20(T1

C~No Iniornal connoctlon

•

TEXAS I N S T R U M E N T S

21DUAL4-INPUTPOSITIVE-AND'GATES

positivo lOgic!

Y ~ ABCD

Seo page 94

22DUAL4-1NPUTPOSITIVE-NAND GATEEWITH OPEN-COLLECTQ

Y-ABCD

Sea page 88

23EXPANDABLEDUAL4POSITIVE-NOR GATESWITH STROBE

positíve logic:

IY '

X - output of SN£

Seo paga 113

" DUAL4-INPUTPOS1TIVE-NOR GATEW1THSTROBE

positivo Icgíc:v ,

Seo pago 92

POSITIVE-NAND GATES AND iNVERTERS WITH TOTEM-POLE OUTPUTSPOSIT1VE-NAND

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1272

TEXAS INSTRUMENTSINtOKI 'OltA I I. (3

FAIRCH1LD TTL/SS! o 9N74/5474, 7474

DUAL D TYPE EDGE TRIGGEnED FLIP-1-LOP

DESCR1PTION -Tin: 9N7<1/í3<171, 7TM aro udgu iriíjijfri'il dual D lypn flip-flopa wlth diroct cluar and prosol inpuls uml boih Q nnd U oulpun.Inlormytion ot Uiu inpul is iransíerrcxl lo thu ouipuis un tlii: posilivu üdijü of ihc ciock pulsu. Tliuy aru dusiuncd [uru^u in iniídium 10 hiQl' ""»"applicaiions.

Clock irigijonníj occurs ai « voltarjn. luvcl of thc dock pulsti unü is not dirucUy rukucd 10 thu transition timü oí lliu [josilivü ao¡n'l pulse.thu ciock input ihrcshold volluyu luir, buen passcd.tho duta inpui ID} is loduid oui nnd inlornuition prosunt will not bu iranr.[t:rn:d lü liie outpu?

The 9N71/547'!, 7471 havu iho sarnu clocking charíicicristtcs as ihu 9N70/ü'l701 7170'íj:itctl (crino tricjgciurl) flip-flop circuits. Thny can rcs^;ín a signiHcant savincj ¡n syslcni powar di&sipnlion and pnckat¡o count in applicotions whuní input galino is nut rcciuirud. • %

LOGIC AMD CONMECTION DIAGHAM

DIP (TOP VIEW) FLATPAK (TOPVIEW)

1* 13 17 U 10 O 8

D I CPl £[)] O] fll

DI ñol VCC fio?

Positíve logic:LOW ¡nput to presot sets Q to HIGH leve!

LOW input to clear sets Q to LOW level

Preset and clear are ¡ndependsnt oí ciock

SCHEMAT1C DIAGRAM(EACH FLIP-I:LOP)

Componcnt valúes shovvn are xypical.

•TRUTH TABLE (Each Flip-Flop)

ín

INPUTD

• L

H-

- .tn-H

OUTPUT

Q

L

H

OUTPUT

Q ..H

L

NOTES:tn = bit time bofore ciock pulse.tnH.-] = bit timo after ciock pulse.

•LOGIC-DÍAGRAM {EACH FLIP-FLOP)

PRESET

-i. CLEAR

CLOCK(CP)

O Q

5-112

FAÍRCHÍLD TTL/SSI - 9N74/5474, 7474

NDED OPERATIWG CONDIT1ONS

PARAMETfcR

toge VCC

:i uii- Air Temptífíiturc Rañge

Fun Out Iioín ílñdi Output, N

uck Pulse,, Ip(cinck) [Sofe FÍÍJ. G)

•PSOI Pulso, ip(prt:r.ct) tSec Rg. C)

lüíir Pulse, tp(clpor) (Soe Ficj. C)

ON74XM/Ü474XM 9N74XC/7474KC

MIN. TYP. MAX. MIN. TYP.

4.5 . 5.0 - 5.5 . 4.75 5.0

-55 25 125 0 . 25

10

30 30

30 30

3Ü • 30

MAX,

b.25

70

10

UNITS

Volts

"C

U.L.

•ns

ns

ns

e typc; P íor FlBtpak, D íor Ccromic Dip, P íor Pícciic Díp. Sos Packngíníí Iníormntíon.Soctíon íor packaycs availatjle on ihis product.

AL CHARACTER1ST1CS OVER CPGRATING TGÍvlPERATURE RANGE (Unless Otherwise Noted}~_L-'

PARAMETER

Input HIGH Voltoge •

Inpuí LOW VoltñflB

Output HIGH Voltage

Output LOW Voltnge

Input HIGH Current at D

Input HIGH Currení at Preset

• or Clock

Input HIGH Curront

at Clear

Input LOW Current at PresetorD

Input LOW Current at Clear

or Clock -

áutput Shorí Circuit Current

(Note 31

Supply Current

L1MITS

MIN.

2.0

2 A

-20

-13

TYP.(Note 2!

3.5

0.22

17

MAX.

0.8

0.4

40

1.0

80

1.0

120

1.0

-1.6

-3.2 •

-57

-57

30

UNITS

Volts

Volts

Volts

Volts

MA

mA

/JA ;-,

mA

^A .-'••

mA

mA ;

mA '•'.•

mA

mA

mA

TESTCONDITIONS(Note 1)

Guíiríinleed Input

Guaranteed Input

HIGH

LOW *

VCG " MIN., IQH = -0.4 mA

TEST

FIGURE

52 & 53

52 S; 53

52

VCC = M1N., l0L=1GmA j 53

VCC = MAX

Vcc = MAX

,V,N=2.4 V

- v i rj = 5.5 V

VCC = MAX., V|N«2.4 V

VCC = MAX., V i N=5.5 V

Vcc = MAX,V!N=2.4 V

^cc = MAX., Vj[ \ = 5.5 v

VCC = MAX.,V[I,

VOC -MAX

9N74/5474

9N.74/7474

VCG ~ MAX

0 - 0 . 4 V

VGC ~ MAX.

55

55

55

54

54i

55

55

GCHARACTERISTICS (TA = 25ÜCJ

. _ PARAMETER

Máximum Clock Fre.quency

Máximum Input Stílup Time

(vloximtim Input Hold Time

Turn Ofí Duíay Cloar or Preset ío Ouiput

Turn On Dekiy Clear or Preset to Output

Turn Ofí Díflay Clock to Output

- ÍTlirn On Diíloy Clock to Ouiput

L-IM1TS

MIN.

15 .

10

10

TYP.

25

15

2.0

14

20

MAX.

20

5.0

25 '

40

25

40

UNITS

MHz

ns

ns

ns

ns

ns

ns

TESTCONDITIONS

Vcc » 5.0 \'

RUL.ioS

TEST

FIGURE

- G

. - GG

C

C

G

G

lonriilions shown ns MIN'. or MAX., uso tho opproprinto valué spceiíiod ündor rocotumondod opciatinc] condítions íor thfi npplicablc3ü, .

:al limits uro at Vcc = 5.0 V, 2!50C.Tioro than ono outpui should bo shortod al a timo.

í.1

Vi

íi-113

UP/DOWN DECADE AND BíNARY COUNTER

DESCRIPTION-The 93190/54190, 7'}190 and 33191/54191, 74191 are Synchronous Up/Dovvn Counters wilh ennble control prtísotting facílity, single lino up/down control, cascadingfor mulii-decade operatíon and buffcred inputs. The 93190/54190, 74190 is a GCD courHer,wíiile the 93191/54191, 74191 is a 4-bit binan/ countcr. Synchronous operation is providnd byhaving all fiip-flops clocked simultaneously so that the oulpuls change coincident with cach othcrwhen input conduions are mei. This mode of operatíon will elimínate the output counting spikeswhich ar= normally associated with asynchronous (ripple clock} counters.

A HIGH at the enable input inhibíts counting. A LOW at thc enable input and a LOW-to-HIGHctock transition trigqers the íour rnasíer/siave flip-Flops. The enoblu input shouid be changed ontywhen the clock is HIGH. The down/up input determines the direction of the count. When LOW,the count goes up;when HIGH, ihe count goes down.

These ccuntsrs ars fully programmable, The outputs may be presct to any state by placíhg a LOWon the load input and entering (he desired data at the data inputs. The output wiM chango to agreewúa^the daía ir.puis independcntly of the state of ihe clock input. This feoture allo'.vs.thc couníors

'to be uttd-^s modulo-N dividers by simply modifying the count length vviih the preset inputs.

' "Jiígximum/mimmurn count, Tlie lattár output produces a HIGH level output pulse wíth a duration^ aoproximatsiy equal to ons complete cyclc of [he cíock when the counter ovcrflowa or tinder-^ fjb'.vs, The ripp'e clock outptit produces a LOW level ouíput pulso ccjual in width to the LOV/

ievel ponían oí the ciock input when.an cvorflovv or underffow condition oxists. The couníors canbe easily cascacad by feeding the ripple clock output to the enable input of thti íuccoeding counterif paraUeí ciockinn ís used, or to thu clock input if parallel enabling is used. The maximuin/mínimum count output can be used to occomplish look&hsad for hígh specd operalion.

Pov/sr dissipatíon is typtcally 325 mW for either ihe decade or binar»/ versión. Máximum inputclock írequsncy is typicstly 25 MHz antl is guorantesd to ha at least 20 MHz.

PIN ÑAMESLA, B, C. DECP

R/C

QA. QB.Mnx/Min

Lond InputParrillel InputEnable InputClock InputDown/Up InjxitRipple Clock OutputPnrnllül OutputMax./Mín. Output

LOAO1NG1 U.L.1 U.L.3 U.L.1 U.L.1 U. U

10 U.L10 U.L.

10 U.L.

1 Unh Load (U.L.) "-'.DuA HlGH/1.6mA LOW

LOGIC SYMBOL"

11 15 1 10 9

11A 8 C D

931BÍ),-33I91 UAXíMIII

QA Qa °c °D

13 3 2 6 7

Vcc=P¡n 16

GND « Pin 8

93190/54-590,7419093191/50191,74191

COWrvcCTÍOM DIAGnAívlDfP ITOP VIEW)

FLATPAK ÍTOP VIEVVi'

vcc *X-»J l

t i J 11

c KZ^3 10*

syntrlirnnous inputs:LOW input to IO.K! swt1; OA '- A.on - u, ac - c, AIUi QD - n

0-29?.

TTL/MSI * 93130/C419Q, 74190 . 93191/54191, 74191

3GIC DIAGRAMS

, 1 1 1

O.ü

• o i -7_r U .--U L - j

J?

-1 ! 1-

II [

(!«.«. 00111

DECADE COUNTER93190/54130,7^130

U ry

~rtio

BINARY COUNTER93191/5-5191, 7'4191

TYPICAL LOAD, COUNT, AMD IWHIBITSEQUENCE

i o s e 7I I I COUMTUf- [•- "| 1- COUUT [lOlVS—

LOAO

The íollovving sequcnce is Illustrated:

1. Load (presot) 10 BCD soven.

2. Count up to eíglit, ninc (máximum), tero, one, and two.3. Inhibít.

4. 'Count down \o ona, zcro (mínimum), níne, eight, and scven.

DECADE COUNTERS31DO/54190, 7^

Tho íollowinfl soquonco is illustrntod:

1. Load (prcsoí) to binory liiirtccn. •

2. Count up to íourtcün, f i f tnon (máximum), ¿oro, ono, and ivvo.3. Inhibll.

4. Count duwn to ano, ZRCO (mínimum), fif iacn, íounaon, and thiricon.

J_J.I- ' CDUM UP —1-- •-[ t— CtlU'J

l OMl

BINARY COUNTER03191/Ü1101, 7/ilíil

0-293

„,,... ,

TL TYPES SN5486, SW54LOG, SNG4LS86, SN54S86,SN7486, SN74L86, SN74LS8G, SN74S8G

QUADRUPLE 2-1NPUT EXCLUS1VE-OR GATESI1UL 1.1 TIN Ni). DI S /'.'I IM^'J. DrU'MlIbll

scheniatics of ¡nputs and outpuis'86

EOUIVALENTOF

EACH INPUT

TYPICAL OF

ALLOUTI'UTS

6QUIVALENTOF

EACM INPUT

20 h'.l NOM

OFALL O'UTPUTS

EQUIVALENT OF EACH INPUT

•'CC -

12.5 hSl NOM

INPUT

r

TYPICAL OF ALL OUTPUTS

vcc

EQUIVALENT OF

EACH INPUT

2.8 k.n NOM

TYPICAL OF

ALL OUTPUTS

'UO. 'I.SHG. 'SUfi

J, N. OH WPACKAGL (TOP VICW)

MI JA JV

Yr-í'f Prfe--1 Lr;

1A lli 1Y JA ííi JT UNÍ)

! lüyíc: Y =- A CO f* " AH t AB

'L8G

J OR Ñ PACKACE (TOP VIEW1

positivo loyic: Y * A (U B •• AB

'L86

TPACKAGE [TOP

3 Lc

poMlivit IIMJIC; Y - A 0) 1 AB

PUNCTIONTABLE

'\

¿Jjtfi.

hiüh lovul, L •- lovv IOVB!

TYPICAL AVERAGE TYPICAL

TYPE PROPAGATION TOTAL f'OWER

DELAY TIME DlSSIPATION

'86 14 ns 150 mW'L86 55 ns 15 niW

'LSR6 10 ns 30.5 niW

'S8G 7 ns 250 rnW

TEXAS INSTRUMENTSINt (JKI 'Olt A I LO

POVT orrice BOX suu « DM.UAE, ILXAS 73Z7J

l'^-'^'"^^'''^^^^^ " "•'•i''• • • - v 1 ' - . ':..: : •^•'•^'•"-^••^•^Vi.f'vV.-v^¡tí-*-.^fMfc--:-J • • ' • / ' v: •1«-"A'-.:-..(t:r-c-í :•••; vAV^TK -. -i T;.-;;- . ;.

¡ ; . • - ; . - ^ :;^:Jr;r^¿^^

O-

?,í

fVPÉS SN5406, SN748G

1UADRUPLE 2-INPUT EXCLUSIVE-OR GATES

: oiherwise nolod)Supply voltayü, Vcc ($w \t voltacjG

Operating free-air temperatura ranye: SN5486

SN7486 •Storage temperatura range . . . . . . . .

DTE 1: Vollage valuó i aru wilh ruipucl 10 nutvvoft yrounü lurnlirml.

commended operating conditions

. . . . 7 V

. . . . G.G V-55UC 10 r¿'j"C

•• 0°Clo70"C

~G5°C to 150"C

_ *ctrícal characteristics over recornmended operating free-air temperature range (unless oiherwíse noted), _ | .

H High-lwel input voit

L I-otv-levtil inpiii v

npui clamp voltage

Inpui cu r reñí ai máximum inpui voliogeHigh-lcvel inpui cuntínt

mput curren!

Stiort-circutl ouipui curren

y curruní

._ , -iu yu j niA

oni ihown a> MIN or MAX, um iho dppropnoiu valuó tpocided unüer reconimendod operatlno condttions (or ihe tpplicdtilo IVPU-vjiuo-. are nt Vcc - 5 V, TA - 25°C.¡¡Si OOH ouipui i/ioulii bu shoriud ai a limo.

nuisufoc) wnh iho (npuli gjounded and the ouiputs opun.

:hing characteristíbs, VCC = 5 V, TA = 25°C

propopflU'on delay time, low-to-hiod-luvul output^píopaijaiioii dalay irniu. matt-io-lcw-lovol output1: Load circuli ond voiinoo wevuíornii aro íhown oti pa;

absoluto máximum ratings ove,

Supply volttiyu, VQC (sütí Nc-í

Input voltüiju tsee Nott! ^) |

Opuruting ¡ruL'-üir luniporüiurj

Storaya itimptíraturu

WOTCS: 1. VollJi]» v&lues rtiu wilíi f«.4. Input uoluacii musí Liu ío->

recommended operating condí

Supply voltaiju,

Hiijh-lcvel oulpiil curfjjnt.

Low-lüvcl oulput cufítnt, I

Opuraiing Ireu-dir tempera mi e,

electrical characteristics ouerr

PARAMETER

High-luvel inpLow-leviíl inpui volia-jt!

High-lavül oulput voltútjs

l ouipui voliage

lupui currciu al máximum i

viil inpuicurreot

Loiv-lcuul mpul curiüni

Slion-circuit

'CCH Supiily cuircnt, dll outpuiv

'CCL Supply cutruni. .ill outputs'».

1 For conditfons stiown as MIN of M+ Aii lypicji udiuui a,o ai '-V^ • £ VNOTES: 5, ICCH u rnojiuiud wilh

6. ICCL 's msa*wf'*eí wiitt i

swhching characteristics,

PARAMETER^Í

'PLH

'PHL

IPLH

IpHL

"ipl_f-l :-• [>rDp»gditon aulay timit, loipHU '- propatjation iluluy tim«. n>

NOTE; 7: Lontl Clrcutt and vollaflu

TEXAS INSTRUMENTSIN -CQHHOKA I LD

Tv^rt--.^^^^-'^^^''-'^ t í • ' " . '."" ' " • • • • ' • '•'* '-^v-*¿¿feUfe*^^

• . . - • • • • - . . . " • • -, ,, • :.-;'.\.-: /:/.- : /VrV^r«V;^:i-ví--í"?. :v>p'Kv;'.?: . . . •- •".>

EGRATED C1RCUITSTYPES SN52741. SN72741

GENERAL-PURPGSE GPERATiQfyAL AMPLIFíERSHUULCTIN NO. DL S 73U:i(¡3. NOVHMULH 11)70 - RCV ISC O üüPTLMUER 11173

Short-Circuit Proíection

Offsüt-Voítage Nuil Capability

Largo Common-Mode andDifferential Voltage Rangos

No Frequcncy Compensation Rcquired

Low Power Consurnption

No Latch-up

Sanie Pin Assígnments as SN52700/SN72709

schemaiic

SN52741 and SN72741 are gerieral-purpose•alíonal arnplifiers, featuring oífset-voltoge nuil

billty.

***higlrcommon-mode input volt age range and thence oí latch-up make the amplifier ideal (or volt-ollower applications. The devíces are short-cii-protected and the interna) frequency compensa-ensures slabilííy without exrernal componenls. Aralue potentiometer may be connected betweeniffseí nuil ¡nputs to nuil out the oífset voltage asn ín Figure 11.

SN52711 ís characterized for operation over'the•nilíiafy temperature range oí —SS^C to 125°C;¡N72741 is characterized for operatíon írom 0°C

isignments

^LATPACKAGE

TE? srrín r

g> © ~® 6 d

J, JA, OR N DUAL-IN-LIWEPACKACE (TOP VIEW)

í

JP OR P DUAL-IN-L1NE

PACKAGE

ITQP VIEW)

LPLUG-IN PACKACJE

(TOP VIEW1

I) connecuon

PIN 4 IS IN ELGCTBICALCONTACT W1TH THE CASE

TEXAS INSTRUMENTSI N C O I t l ' O H A l CU 1-67

i- 1

• •"•' í •»'. v.jfl

1•M

TYPES SN52741. SN72741GENERAL-PÜRPOSE OPERATÍO^AL AMPLIF1ERS

absoluto máximum ralings over opernting íroo-air tomperature rango íunloss othorwiso notad) operatintj characterisii

Supply volu.tr- VCG* (wcNo.Til)

Supply voltc,;'- VCC— Imn PJf *" UDJÍÍoronuat ¡..pul voltago Itwó Hole 2)

Inpul voMa£3 [üilher input, me Not«i 1 und 3)Volíojo betwoo/i eil/mr olfwl nuil terminal (N1/N2) and VQQ_

DuretiiHi oí oulpiil thorl-rirruil (uto Ñola 4)ConlJnuoui ^-cIjvüvTr <'tn;poliori ni (or balowl 2ü"C freo-aír lempo

Opuruttng f>m úir Hjmp¿r_tiJro longo

Slor*uc n-:iv--'aiurc ranaa

Le»rl tompaifiture 1/1G t^ch ffOm cajo íor 60 íocondi

Luod tempertilura 1/1G inch (rom CK« íor 10 mcondi

sluie (imi No[* 5)

FA.J. JA.JH. or Lpflck,vjtf

N or P pJcUgii

SÍÍG2741

22

-22

¡30

H5

iO.S

unlimiied

500.

-55lo 125

-65 10 150300

2GO .

SN72741

18

-18

i30

US

tO.S

unlrmiut]

500

0 IQ 70

-65 10 150

3CX)

2GO

UNIT

V

V

V

V

V

mW

"C

"C

"C

"C

NOTES: 1. All voh*U« vslutti, unlait oth*cwl»a nol«d, «r« wlth f*tp*ci lo th» i«ro f» [Bf»nCB l*v*l (cround) o( tha lupply vottagm wtisia ir»

7»ro í«íff«rtco t-i-üt;. Uta mldpolrit b»I««Bn VCCÍ *nd VQC—•2. DIH«r*nit»I voltoflot trs el Ui« nonlnverilno Input torminal wiih r«p»<:t 10 ih» Invortlnu Input lotrnlml.J. Th» m«cnhurí» oí m« \npu\l n«uor «xc«ad thu mognliud. oí tho mpply volleg» or 15 volt!, whichevor ÍL [BU.

--<. The out|>uf ír.ay bs thortMJ ;o o'ound or »Mh«' pow«r lupply. Fot th» SN52741 only, ih» unllmliMl duraifon oí itio inori-circuit

appllct =1 (or tmlow! 12S°C ctio i«mp*rt[u(» or 75 C f re«-« i r t*mp*r(iur*.

6. For op«f»ilon Atio,c i:5"C (r**-tlr i»mp»rnur«, r»f«r 10 Dlittp«tion D«r«tlnB Curv«, Flour* 12.

eiectrical characterístics at specified free-aír temperature, VCG+ ~ 15 V, Vcc— = —15 V

PÁRAMETE R

V¡Q Inpul Dfl>«l volUgo

.AViQ[a{jj] OUwji vojjage odjmt range

IJQ ¡npul oftiot current

I|B - Inpuibtcí current

V\ Input voltage rango

Máximum peak-to-peekVOPP

ouiput volt&ge rwing

Latea-iigrtQl diífercntial

volieqe amplificatranr¡ Inpul rasiEíance

ro Ouip'jt roiinance

C¡ Input capaci la nce

.CMñfí . ..h£ommon-mod« rojecu'on rallo

¿V|o/AVcc Supply voliago seníiúvity

[QS .. ••5/iOfK;Írciiit Oiíiom current

¡Ce • Supply ctiifom

F*D Total pOTV3f ditiipation

TESTCOMDITIONST

RS< 10kn

RL - 10 knRL > 10 knRL -2 knR L > 2 kn

RL > 2 kn,

vn - no v

V0 - 0 V,

See Note 6

RS< 10 kn

R S < 10 i-.n

No load,

No fignal

No loAcl,

No tignal

25" C

FulI ranou

25" C

25° C

FulI rango

25°C

FulI r^noa

25" C

FulI rani>fl

25" C

FulI ran&e

25° C

FulI ranga

25° C -

Ful! range

25" C

25a C

25"C

25"C

FulI rango

25° C

FulI rango .

25°C

25° C

FulI rango

25"C

FulI ranoo

SN52741

' M1N TYP MAX

1 5

6

115

20 200

500

SO 500

1500

i12 1.13

i12

24 2B

24

20 26

' 20

50.DOO 200,000

25,000

0.3 2

75

1.4

70 90

70

30 150

150

t25 i40

1.7 . 2.0

3.3

50 B5

100

SN72741

M1N TYP MAX

1 6

7.5

H5

20 200

30-3

80 500

800

í!2 il3

H2

24 28

24

20 26

20

20,000 200,000

15,000

0.3 2

75

1.4

70 90

70

30 150

ISO

i25 i40

1.7 2.8

3.3

50 85

100

UNIT

mV

mV

nA

nA

V

V

Míl

n

pF

iJB

HW

mA

mA

mV/

1 All chirtcisrlitlct tr* tí>*cin<xj untíw op*n-Ioop op«r«llon. Ful| [-WOTC C: Thfi (vr'fíl vslit* «pplln anly •[ fi«qu*ncl*t obov» * fe

no* (or SN62741 h -hundrcd h«ftt b*c«ui

iGBC 10 12B°C »rxi íor SN727<1 li 0°C lo 70°C.* oí ift* *((»cii o( drill «fvJ th*fmtl li*db*ck.

PARAMETt

'r RISC tunti

Ovurihooi

SH Sltw lale al ui

Inpul Offwi Voltag.

d-c outpul voltage 1.

are inscrted in series

Input Offset Curreni

• volts.

Input Bias Current (t

Input Voltage Rangt-

cease íunctíoning prc

Máximum Peak-to-P.

obtaincd withoui WB.

Large-Signal Dilíerer

changc ín díífercniial

Input Resistance (r¡)

OutpuT Resístance (rc

Input Capacitance (C

Common-Mode Raje

amplification. This ii

change ín ínput ofise

Supply Voitage Sens-

voltagcs producíng it.

Short-Circuh Output

10 ground or lo either

Total Power Dissipaii

'load. At no load: PQ

Ríse Time (tr) The tin

Overshoot The quoli

step-íunction change

before and afler thesi

SIew Rate (SR)Thea

rate ¡E monsured bctv.

4-G8 TEXAS-INSTRUMENTS

. ' . • I •

; -:^^*3S^^

TYPES SN52741. SW72741GEMERAL-PURPOSE OPERATIOWÁL AMPUFIERS

4-7Q

PARAMETER MEASUREMENT INFORMATION

INPUT VOLTAGEWAVEFORM

-@uuirur

»PF ^p

7T-^ TEST CIRCUIT

FIGURE 1-RlSE TIME, QVERSHOOT, AND SLEW RATE

TYP1CAL CHARACTERISTICS

INPUT OFFSET CURRENTVi

FREE-A1R TEMPERATURA

INPUT BIAS CURRENT

FREE-AIR TEMPERATURE

•J 300I

í

vcc • - ib vVC C_--1! ,V

I

-6O -*0 -VO O M 4O 60 BO IDO 130 I*O

FIGURE 2

MÁXIMUM PEAK-TO-PEAK OUTPUT VOLTAGEws

UOAD RE.SISTANCE

60 «O ;-0 O » *U £0 BU IOJ 1311 140

FIGURE 3

MÁXIMUM PEAK-TO-PEAK OUTPUT VOLTAGEvs

FREQUENCY

TEXAS I N S T R U M E N T SINCUUI 'OI ÍAI LD

OPEN-LQOP-LARGE-SIGNALDIFFEHENTIAL

VOUTAGE AMPLIFICATIONvs

SUPPLY VOLTAGE

i 7-1O-

1 36

=> 7Á

O

1 M

-¿

E

:

I10

vcc.- 11. v™ VCC • * - tb V • '

1 A - Jíi C

/

/

/

[

. . -,

X^-

„---

—

j, 30

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B I B L I O G R A F Í A

1. Máquinas de Corriente Continua

Charles S. Siskind (H.A.S.A.) 1967

2. Máquinas Eléctricas

Arnóld Wagner; ED. Gustavo Gilí, 1966

3. Análisis y Diseño de Circuitos Electrónicos

Paul M. Chirlian; Me Graw - Hill, 1970

4. Circuitos de Pulsos, Digitales y de Conmutación

Millman y Taub; 'Me Graw - Hill, 1969

5. Circuitos Integrados Lineales R.C.A

ED. Arbó 1970

6. Física y Electrónica de los Semiconductores

E.J. Cassignol; Biblioteca Técnica PHILIPS, 1970

7. Circuitos de Pulsos

Constantino H* Noupis/Jerzy Lubelfeld; Fondo Educati'

vo Interamericano, S.A. 1974

8. Digital Sistems

Hardware Organization and design Frederick J.Hill

and Gerald R. Peterson; ED, John Wiley & Sons, Inc0

1973