4.4. introducción a los sistemas introducción a los...

4.4. Introducción a los sistemas Introducción a los sistemas i li lsecuencialessecuenciales

Fundamentos de los ComputadoresGrado en Ingeniería Informática

IntroducciónIntroducción

La capacidad de memorización es básica para el diseño de sistemas digitales complejos

Los elementos de memorización hacen posible que el comportamiento de un circuito dependa no sólo de las entradas actuales, sino también de las anteriores

Los objetivos de este tema son: Definir los sistemas secuenciales: circuitos capaces de recordar los valores

anteriores de las entradas Definir el concepto de circuito biestable y su uso en la implementación de

i i lsistemas secuenciales Describir el diseño y comportamiento de distintos tipos de circuitos

biestablesbiestables

Introducción a los sistemas secuenciales 2

Estructura del temaEstructura del tema Introducción P i i i bá i d l i t i l Principios básicos de los sistemas secuenciales Circuitos biestables

El bi bl SR El biestable SR▫ Carrera crítica▫ El biestable SR sincronizadob estab e S s c o ado

El biestable JK El biestable D El biestable T

Biestables con entradas asíncronas Biestables activos por flanco Resumen y bibliografía


Sistemas combinacionalesSistemas combinacionales

Los sistemas combinacionales se caracterizan por el hecho de lid l l l i t ti d l lque sus salidas se calculan exclusivamente a partir de los valores

actuales de las entradasi d i i d d l h id Este tipo de circuitos no es capaz de recordar lo que ha ocurrido

en el pasado, lo que limita sus posibles aplicaciones para el di ñ d i t l jdiseño de sistemas complejos

x0 y0 {x0, x1, … xm} ≡ Xtconjunto de puertas

lógicas

0

x1

xm…

y0

y1

yn…

{ 0, 1, m} t

{y0, y1, … yn} ≡ Yt

lógicas

Yt = F(Xt)


Sistemas secuencialesSistemas secuenciales

La principal diferencia de los sistemas secuenciales es que t d i l it d lposeen componentes de memoria que les permiten recordar lo

sucedido en el pasadod i d d l i l id d l Se denomina estado del sistema al contenido de los componentes

de memoria, el cual depende de los valores anteriores de las t d d l i tentradas del sistema

conjuntox0 y0 {x0, x1, … xm} ≡ Xtconjunto

de puertas lógicas

x1

xm…

y1

yn…

{x0, x1, … xm} Xt

{y0, y1, … yn} ≡ Yt

memoria Yt = F(Xt, Xt-1, Xt-2 , …)


Sistemas secuencialesSistemas secuenciales

Los sistemas secuenciales se caracterizan por el hecho de que sus lid l l j t t ti d l t d d l i tsalidas se calculan conjuntamente a partir del estado del sistema

y los valores actuales de entrada

El término secuencial indica que el estado del sistema, y por tanto sus salidas, depende de la secuencia de valores de entrada hasta el momento presente

Dado que los componentes de memoria son finitos, el tamaño de q p ,la secuencia recordada y el conjunto de posibles valores del estado también será finito


Tipos de sistemas secuencialesTipos de sistemas secuenciales

Los sistemas secuenciales asíncronos son aquellos que cambian l l d l t d l lid i h biel valor del estado y las salidas siempre que hay un cambio en

los valores de entrada

Los sistemas secuenciales síncronos sólo cambian el valor del estado y las salidas en instantes de tiempo fijos determinados porestado y las salidas en instantes de tiempo fijos determinados por una señal de reloj


Estructura del temaEstructura del tema

IntroducciónP i i i bá i d l i i l Principios básicos de los sistemas secuenciales

Circuitos biestables El biestable SR

▫ Carrera crítica▫ El biestable SR sincronizadoEl biestable SR sincronizado


Biestables con entradas asíncronas Biestables activos por flanco Resumen y bibliografíay g


Elementos de memoriaElementos de memoria

El circuito más simple posible que es capaz de recordar un valor b l tá f d d t NOTbooleano está formado por dos puertas NOT

Este circuito se representa habitualmente con los dos inversores porientados en la misma dirección y con dos salidas Q y Q’ que tendrán valores complementarios


Elementos de memoriaElementos de memoria

El circuito se denomina biestable porque puede mantenerse de f t t l t t bl l i d d t d iblforma totalmente estable en cualquiera de dos estados posibles: 0 y 1

Estado 0 Estado 1Estado 001

Estado 110

0 1 1 0

Este biestable básico es capaz de memorizar el valor de un bit, l di ñ l it á ñ l d t daunque los diseños reales necesitarán señales de entrada para

actualizar su valor


El biestable SREl biestable SR

Un biestable SR es un circuito con dos entradas y dos salidas que t d d t NOR t d d f dconsta de dos puertas NOR conectadas de forma cruzada


El biestable SREl biestable SR

Al ser un circuito secuencial, el estado de un biestable SR d d t t d l l d t d d l t d t ldepende tanto de los valores de entrada como del estado actual del circuito

lid i l d l d l bi bl La salida Q permite conocer el estado actual del biestable, mientras que Q’ es el complemento de Q

Las señales de entrada tienen el objetivo de cambiar el valor booleano almacenado por el biestable Cuando se activa la señal S (set) el biestable almacena un 1 Cuando se activa la señal R (reset) el biestable almacena un 0 Cuando las dos señales están desactivadas el biestable permanece en el

estado actual La activación de las dos entradas a la vez no debe permitirse La activación de las dos entradas a la vez no debe permitirse


Tabla de transicionesTabla de transiciones

El comportamiento de un biestable se define utilizando una tabla d t i i l l i di l i i t t d d l lidde transiciones, la cual indica el siguiente estado de las salidas en función de las entradas y el estado actual de las salidas

i d l bl d i i d b i A partir de la tabla de transiciones puede obtenerse una ecuación característica que defina el biestable


Tabla de excitaciónTabla de excitación

Otra forma de definir el comportamiento de un biestable es d t bl d it ióusando una tabla de excitación

Esta tabla nos muestra el valor que debe aparecer en las entradas d l i i li d i d i iS y R del circuito para que se realice una determinada transición

en el estado de la salida Q del biestable


Diagrama de estadosDiagrama de estados

Una tercera forma de caracterizar un biestable es por medio de di d t dun diagrama de estados

Cada estado se representa con un círculoU t i ió t t d t fl h Una transición entre estados se representa con una flecha

Las flechas se etiquetan con los valores de las señales de entrada l t i ióque causan la transición


Comportamiento de un biestable SRComportamiento de un biestable SR

Este cronograma muestra el comportamiento de un biestable SR i dsuponiendo que:

El estado inicial del biestable es 0C d t ti t d d 1 4 id d d ti Cada puerta tiene un retardo de 1,4 unidades de tiempo



En el instante de tiempo t0 se activa la señal S, por lo que el t d d l bi t bl 1estado del biestable pasa a ser 1

En el instante de tiempo t1 se desactiva la señal S, pero el estado d l bi bl i i ddel biestable sigue siendo 1



En el instante de tiempo t2 se activa la señal R, por lo que el t d d l bi t bl 0estado del biestable pasa a ser 0

En el instante de tiempo t3 se desactiva la señal R, pero el estado d l bi bl i i ddel biestable sigue siendo 0



En el instante de tiempo t4 se activa la señal S, por lo que el t d d l bi t bl 1estado del biestable pasa a ser 1

En el instante de tiempo t5 activa la señal R, por lo que las dos d i l i ientradas están activas al mismo tiempo



Mientras S y R estén activas al mismo tiempo las dos salidas Q y Q’ ld á 0Q’ valdrán 0

La señal S se desactiva primero en t6, por lo que el estado del bi bl i i d l i l d dbiestable pasa a ser 0 y sigue siéndolo incluso después de que se desactive la señal R en t7


Carrera crítica en un biestable SRCarrera crítica en un biestable SR

La activación de las dos entradas al mismo tiempo se considera bi ió hibid t ti d bi t bl iuna combinación prohibida en este tipo de biestables, ya que si

las entradas S y R cambian al mismo tiempo no se puede predecir el valor de salidapredecir el valor de salida

Dando por hecho que las puertas tienen el mismo retardo ambas Dando por hecho que las puertas tienen el mismo retardo, ambas salidas valdrán 1 al mismo tiempo, luego valdrán 0 al mismo tiempo y así sucesivamentetiempo y así sucesivamente

Esta oscilación en los valores de la salida, comúnmente llamada ,carrera crítica, continuará hasta que vuelva a producirse un cambio en alguna de las entradasg


Carrera crítica en un biestable SRCarrera crítica en un biestable SR En los instantes de tiempo t8 y t9 se activan las señales S y R

respectivamente, para luego desactivarse al mismo tiempo en el iinstante t10

El estado del biestable será 1 en el instante t10+1,4. Luego será 0 tras el retardo de puerta (1,4 más) y continuará oscilando


Carrera crítica en un biestable SRCarrera crítica en un biestable SR

Si las puertas NOR del biestable no tienen exactamente el mismo t d l l d lid d d á d ál l t NORretardo, el valor de salida dependerá de cuál sea la puerta NOR

más rápida

Dado que no se puede asegurar que dos puertas tengan el mismo retardo o no, si las señales de entrada cambian al mismo tiempo el siguiente estado es indefinido

Como consecuencia, cuando se diseña un circuito con biestables ,SR hay que asegurarse de que las señales S y R nunca cambien de valor al mismo tiempop


El biestable SR sincronizadoEl biestable SR sincronizado

Un biestable SR sincronizado dispone de una tercera entrada de t l C h bilit d h bilit l f i i t d lcontrol C que habilita o deshabilita el funcionamiento del

biestableC d l ñ l C l 1 l bi t bl tá h bilit d t Cuando la señal C vale 1 el biestable está habilitado y se comporta como un biestable SR

Cuando la señal C vale 0 el biestable está deshabilitado y permanece en su Cuando la señal C vale 0 el biestable está deshabilitado y permanece en su estado actual con independencia de los valores de las entradas

El término “sincronizado” hace referencia al hecho de que la entrada de control C suele conectarse a la señal de reloj del jsistema


Biestables activos por nivelBiestables activos por nivel

Este tipo de biestable suele denominarse activo por nivel porque tá h bilit d i l t d d t l C té lestán habilitados siempre que la entrada de control C esté en el

nivel activoMi t l ñ l d t l té ti l i bi l t d Mientras la señal de control esté activa cualquier cambio en las entradas del biestable afectará al estado del mismo

Cuando la señal de control está inactiva el biestable se comporta como un Cuando la señal de control está inactiva el biestable se comporta como un elemento de memoria, ya que recuerda el estado anterior con independencia de los valores de entrada

El diseño de un biestable SR sincronizado (SR-C para abreviar) puede realizarse de forma que la entrada de control C sea activa a nivel alto o activa a nivel bajo


Comportamiento de un biestable SRComportamiento de un biestable SR--CC

Este diagrama muestra un biestable SR sincronizado activo a i l lt í l t bl d t i i d finivel alto, así como la tabla de transiciones que define su

funcionamiento



Este cronograma muestra el comportamiento de un biestable SR i dsuponiendo que

El estado inicial del biestable es 0C d t AND+NOR ti t d d 2 0 id d d ti Cada puerta AND+NOR tiene un retardo de 2,0 unidades de tiempo



Aunque la señal S se pone a 1 en t0 el estado del biestable 0permanece en 0

El cambio de estado del biestable a 1 solo se permite cuando se i bi l lactiva también la señal C en t1



Una vez que C se desactiva en t2, los cambios de las entradas en t t f t l t d d l bi t blt3 y t4 no afectan al estado del biestable

Dado que R permanece a 1 cuando C vuelve a activarse en t5, el d d l bi blestado del biestable pasa a ser 0



Los flancos de las señales no son instantáneos, es necesaria una d t i d tid d d ti l ñ l bi d ldeterminada cantidad de tiempo para que la señal cambie de valor Antes del cambio de flanco hay un tiempo de establecimiento (tsetup) en el

que comienza el cambioque comienza el cambio Después del cambio de flanco hay un tiempo de mantenimiento (thold) en el

que la señal se estabilizaq

Las señales de entrada del biestable no deben cambiar durante el Las señales de entrada del biestable no deben cambiar durante el tiempo que dure un flanco de subida o bajada de la señal C



Por ejemplo, en el tercer pulso de la señal C El intervalo t11 – t12 debe ser mayor que el tiempo de establecimiento

previo al flanco El intervalo t t debe ser mayor que el tiempo de mantenimiento El intervalo t12 – t13 debe ser mayor que el tiempo de mantenimiento

posterior al flanco


El biestable JKEl biestable JK

El objetivo del biestable JK es eliminar el problema que supone l di ñ bi t bl SR l t hibidpara los diseños que usan biestables SR el tener prohibida una

combinación de valores de entrada

El biestable JK es similar al biestable SR, ya que las señales de entrada J y K son equivalentes a las señales S y Rentrada J y K son equivalentes a las señales S y R

La principal diferencia es que el biestable está diseñado para La principal diferencia es que el biestable está diseñado para cambiar de estado cuando las dos entradas J y K se activen al mismo tiempo, por lo que no hay necesidad de prohibir esta p , p q y pcombinación de valores de entrada



Para diseñar un biestable JK podemos partir de un biestable SR La salida Q se realimenta a la entrada R, haciéndole un AND con la señal

de entrada K La salida Q’ se realimenta a la entrada S haciéndole un AND con la señal La salida Q se realimenta a la entrada S, haciéndole un AND con la señal

de entrada J



La única diferencia entre el funcionamiento lógico del biestable JK t l SR d ti l iJK con respecto al SR aparece cuando se activan al mismo tiempo las dos entradas J y K

Si l t d d l bi t bl 0 l ti l t AND Si el estado del biestable es 0, solo se activa la puerta AND cuyas entradas son J y Q’, por lo que el biestable pasa al estado 1

Si el estado del biestable es 1 solo se activa la puerta AND cuyas Si el estado del biestable es 1, solo se activa la puerta AND cuyas entradas son K y Q, por lo que el biestable pasa al estado 0


El biestable JK sincronizadoEl biestable JK sincronizado

El diseño de un biestable JK sincronizado sería similar al diseño d bi t bl SR i i d i l d ñ l d t lde un biestable SR sincronizado, incluyendo una señal de control C para habilitar su funcionamiento


El biestable DEl biestable D

El principal problema de los biestables SR es que los diseñadores t b j ll d b t di t d l t dque trabajan con ellos deben estar pendientes de que las entradas

no cambien a la vez

Este problema puede solucionarse modificando el diseño del bi t bl SR ól t ñ l d t d d dbiestable SR para que sólo tenga una señal de entrada, dando lugar al biestable D

La señal de entrada D se conecta a la señal S, mientras que a la ñ l R l i d D l i S Rseñal R se conecta la inversa de D, lo que garantiza que S y R no

cambiarán al mismo tiempo


El biestable D sincronizadoEl biestable D sincronizado Un biestable D también puede tener una entrada de control C que

habilite su funcionamiento convirtiéndose en un biestable activohabilite su funcionamiento, convirtiéndose en un biestable activo por nivel

Retardo del inversor: 1 0 Retardo del inversor: 1,0


Comportamiento de un biestable DComportamiento de un biestable D Este cronograma muestra el comportamiento de un biestable D

sincronizado suponiendo que El estado inicial del biestable es 0 La transición 01 retrasada 4 (camino: D_Nor inferior_Nor superior)

La transición 10 retradada sólo 3 (camino D_inversor_Nor superior)


Comportamiento de un biestable DComportamiento de un biestable D Cuando la señal C se activa en t1, el estado del biestable pasa a 1

ya que la señal D también está activadaya que la señal D también está activada Cuando la señal C se activa en t4, el estado del biestable pasa a 0

ya que la señal D está desactivadaya que la señal D está desactivada


Comportamiento de un biestable DComportamiento de un biestable D

Si D hubiera cambiado durante los pulsos de reloj entre los i t t t t t t l t d d l bi t bl h bi bi dinstantes t1 – t2 y t4 – t5, el estado del biestable hubiera cambiado siempre que el cambio de D hubiera ocurrido antes de tsetup


Comportamiento de un biestable DComportamiento de un biestable D

Al activarse C en el instante de tiempo t7 el estado del biestable á 1 t +4 D tá tipasará a 1 en t7+4 porque D está activa

Cuando D se desactive en t8 el estado del biestable pasará a 0 i l i l d isiempre que el intervalo de tiempo t8 – t9 sea mayor que tsetup


El biestable TEl biestable T

El biestable T (toggle) representa un diseño alternativo de bi t bl l ñ l d t dbiestable con una sola señal de entrada

Este biestable consiste en un biestable JK al que se han d l d d i l d dconectado las dos entradas a una única señal de entrada

Siempre que la señal de entrada T sea 0, tanto J como K están a 0 y el t d d l bi t bl biestado del biestable no cambia

Siempre que la señal de entrada T sea 1, tanto J como K están a 1 y el estado del biestable cambiaestado del biestable cambia


El biestable T sincronizadoEl biestable T sincronizado

Un biestable T también puede tener una entrada de control C que h bilit f i i t i tié d bi t bl tihabilite su funcionamiento, convirtiéndose en un biestable activo por nivel


Entradas asíncronasEntradas asíncronas

Los biestables pueden disponer de entradas asíncronas i d di t d l ñ l d l jindependientes de la señal de reloj

En general, las entradas asíncronas se utilizan para poner el estado del biestable a 1 (preset) o a 0 (clear) antes de su funcionamiento normal

La necesidad de inicializar el estado del biestable se debe a que, por ejemplo, al conectar un circuito a la corriente no se puede p j p , ppredecir cuál será el estado inicial del biestable


Entradas asíncronasEntradas asíncronas Al ser asíncronas, estas entradas tienen prioridad sobre el resto

de las operaciones síncronas por lo que cuando las entradasde las operaciones síncronas por lo que, cuando las entradas asíncronas están activadas, el resto de entradas son ignoradas

Mientras una de las entradas asíncronas esté activada, el biestable permanecerá en el estado impuesto por ella con i d d i d l d á dindependencia de las demás entradas Cuando la señal de puesta a uno preset está activada, la salida Q será 1 y

la salida Q’ será 0la salida Q será 0 Cuando la señal de puesta a cero clear está activada, la salida Q será 0 y

la salida Q’ será 1


Biestable D con entradas asíncronasBiestable D con entradas asíncronas

Como ejemplo, este diagrama muestra un biestable D i i d t d í ti i l ltsincronizado con entradas asíncronas activas a nivel alto, que

puede diseñarse fácilmente a partir de un biestable SR


La señal de reloj del sistemaLa señal de reloj del sistema El funcionamiento de los circuitos sincronizados está regulado

por medio de una señal de reloj que digitaliza el transcurso delpor medio de una señal de reloj que digitaliza el transcurso del tiempo

El valor de la señal de reloj cambia de 0 a 1 y viceversa a intervalos fijos, de una forma cíclica y continua

0 1 0 1 0 1 0 1 0 1 0 1 0 1

Al ser una señal digital, el reloj divide el tiempo en una secuencia de instantes cada uno de los cuales se identificasecuencia de instantes, cada uno de los cuales se identifica alternativamente con un 0 o con un 1


Activación por nivelesActivación por niveles

Los biestables activos por nivel están habilitados siempre que la ñ l d l j d l i t tá i l d t i dseñal de reloj del sistema está en un nivel determinado, ya sea

cero o uno

P j l t di t t bi t bl D t d Por ejemplo, este diagrama muestra tres biestables D conectados en cadena y con una misma señal de reloj

L l i d l bi 01 d 4 id d d i La latencia del cambio 01 es de 4 unidades de tiempo La latencia del cambio 10 es de 3 unidades de tiempo


Problemas de la activación por nivelesProblemas de la activación por niveles

El objetivo de este circuito es que el valor X entre en el primer bi t bl d t l i l d l j l dbiestable durante el primer pulso de reloj y luego vaya pasando a los siguientes biestables en los pulsos de reloj posteriores

i b d l Sin embargo, como puede verse en este cronograma, el funcionamiento del circuito es distinto del esperado


Problemas de la activación por nivelesProblemas de la activación por niveles

El circuito anterior ha funcionado de forma errónea debido a que l l d l j d b d i del pulso de reloj duraba demasiado

Aunque pueda parecer que reducir el ancho del pulso hasta i l l l d d l bi bl d l l iigualarlo al retardo del biestable podría ser la solución, esto presentaría varios problemas El retardo del biestable no siempre es el mismo, por lo que un pulso que

sirva para poner un biestable a 1 puede no servir para ponerlo a 0 y viceversaviceversa

No se puede medir el retardo del biestable con total precisión, por lo que un pulso demasiado corto podría no dar tiempo a que el biestable cambie p p p qde valor

La frecuencia de la señal de reloj esta limitada físicamente


Biestables maestroBiestables maestro--esclavoesclavo

Una posible solución a este problema es combinar dos biestables, d d l bi t bl t ldando lugar a un biestable maestro-esclavo La entrada al biestable maestro es la entrada del circuito

L lid d l bi t bl t l t d d l l La salida del biestable maestro es la entrada del esclavo La salida del biestable esclavo es la salida del circuito

A b bi t bl i i i ñ l d l j Ambos biestables se sincronizan con una misma señal de reloj, pero el maestro se habilita cuando el reloj está a 0 y el esclavo

d l l j tá 1cuando el reloj está a 1



La ventaja de los biestables maestro-esclavo es que nunca están l t t h bilit dcompletamente habilitados

Cuando el maestro está habilitado el esclavo está deshabilitadoC d l t tá d h bilit d l l tá h bilit d Cuando el maestro está deshabilitado el esclavo está habilitado

Un ejemplo de este funcionamiento puede verse en el siguiente cronograma



Cuando la entrada D pasa a valer 1 en t0 el biestable maestro bi t d tá h bilit d l bicambia su estado porque está habilitado, pero el cambio no se

propaga al esclavol bi l l l d l l j bi l El cambio solo se propaga al esclavo cuando el reloj cambia y lo

habilita en t1



El biestable maestro vuelve a ser habilitado en t2, por lo que su t d bi d l t d D l 0 testado cambia cuando la entrada D pasa a valer 0 en t3

Este cambio no se propaga al esclavo hasta que la señal de reloj bi d l h bilicambia de nuevo y lo habilita en t4



El biestable maestro vuelve a estar deshabilitado a partir de t5, l l bi d D t id t h tpor lo que el cambio de D no es tenido en cuenta hasta que es

habilitado en t6, aunque teniendo en cuenta el retardo debido al inversor de la señal de relojinversor de la señal de reloj

El cambio solo se propaga al esclavo cuando el reloj cambia y lo h bilit thabilita en t7


Captación de señales en los flancosCaptación de señales en los flancos

En general, se puede decir que el valor de la señal D se capta en l fl d bid d l l jel flanco de subida del reloj El valor de la entrada D es captado por el biestable maestro antes del

flanco de subida del relojflanco de subida del reloj El valor de la entrada D se transfiere al biestable maestro justo después

del flanco de subida del relojj



Utilizando el esquema maestro-esclavo podemos reconstruir el i it d t bi t bl d d l tcircuito de tres biestables encadenados que planteamos

anteriormentel i i d l d i bi bl l El circuito tendrá un total de seis biestables que representan el

estado total del circuito, aunque consideraremos que las salidas d l i it i d d l bi t bl ldel circuito vienen dadas por los biestables esclavo



Como puede verse en este cronograma, cuando la señal de t d bi t ól l i t d á bi dentrada cambia en t0 sólo el primer maestro responderá cambiando

en t1



El primer esclavo cambiará poco después, pero el cambio no se á l d t h t tpropagará al segundo maestro hasta t2



Aunque el segundo maestro ya ha cambiado, el segundo esclavo i á l bi h t h bilit d l i d lignorará el cambio hasta que sea habilitado al comienzo del segundo pulso de reloj en t4



Este cambio originará que también cambie el tercer maestro un d é d l bi á lpoco después pero, de nuevo, el cambio no se propagará al

esclavo hasta el siguiente pulso de reloj



De esta manera hemos obtenido el comportamiento deseado del i it l l d l t d l i i tcircuito: que el valor de la entrada se propague al siguiente

biestable en cada pulso de reloj



Por lo tanto, el contenido del circuito se desplaza una posición a l d h d fl d bid d l l j dla derecha en cada flanco de subida del reloj, comenzando en 000 y pasando a 100, 010, 001 y 000


Biestables activos por flancoBiestables activos por flanco

Ésta es una de las técnicas más conocidas para la construcción de i it bi t bl ti l fl d ñ l dcircuitos biestables que se activen en los flancos de una señal de

reloj, ya sea en los flancos de subida o en los de bajada

0 1 0 1 0 1 0 1 0 1 0 1 0 1

La breve duración del flanco evita los problemas que aparecían en los biestables activos por nivel

Por este motivo, los biestables activos por flanco son usados muy frecuentemente para el diseño de sistemas digitales secuencialesp g


Biestables activos por flancoBiestables activos por flanco Un biestable activo por flanco se identifica por medio de un

pequeño triángulo dibujado junto a la entrada de la señal de relojpequeño triángulo dibujado junto a la entrada de la señal de reloj

Dado que estos circuitos sólo cambian de estado en los flancos de reloj, podemos definir el estado de un sistema secuencial como el contenido de todos los biestables durante el intervalo de tiempocontenido de todos los biestables durante el intervalo de tiempo entre dos flancos de reloj


ResumenResumen

Los sistemas secuenciales son capaces de recordar valores t i d l ñ l d t d i l tili ió danteriores de las señales de entrada gracias a la utilización de

circuitos biestables

Los biestables se suelen diseñar de forma que el valor almacenado cambie únicamente en el flanco de subida o de bajada de una señal de reloj que sincroniza el funcionamiento del sistema en su totalidad

Gracias a esto, la salida de un sistema secuencial no sólo d d d l l l d l d i bié d ldepende de los valores actuales de las entradas, sino también del estado actual del sistema, que es definido por el contenido de t d bi t bltodos sus biestables


BibliografíaBibliografíaPrincipios de Diseño Digital

Capítulo 6Capítulo 6Daniel D. GajskiPrentice Hall 1997Prentice Hall, 1997


4.4. introducción a los sistemas introducción a los...

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