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Tema 3Tema 3Reglas de Diseño II

De cómo el fabricante nos revela su tecnología para poder diseñarg p p

09/10/2007Departamento de Ingeniería Electrónica. Microelectrónica

Contenidos del temaContenidos del temaContenidos del temaContenidos del tema1 Introducción1. Introducción

1. Diseño Full Custom2. Reglas de diseño3 Parásitos eléctricos3. Parásitos eléctricos4. Diseño de pads5. Latch-up6 Estilo celdas estándar6. Estilo celdas estándar


1 Introducción1 Introducción1. Introducción1. IntroducciónDiseñar circuitos integrados requiere unDiseñar circuitos integrados requiere un conocimiento detallado de la tecnología del fabricante elegidoE t ti d i i tEsto tiene dos inconvenientes:

Diseñar significa conocer a fondo los procesos de fabricaciónEl fabricante tiene que revelar detalles de su tecnología de fabricación

Las reglas de diseño son condicionesLas reglas de diseño son condiciones geométricas que ha de cumplir el layout de un diseño para poder ser fabricado. S b t ió t i i dSon una abstracción a restricciones de diseño de la tecnología de fabricación


Flujo de diseñoFlujo de diseñoFlujo de diseñoFlujo de diseñoIDEA

ELABORACIÓN DE UN SQ Á COESQUEMÁTICO NIVEL

TRANSISTOR

EDICIÓN DEL LAYOUTREGLAS DE DISEÑO

EXTRACCIÓN &

SIMULACIÓNDE DISEÑO SIMULACIÓN (SPICE)


Diagramas de barrasDiagramas de barrasDiagramas de barrasDiagramas de barrasSon una abstracción del layout paraSon una abstracción del layout para simplificar el proceso de edición de las máscaras

Layout editado

Diagrama de barras

09/10/2007Departamento de IngenieríaElectrónica. Microelectrónica

ExtracciónExtracciónExtracciónExtracciónTransformación del dibujo en unaTransformación del dibujo en una descripción para simulación, p.e.S CSPICESe incorporan las resistencias, Se co po a as es ste c as,capacidades e inductancias parásitas


Ventajas:jDiseño compacto, menor áreaMayores prestacionesy p

InconvenientesEsfuerzoEsfuerzoRiesgoMetodologíaMetodología


2. Las reglas de diseño2. Las reglas de diseño2. Las reglas de diseño2. Las reglas de diseñoMOSIS Layout Design Rules (sample set) Rule number Description L-Rule

R1 Mi i ti idth 3 LR1 Minimum active area width 3 L R2 Minimum active area spacing 3 L R3 Minimum poly width 2 L R4 Minimum poly spacing 2 L R5 Mi i t t i f l ti 2 LR5 Minimum gate extension of poly over active 2 L R6 Minimum poly-active edge spacing 1 L (poly outside active area) R7 Minimum poly-active edge spacing 3 L (poly inside active area) R8 Minimum metal width 3 L R9 Minimum metal spacing 3 LR9 Minimum metal spacing 3 L R10 Poly contact size 2 L R11 Minimum poly contact spacing 2 L R12 Minimum poly contact to poly edge spacing 1 L R13 Minimum poly contact to metal edge spacing 1 LR13 Minimum poly contact to metal edge spacing 1 L R14 Minimum poly contact to active edge spacing 3 L R15 Active contact size 2 L R16 Minimum active contact spacing 2 L (on the same active region) R17 Minimum active contact to active edge spacing 1 LR17 Minimum active contact to active edge spacing 1 L R18 Minimum active contact to metal edge spacing 1 L R19 Minimum active contact to poly edge spacing 3 L R20 Minimum active contact spacing 6 L (on different active regions)


Reglas para pozosReglas para pozosReglas para pozosReglas para pozosSe busca controlar la difusión lateral.Definir tolerancias de alineamientos de máscaras Establecen distancias mínimas entre pozos de diferente potencial Definen los tamaños mínimos de los pozos


Reglas para difusionesReglas para difusionesReglas para difusionesReglas para difusionesIntentan evitar situaciones similaresIntentan evitar situaciones similaresAbrir espacios suficientes para los contactos metálicos


Reglas paraReglas para polisiliciopolisilicioReglas para Reglas para polisiliciopolisilicioDebido a las tolerancias deDebido a las tolerancias de alineamiento de máscaras


ContactosContactosContactos Contactos Metal 1 a difusión o polisiliciopTienen tamaño fijoSe determina por tolerancias de alineamientoValores de parásitos C y RValores de parásitos C y R


Metal 1Metal 1Metal 1Metal 1Tolerancias de alineamientoTolerancias de alineamiento


Metal 2Metal 2Metal 2Metal 2Tolerancias de alineamientoTolerancias de alineamiento


Proceso Damasquinado,Proceso Damasquinado,qqIntel 130nm, LIntel 130nm, LGMemGMem=70nm)=70nm)


PasivaciónPasivaciónPasivaciónPasivaciónAperturas para el “bonding”Aperturas para el bondingTamaño fijo


Metal 3Metal 3Metal 3Metal 3


3 Parásitos eléctricos3 Parásitos eléctricos3. Parásitos eléctricos3. Parásitos eléctricosR en un conductor viene dado por laR en un conductor viene dado por la R , medida en Ω :

R l AlR= R lA

Al eA

R =ρR e

4 ΩPara una tecnología de 180 nm:

4 ΩPara una tecnología de 90nm:

Polisilicio R = 4 ΩMetal 1 R = 0,15 Ω

0 06

Polisilicio R = 4 ΩMetal 1 R = 0,2 Ω

0 109/10/2007

Departamento de Ingeniería Electrónica. Microelectrónica

Metal 2 R = 0,06 Ω Metal 2 R = 0,1 Ω

Capacidad de un conductor C’ es 2medida en F/m2:

◦ A sustrato C=C’ x A x l C’=24 aF/μm2

◦ Intermetálica C=C’m x área enfrentadal

AC’ 1 2 40 F/ 2 l

eC’m1m2=40 aF/μm2

◦ Lateral (fringe) se mide por unidad de longitud◦ C= C’f x perímetro l

A

ef p e

C’f=42 aF/μm


CrosstalkCrosstalkCrosstalkCrosstalkAcoplo capacitivo lateralAcoplo capacitivo lateral

lA

le A

eC= C’l x llC’l=10 aF/μm


ElectromigraciónElectromigraciónElectromigraciónElectromigraciónFenómeno de erosión de conductores aFenómeno de erosión de conductores a causa de la circulación de elevadas densidades de corrientedensidades de corrientejmax = A/m2

I = j x A x eImax= jmax x A x el

A

e

Si I > Imax se produce electromigración y A es menor, luego Imax es menor., g max


Deterioro progresivo de la estructuraDeterioro progresivo de la estructura del conductor


GroundGround BounceBounceGroundGround BounceBounce Salida noUtilizada delDispositivo q

Entrada del circuito

Dispositivo qQue es afectada

afectada

CargaCargacapacitiva

InductanciaLa corriente fluye por elCamino marcado en rojoInductancia

del cableadodel circuito, enlace pad a

Camino marcado en rojo,Durante la conmutación, Provocando un fenómeno deSalto en el voltaje de referencia


enlace pad a pin, patilla del chip, pista de metal, … etc

Salto en el voltaje de referencia del chip

Se transmite como un ruidoSe transmite como un ruidoSe transmite como un ruidoSe transmite como un ruidoRuido en una salida inactiva.Ruido en una salida inactiva.Voltaje respecto a tierra o alimentación.

Conmutación deUna salida

Salida inactiva en alto VOHPSalida inactiva en alto

V

OHP

VOHV

Salida inactivaEn bajo

VOLP

VOLV


NúmerosNúmerosNúmeros…Números…

14-pin plastic DIP 8 nH14 pin plastic DIP 8 nH68-pin plastic DIP 35 nH68-pin PLCC 7 nHWire bonded to hybrid substrate 1 nHWire bonded to hybrid substrate 1 nHSolder bump to hybrid substrate 0.1 nH


Mitigación del “Mitigación del “GroundGround BounceBounce””Mitigación del Mitigación del GroundGround BounceBounce

Usar salidas de bajo slew rateUsar salidas de bajo slew rate, siempre que no se necesiten otras. Diversificar los pares de alimentación / tierra para reducir las impedanciast e a pa a educ as peda c asEvitar conmutaciones simultáneas siempre que sea posible y que nosiempre que sea posible, y que no estén agrupadas.


4. Diseño de 4. Diseño de padspads. Tipos de . Tipos de descargasdescargas

HBM (Human Body Model)HBM (Human Body Model)


Otros modelosOtros modelosOtros modelosOtros modelosMM (Machine Model)MM (Machine Model)CDM (Charged Device Model)


Descarga electrostáticaDescarga electrostática

Daño debido a una descarga por electricidad estática del hombre. Notar el daño térmico del silicio

Daño de un óxido de puerta a un buffer de entrada después de una descarga provocada por un mal funcionamiento de


del silicio. p pun equipo. Notar la ruptura del óxido de puerta.

Diseño de PADSDiseño de PADSDiseño de PADSDiseño de PADS


Estrategias de protecciónEstrategias de protecciónEstrategias de protecciónEstrategias de protecciónSe consideran todos los posiblesSe consideran todos los posibles caminos para evitar daños térmicos del silicio, así como sobrevoltajesinternos. Se emplean diodos de psobretensión o subtensión (clampdiodes)diodes)


LatchLatch upupLatchLatch--upupPresencia de estructuras parásitasPresencia de estructuras parásitas tipo SCR (Source Controlled Rectifier)

C OSen tecnologías CMOS.


Transistores CMOS con anillos deTransistores CMOS con anillos de guarda


5 Celdas estándar5 Celdas estándar5. Celdas estándar5. Celdas estándarEs un procedimiento pde sistematización de layoutsTodas la celdas

A

Todas la celdas elementales se diseñan utilizando un patrón de pimplementaciónLas pistas VDD y GND son de Metal 1,

D

,ancho A, dado y se sitúan a una distancia D fija, igual para todas l ld l ilas celdas, cualquiera que sea su función.


Una disposición en filas de todas las celdas del circuito supone:del circuito supone:

Alineamiento de las pistas VDD y GNDLas conexiones se realizan por fuera de las filas, en tecnologías de hasta dos metalestecnologías de hasta dos metales.Todas las celdas tienen las misma altura, pero no el mismo ancho. Este depende de la complejidad de la función de cada celda


La distancia entre las filas es variableLas celdas se “estandarizan” y se modelan: cajas, y j ,funciones y retardosEl fabricante preserva los secretos de su tecnologíaSe automatiza el proceso de layoutSe automatiza el proceso de layout

P ti I 1993Pentium II MMX, 1995


Pentium I, 1993

Itanium, 2005

Pentium 4, 2000


Ejemplo Celdas EstandardEjemplo Celdas EstandardEjemplo Celdas EstandardEjemplo Celdas Estandard


Ejemplo FullEjemplo Full--CustomCustom


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