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FUNDAMENTOS DEL MATERIAL FUNDAMENTOS DEL MATERIAL INFORMÁTICOINFORMÁTICO

TemaTema 66Tema Tema 66

““M iM i ””““MemoriasMemorias””

Agustín Álvarez MarquinaAgustín Álvarez Marquina

Definición de memoriaDefinición de memoria

Una memoria es un dispositivo o conjunto deUna memoria es un dispositivo o conjunto dedispositivos destinados al almacenamiento de lainformación en un sistemainformación en un sistema.

Están constituidos por una agrupación de célulasEstán constituidos por una agrupación de célulaselementales capaces de guardar 1bit.

Normalmente se agrupan en registros de variosbits capaces de almacenar un dato o unainstrucción.

08/05/2008 Facultad de Informática, UPM. 2

Terminología básica (I)Terminología básica (I)g ( )g ( )

Palabra.

Un conjunto de bits que guardan una instrucción o unj q gdato.

Tamaño de la palabra.

El número de bits requeridos para almacenar un dato oq puna instrucción.


Terminología básica (II)Terminología básica (II)g ( )g ( )

Capacidad de memoriaCapacidad de memoria.

Se expresa a través de:

El número de registros a o posiciones de memoria, quees capaz de direccionar (número de palabras a las quepuede acceder) ypuede acceder) y

El número de bits que forma cada palabra.

Ej lEjemplo:

Memoria de 1024x8.

1024 palabras= 1Kpalabra.

8 bits cada una de ellas.

Nú d bit t t l 1024*8 8192 bit


Número de bits totales= 1024*8= 8192 bits.

Terminología básica (II)Terminología básica (II)g ( )g ( )

DirecciónDirección.

Es un número binario que identifica la posición de lal b i tpalabra o registro.

A cada palabra le corresponde una única dirección.

Por tanto el tamaño de la memoria determina el númerode bits necesarios para codificar la dirección.


Terminología básica (III)Terminología básica (III)g ( )g ( )

Operación de lecturaOperación de lectura.

Consiste en sacar la información contenida en unacierta posición de memoria para transferirla a otrocierta posición de memoria para transferirla a otrolugar.

La información del origen debe permanecer sinLa información del origen debe permanecer sinmodificaciones después de efectuada la operación delectura.

Operación de escritura.

Consiste en introducir una información en una posiciónConsiste en introducir una información en una posiciónespecífica de la memoria, quitando la posibleinformación que hubiese previa a la operación de


escritura.

Clasificación de los tipos de Clasificación de los tipos de iimemoriasmemorias

Realizaremos una clasificación de los tipos deRealizaremos una clasificación de los tipos dememoria atendiendo a tres conceptos diferentes:

Clasificación por la tecnología empleada.

Clasificación por el modo de direccionamiento de lapinformación.

Clasificación por el grado de perdurabilidad de laClasificación por el grado de perdurabilidad de lamisma.


Clasificación de memorias por la Clasificación de memorias por la t l í l d (I)t l í l d (I)tecnología empleada (I)tecnología empleada (I)

Existe una variedad enorme aunque con elExiste una variedad enorme, aunque con eltiempo muchas de las tecnologías han sidodesechadas.

Ejemplo: memorias de núcleos de ferrita.

Actualmente podemos dividir las tecnologíasempleadas para las memorias en dos grandesgrupos:

Memorias semiconductoras (bipolares, MOS y BiCMOS)tit l i i i l d l t dque constituyen la memoria principal de los computadores.

Dispositivos basados en almacenamiento magnético, ópticoo magneto óptico para grandes volúmenes de información


o magneto-óptico, para grandes volúmenes de información.

Clasificación de memorias por la Clasificación de memorias por la t l í l d (II)t l í l d (II)tecnología empleada (II)tecnología empleada (II)

Las memorias basadas en transistores bipolaresLas memorias basadas en transistores bipolaresson las más rápidas.

Si b ti l i i t d tSin embargo, tienen el inconveniente de tener unconsumo de potencia elevado, una pequeña densidadde integración y un precio asimismo elevadode integración y un precio asimismo elevado.

Las memorias con tecnología mixta como es laLas memorias con tecnología mixta como es laBiCMOS, emplean transistores bipolaresprincipalmente en los circuitos periféricos parap p p plograr una mayor velocidad, pero siendo el núcleode la memoria CMOS.


Clasificación de memorias por la Clasificación de memorias por la t l í l d (III)t l í l d (III)tecnología empleada (III)tecnología empleada (III)

Sin embargo, las memorias más extendidasactualmente son las memorias CMOS, por sus

t j t iventajas en cuanto a precio, consumo ycapacidad de integración.

Antiguamente tenían el inconveniente de serexcesivamente lentas, pero la tecnología MOS ha

j d ibl t l id d l d lmejorado sensiblemente en velocidad con el paso deltiempo.


Clasificación de memorias por el modo de Clasificación de memorias por el modo de di i i t d l i f ió (I)di i i t d l i f ió (I)direccionamiento de la información (I)direccionamiento de la información (I)

Atendiendo a este criterio pueden clasificarse enAtendiendo a este criterio pueden clasificarse enmemorias de acceso:

Aleatorio.

Secuencial.

Por contenido.


Clasificación de memorias por el modo de Clasificación de memorias por el modo de di i i t d l i f ió (II)di i i t d l i f ió (II)direccionamiento de la información (II)direccionamiento de la información (II)

Memorias de acceso aleatorioMemorias de acceso aleatorio.

En las memorias de acceso aleatorio es posibled di t t l i él l d iacceder directamente a cualquier célula de memoria.

Por tanto, el tiempo que cuesta acceder a cualquierinformación es independiente de la ubicación física dedicha información dentro de la memoria.


Clasificación de memorias por el modo de Clasificación de memorias por el modo de di i i t d l i f ió (III)di i i t d l i f ió (III)direccionamiento de la información (III)direccionamiento de la información (III)


A grandes rasgos una memoria de acceso aleatorio sed t bl 2 i ipuede ver como una tabla con 2n posiciones.

Cada posición viene especificada por una “dirección”1comprendida entre 0 y 2n-1 posiciones.

Cada posición contiene m bits de información, siendo lohabitual que m sea una potencia de 2 pequeñahabitual que m sea una potencia de 2 pequeña,típicamente un byte (ocho bits).


Clasificación de memorias por el modo de Clasificación de memorias por el modo de di i i t d l i f ió (IV)di i i t d l i f ió (IV)direccionamiento de la información (IV)direccionamiento de la información (IV)


Para acceder a la información contenida en unaposición es preciso especificar de qué posición seposición es preciso especificar de qué posición setrata, es decir, proporcionar su dirección.

Supone que se facilite a la memoria los n bits queSupone, que se facilite a la memoria los n bits queespecifican la dirección.

Además, hay que activar algunas señales adicionales decontrol de la memoria.

Ejemplos:

Memorias ROM (Read Only Memory).

Memorias RAM (Random Access Memory).


Clasificación de memorias por el modo de Clasificación de memorias por el modo de di i i t d l i f ió (V)di i i t d l i f ió (V)direccionamiento de la información (V)direccionamiento de la información (V)

Memorias de acceso secuencialMemorias de acceso secuencial.

El acceso secuencial indica que no es posibledi i di t t l i ld d ldireccionar directamente cualquier celda de lamemoria.

Para acceder a una determinada celda es necesariopasar por todas las anteriores.

Ejemplo:

Cintas magnéticasCintas magnéticas.


Clasificación de memorias por el modo de Clasificación de memorias por el modo de di i i t d l i f ió (VI)di i i t d l i f ió (VI)direccionamiento de la información (VI)direccionamiento de la información (VI)

Memorias de acceso por contenidoMemorias de acceso por contenido.

Llamadas también memorias asociativas o CAM(C t t Add bl M )(Content Addresable Memory).

Se diferencian del resto, en que para obtener undeterminado dato no se le proporciona a la memoria ladirección de dicho dato, sino un descriptor asociado adi h d tdicho dato.

La memoria compara todos los descriptores con elproporcionado a su entrada y en caso de poseerloentrega a su salida el dato asociado.


Clasificación Clasificación de memorias de memorias por el grado de por el grado de d bilid d d l id bilid d d l i (I)(I)perdurabilidad de la mismaperdurabilidad de la misma (I)(I)

Atendiendo a este criterio pueden clasificarse enAtendiendo a este criterio pueden clasificarse enmemorias:

Permanentes.

No permanentes y no volátiles.p y

Volátiles.


Clasificación Clasificación de memorias de memorias por el grado de por el grado de d bilid d d l id bilid d d l i (II)(II)perdurabilidad de la mismaperdurabilidad de la misma (II)(II)

Memorias permanentesMemorias permanentes.

Aquellas en que la información perdura y no se puedebi d t l l d ió d lcambiar durante el proceso normal de operación de la

memorias.

Son memorias que solamente pueden leerse.

Algunos tipos de memorias permanentes son:Algunos tipos de memorias permanentes son:

Memorias ROM (Read Only Memory)

La información se graba durante la fase de construcción de– La información se graba durante la fase de construcción dela memoria.

– No es posible alterarla nunca.


Clasificación Clasificación de memorias de memorias por el grado de por el grado de d bilid d d l id bilid d d l i (III)(III)perdurabilidad de la mismaperdurabilidad de la misma (III)(III)

Memorias PROM (Programmable Read Only Memory)Memorias PROM (Programmable Read Only Memory)

– La información puede ser grabada por el usuario.

– Una vez grabada no puede alterarse nunca más.g p

Memorias EPROM (Erasable Programmable Read OnlyMemory)Memory)

– La información puede ser grabada por el usuario.

– Puede ser borrada en su totalidad, exponiendo la memoriaPuede ser borrada en su totalidad, exponiendo la memoriaa luz ultravioleta durante minutos, para volverse a grabarpor parte del usuario.


Clasificación Clasificación de memorias de memorias por el grado de por el grado de d bilid d d l id bilid d d l i (IV)(IV)perdurabilidad de la mismaperdurabilidad de la misma (IV)(IV)

Memorias EEPROM (Electrically Erasable andMemorias EEPROM (Electrically Erasable andProgrammable Read Only Memory)

– La información puede ser grabada por el usuario.La información puede ser grabada por el usuario.

– La realización de escritura en la memoria requiere laaplicación de tensiones superiores a las normales def ncionamientofuncionamiento.


Clasificación Clasificación de memorias de memorias por el grado de por el grado de d bilid d d l id bilid d d l i (V)(V)perdurabilidad de la mismaperdurabilidad de la misma (V)(V)

Memorias no permanentes y no volátilesMemorias no permanentes y no volátiles.

Son memorias no volátiles en el sentido que lai f ió l d li iinformación permanece almacenada aunque se eliminela alimentación.

Son memorias no permanentes en el sentido quepueden alterar su contenido en el normalf i i t d é tfuncionamiento de éstas.

Ejemplo:

Cintas y discos magnéticos.


Clasificación Clasificación de memorias de memorias por el grado de por el grado de d bilid d d l id bilid d d l i (VI)(VI)perdurabilidad de la mismaperdurabilidad de la misma (VI)(VI)

Memorias volátiles.Memorias volátiles.

La información de la memoria desaparece cuando sequita la alimentaciónquita la alimentación.

Pueden clasificarse a su vez en:

Memorias estáticas: basadas en la idea derealimentación.

– Ejemplo: memorias SRAM (Static Random AccessEjemplo: memorias SRAM (Static Random AccessMemory).

Memorias dinámicas: su contenido debe restaurarseMemorias dinámicas: su contenido debe restaurarsecada cierto tiempo.

– Ejemplo: memorias DRAM (Dinamic Random AccessMemory)


Memory).

Organización Organización de la de la memoria memoria (I)(I)gg ( )( )

Las dos características principales de unaLas dos características principales de unamemoria son su:

Tamaño definido por el número de bits que contieneTamaño, definido por el número de bits que contiene.

Muy relacionado con el coste por bit almacenado, puestoque determinará al final el tamaño de dicha memoria.q

Velocidad o tiempo que se tarda en acceder a lainformación.

También el consumo de energía es unat í ti i t tcaracterística importante.

Es preferible, a igualdad de las demás condiciones,ll d


aquellas de menor consumo.

Organización Organización de la de la memoria memoria (II)(II)gg ( )( )

En general cuanto menor es el coste por bitEn general, cuanto menor es el coste por bit,mayor es el tiempo de acceso.

Por dicho motivo, normalmente es preciso llegara soluciones de compromiso, o emplear distintosti d i d f j á itipos de memoria de forma jerárquica:

Una muy rápida (aunque cara y por lo tanto pequeña)ll i f i d l l itpara aquellas informaciones de las cuales se necesite

hacer uso frecuentemente

Otras de mayor capacidad pero más lentas paracontener información cuyo uso en una situación dadasea menos probable.


sea menos probable.

Jerarquía de memorias (I)Jerarquía de memorias (I)q ( )q ( )

Hoy en día es muy típico emplear cuatro nivelesHoy en día es muy típico emplear cuatro nivelesen la jerarquía de memoria:

Cache de nivel 1 (L1)Cache de nivel 1 (L1).

Es una pequeña memoria "cache" contenida en el propiochip del procesadorchip del procesador.

Suele poseer una capacidad de algunos kilobytes (Kb).

Cache de nivel 2 (L2).

Es una memoria externa al procesador cuyo tamañopuede variar desde los cientos de kilobytes a unos pocosmegabytes.

Suele ser memoria MOS estática


Suele ser memoria MOS estática.

Jerarquía de memorias (II)Jerarquía de memorias (II)q ( )q ( )

Memoria principalMemoria principal.

Tamaño (por el momento) del orden de los cientos demegabytesmegabytes.

Implementada en memoria MOS dinámica.

Memoria secundaria.

Consiste en almacenamiento en soporte magnéticoConsiste en almacenamiento en soporte magnético,óptico o magneto-óptico con capacidades del orden de109 bytes en adelante.


Jerarquía de memorias (III)Jerarquía de memorias (III)

Los datos accedidos más

CPU

frecuentemente se almacenaránen la memoria más rápida.

Cache L1

En la cúspide se halla la cacheinterna del procesador y a medida

Cache L2

que descendemos aumenta eltamaño, pero también el tiempode accesode acceso.

A medida que suben los tamaños,disminuyen los precios por bit

Memoria principal

disminuyen los precios por bitalmacenado y aumentan lostiempos de acceso.


Memoria secundaria

Estructura general de una memoria (I)Estructura general de una memoria (I)g ( )g ( )

Encontramos tres grupos de señales:Encontramos tres grupos de señales:

Líneas de dirección.

Si ifi l i ió l li ió d lSirven para especificar la posición o localización deldato.

Lí d d tLíneas de datos.

Empleadas para introducir el dato (escrituras) orecoger el dato (lecturas)recoger el dato (lecturas).

Líneas de control.

Empleadas para determinar la operación a efectuar,así como manejar la activación de la memoria y susalida


salida.

Estructura general de una memoria (II)Estructura general de una memoria (II)g ( )g ( )

Líneas de control.

R/W (Read/Write).

P it ifi ió d l t ( lPermite especificar una operación de lectura (valoralto de la señal) o escritura (valor bajo).

OE (Output Enable).

S ñ l d i ió d lid i dSeñal de activación de salida triestado.

– Cuando la señal está activa (valor de tensión bajo), elt id d l ld l lí d lid dcontenido de la celda pasa a las líneas de salida de

datos.

– Cuando está inactiva (valor de tensión alto) la salida


Cuando está inactiva (valor de tensión alto), la salidase encontrará en el estado de alta impedancia.

Estructura general de una memoria (III)Estructura general de una memoria (III)g ( )g ( )

Líneas de control.

CE (Chip Enable) o CS (Chip Select)

Señal de activación general de la memoriaSeñal de activación general de la memoria.

– Cuando está desactivada (valor de tensión alto), lamemoria queda deshabilitadamemoria queda deshabilitada.

» En esta situación, el consumo en potencia en muchomenor que en condiciones de activación.

» Además y con independencia del valor de la señal OE,la salida permanece en el estado de alta impedancia.

Cuando está activada (valor de tensión bajo) la– Cuando está activada (valor de tensión bajo) lamemoria puede accederse con normalidad.


Estructura general de una memoria (III)Estructura general de una memoria (III)g ( )g ( )

A0 A1 A

1A2 A3 A4 A5 A6 A7

Bus de direcciones

RAMRAM 256x4

CS

OE Bus de control

D0 D

R/W


0D1 D2 D3

Bus de datos

Memorias ROM (I)Memorias ROM (I)( )( )

Una memoria ROM (Read Only Memory) es unaUna memoria ROM (Read Only Memory) es unamemoria de acceso aleatorio, permanente, novolátil y de solo lectura.o át y de so o ectu a

No requiere por tanto una señal que diferencie entrelectura y escrituralectura y escritura.

Por lo demás, su estructura externa es igual a laestr ct ra general de memorias q e se presentó en laestructura general de memorias, que se presentó en lafigura anterior.


Memorias ROM (II)Memorias ROM (II)( )( )

La estructura interna (simplificada) es la yamostrada en el capítulo de sistemasmostrada en el capítulo de sistemascombinacionales.

Así la presencia de un transistor equivale a un ceroAsí, la presencia de un transistor equivale a un cerológico y su ausencia a un uno lógico.

Sin embargo se suelen emplear técnicas deSin embargo, se suelen emplear técnicas deprecarga para aumentar la velocidad y en especialdisminuir el consumo.

Durante la fase de reloj φ1 se precargan las líneas de bit(horizontales).

Durante φ se pondrán a cero aquellas líneas de salida enDurante φ2 se pondrán a cero aquellas líneas de salida, enlas que un transistor conecte la señal de GND con una delas líneas de salida mencionadas (Di).

E t t i t t á ti d t é d lí


– Estos transistores estarán activados a través de una línea(vertical) de palabra seleccionada (Wi).

Memorias ROM (III)Memorias ROM (III)( )( )


Memorias ROM (IV)Memorias ROM (IV)( )( )

Con objeto de limitar el tamaño del decodificadorCon objeto de limitar el tamaño del decodificadorempleado se suele organizar la memoria en formade matriz bidimensionalde matriz bidimensional.

Cada elemento de la matriz está formado por unregistro con igual ancho al de la palabra de la memoriaregistro con igual ancho al de la palabra de la memoria.

Un ejemplo sencillo para una memoria ROM deUn ejemplo sencillo para una memoria ROM de16x8 puede verse en la siguiente figura.

C d i t ti d ñ l d h bilit ióCada registro tiene dos señales de habilitaciónasociadas a su fila y a su columna.


Memorias ROM (V)Memorias ROM (V)

A0

Registro 0 E E

Registro 4 E E

Registro 8 E E

Registro 12 E E

c0 00 Dec 01 c1 10 11

A1

Selección de fila

Registro 1 E E

Registro 5 E E

Registro 9 E E

Registro 13 E E

(8)

Registro 2 Registro 6 Registro 10 Registro 14

(8)

Registro 2 E E

Registro 6 E E

Registro 10 E E

Registro 14 E E

(8)

Registro 3 E E

Registro 7 E E

Registro 11 E E

Registro 15 E E

A2 c0 00 D 01

Selección de columna (8)

Dec 01c1 10 11

A3

E Buffer de salida

(8)

OE


D0 D1 D2 D3 D4 D5 D6 D7

Ciclo de lectura en memorias ROM (I)Ciclo de lectura en memorias ROM (I)

Temporización común de una operación delectura en ROM.

Entradas de direcciones

Dirección anterior

Nueva dirección válida

tACC

CE tCE

OE

tOE tOH

Salida de datos válida

Alta Z Salida de

datos


datos válidadatos

Ciclo de lectura en memorias ROM (II)Ciclo de lectura en memorias ROM (II)

Principales tiempos.

tACC – (ACCess time).

Tiempo de acceso. Representa el tiempo transcurridoTiempo de acceso. Representa el tiempo transcurridodesde que las señales que codifican una dirección estáestables en las entradas de la memoria hasta que sebti l d t l lid ( ñ l l lidobtienen los datos en la salida (señales a la salida

estables).

tCE – (Chip Enable time).

Tiempo de activación de la memoria Es el tiempo queTiempo de activación de la memoria. Es el tiempo quetarda en producirse la salida de datos, con señales desalida estables, desde la activación de la señal CE.


Ciclo de lectura en memorias ROM (III)Ciclo de lectura en memorias ROM (III)


tOE – (Output Enable time).

Tiempo de activación de la salida. Es el tiempo que tardaTiempo de activación de la salida. Es el tiempo que tardaen producirse la salida de datos, con señales de salidaestables, desde la activación de la señal OE.

tOH – (Output Hold time).

Tiempo de mantenimiento de la salida. Es el tiempo quepermanece válida la salida (las señales asociadaspermanecen estables) desde que la dirección sepermanecen estables), desde que la dirección semodifica (señales dejan de estar estables) o bien sedesactiva la señal CE, o la señal OE.


Memorias RAM (I)Memorias RAM (I)

Una memoria RAM (Random Access Memory) esi d l t i tuna memoria de acceso aleatorio, no permanente y

volátil.

Pueden ser de dos grandes grupos:

Estáticas (SRAM- Static Random Access Memory).

Basadas en el principio de realimentación.

En general son más rápidas pero ocupan más área.

Dinámicas (DRAM- Dynamic Random Access Memory).( y y)

Basadas en el almacenamiento en una capacidad.

Son más lentas pero presentan una mejor densidad por


Son más lentas, pero presentan una mejor densidad porunidad de área.

Memorias RAM (II)Memorias RAM (II)

Organización interna

E3 E2 E1 E0

Entradas de datos

Organización internade una RAM de 64x4.

Buffers de entrada E R/W

A0

ntra

das

de

recc

ione

s A1 A2 A3 A4

Decodificador

Registro 0

Registro 1

R i t 2

0

1

2

En di

A4 A5

Decodificador de 6 a 64 líneas

Registro 2

Registro 62

2

62

CS

Registro 63 63

Buffers de salida E

S3 S2 S1 S0


S3 S2 S1 S0

Salidas de datos

Memorias RAM (III)Memorias RAM (III)

La organización puede realizarse también enforma de matriz bidimensional.

Ejemplo: una memoria RAM de 4096 posicionespuede ser organizada como 64x64 (64=26)puede ser organizada como 64x64 (64 2 ).

A6 A7 A8 A9 A10 A11

Columnas

0 1 63

A0 A1 A2 A3

Filas

0

1

64

A4 A5 63


64

Memorias RAM (IV)Memorias RAM (IV)

Cuando las memorias son de tamaño muy grandeCuando las memorias son de tamaño muy grande,se necesitan bastantes líneas de dirección.

Una manera de ahorrar líneas de dirección esorganizar la memoria en forma matricial yorganizar la memoria en forma matricial ycompartir un mismo grupo de líneas paraseleccionar primero la fila y luego la columna dep y gdicha matriz.


Memorias RAM (V)Memorias RAM (V)

Esta técnica requiere de dos registros dealmacenamiento intermedio:almacenamiento intermedio:

Uno para las filas y gobernado por la señal RAS (RowAddress Strobe)Address Strobe).

Señal activa a nivel bajo.

Otro para las columnas. Dicho registro está gobernadopor la señal CAS (Column Address Strobe).

Señal activa a nivel bajo.

Este método es el habitual en las memoriasEste método es el habitual en las memoriasDRAM (Dynamic Random Access Memory).


Memorias RAM (VI)Memorias RAM (VI)

Registro de 7 bits para las direcciones de columnas

CAS

E Decodificador

RAS

Registro de d

or

E

A2/A9

A1/A9

A0/A7

Matriz de celdas

R/W

A3/A10

7 bits para las

direcciones de fila

Dec

odifi

cad

A4/A11

A5/A12

2 9 Matriz de celdas 128 x 128 Entrada dato

Salida dato


A6/A13

Célula básica de las memorias RAM Célula básica de las memorias RAM táti (I)táti (I)estáticas (I)estáticas (I)

Selección de fila

VDD

B B

T5 T6

T

T T

T3

T4

T1 T2


Célula básica de las memorias RAM Célula básica de las memorias RAM táti (II)táti (II)estáticas (II)estáticas (II)

Escritura de un ‘1’Escritura de un 1 .

Programación de señales: selección de fila=1, B= 1 yB= 0B= 0.

La señal selección de fila activa las puertas detransmisión T y Ttransmisión T3 y T4.

B→ T3 → Entrada de T2 y T6

Salida del inversor formado por T2 y T6 será un 0 →Entrada del inversor formado por T1 y T5 será un 0.

B T E t d d T TB→ T4 → Entrada de T1 y T5

Salida del inversor formado por T1 y T5 será un 1 →Entrada del inversor formado por T y T será un 1


Entrada del inversor formado por T2 y T6 será un 1.

Célula básica de las memorias RAM Célula básica de las memorias RAM táti (III)táti (III)estáticas (III)estáticas (III)

Escritura de un ‘0’Escritura de un 0 .

Programación de señales: selección de fila=1, B= 0 yB= 1B= 1.

Señal selección de fila activa las puertas detransmisión T y Ttransmisión T3 y T4.

B→ T3 → Entrada de T2 y T6

Salida del inversor formado por T2 y T6 será un 1 →Entrada del inversor formado por T1 y T5 será un 1.

B T E t d d T TB→ T4 → Entrada de T1 y T5

Salida del inversor formado por T1 y T5 será un 0 →Entrada del inversor formado por T y T será un 0


Entrada del inversor formado por T2 y T6 será un 0.

Célula básica de las memorias RAM Célula básica de las memorias RAM táti (IV)táti (IV)estáticas (IV)estáticas (IV)

LecturaLectura.

Señal selección de fila=1.

La señal selección de fila activa las puertas detransmisión T3 y T4.3 y 4

El dato guardado por realimentación en los transistoresT1, T2, T5 y T6 pasa a las líneas de dato B y B.T1, T2, T5 y T6 pasa a las líneas de dato B y B.

El valor de salida debe ser amplificado.


Célula básica de las memorias RAM Célula básica de las memorias RAM táti (V)táti (V)

El esquema anterior se

VDD

Circuito para

estáticas (V)estáticas (V)

El esquema anterior secompleta con:

D t i t (T T )VDD

Selección de fila

T7 T8

Precarga

precarga

Dos transistores (T7 y T8) pararealizar la operación de precarga.

VDD

T5 T6

T

B B

Un amplificador de salida formadopor 5 transistores (T9, T10 T11, T12

y T )

T1 T2

T3 T4

y T13) .

Ambos elementos se comparten

VDD

T11 T12

Amplificador de salida

Ambos elementos se compartenentre todas las celdas situadasen una misma columna

T9 T10


en una misma columna.Sentido T13

Célula básica de las memorias RAM Célula básica de las memorias RAM táti (VI)táti (VI)

Precarga.

estáticas (VI)estáticas (VI)

Precarga.

Cuando se activa la señal precarga las líneas B y B seponen a 1.ponen a 1.

Existe un camino entre VDD y las líneas B y B a través deT7 y T8.y

Amplificador de salida.

Puede verse como dos inversores realimentados.

Solamente cuando la señal de control sentido es un ‘1’.

Cuando la señal sentido es un ‘0’ el amplificador estádesconectado del resto del circuito.


Durante la precarga la señal sentido vale ‘0’.

Organización de una memoria RAM estáticaOrganización de una memoria RAM estáticaVDD

Precarga

VDD

Precarga

VDD

Precarga

VDD

PrecargaPrecarga

Celda

Celda

Celda

Celda

Celda

Celda

≈

≈or

de

fila

s

Celda

Celda

Precarga Precarga Precarga

B

Celda Celda Celda

≈ ≈ ≈≈ ≈≈ ≈ ≈

B B B B B B B

D

eco

dific

ado Celda

Amplif. de

sentido

Amplif. de

sentido

Amplif. de

sentido

Amplif. de

sentidoR/W

VDD Precarga

≈

Entrada

≈

OE


Decodificador de columnas Salida

Ciclo de lectura de una RAM estática (I)Ciclo de lectura de una RAM estática (I)

tRC


Dirección anterior


ttACC

R/W

CS

tO

DatosAlta Z

Salida de Alta Z

tCO

tOD

válidos datos


Ciclo de lectura de una RAM estática (II)Ciclo de lectura de una RAM estática (II)


t (Read Cicle time)tRC – (Read Cicle time).

Tiempo mínimo de un ciclo de lectura completo.

t (ACC ti )tACC – (ACCess time).

Tiempo de acceso. Tiempo mínimo transcurrido desde que seproporciona una nueva dirección hasta que se obtienen los datosproporciona una nueva dirección hasta que se obtienen los datosen la salida.

tCO – (Chip Output time).

Tiempo de activación de la salida. Tiempo mínimo transcurridodesde que se activa el circuito de memoria hasta que seobtienen los datos en la salida.obtienen los datos en la salida.

tOD – (Output Delay time).

Retardo de salida Tiempo de permanencia de los datos en la


Retardo de salida. Tiempo de permanencia de los datos en lasalida después de que se desactive la señal de CS.

Ciclo de escritura de una RAM estática (I)Ciclo de escritura de una RAM estática (I)

tWC


Dirección anterior


tAS tAH

R/W

CS tW

DatosAlta Z Datos de Alta Z

Datosválidos

entrada del bus de datos


tDS tDH

Ciclo de escritura de una RAM estática (II)Ciclo de escritura de una RAM estática (II)


t (Write Cicle time)tWC – (Write Cicle time).

Tiempo mínimo de un ciclo de escritura completo.

(Add S i )tAS – (Address Setup time).

Tiempo de establecimiento de la dirección. Tiempo mínimo quedeben adelantarse las entradas de dirección antes de activar ladeben adelantarse las entradas de dirección antes de activar laseñal de escritura.

tW – (Write time).

Tiempo de escritura. Tiempo mínimo, que debe estar activa laseñal de escritura.

tAH – (Address Hold time).

Tiempo de mantenimiento de la dirección. Tiempo depermanencia de las señales de dirección después de la


permanencia de las señales de dirección después de ladesactivación de la señal de escritura.

Ciclo de escritura de una RAM estática (III)Ciclo de escritura de una RAM estática (III)


t (Data Hold time)tDH – (Data Hold time).

Tiempo de mantenimiento de los datos. Tiempo mínimo que deben permanecer los datos en la entrada después de la p pdesactivación de la señal de escritura.

tDS – (Data Setup time).

Tiempo de establecimiento de los datos. Tiempo mínimo quedeben estar presente los datos antes de la activación de laseñal de escritura.


Célula básica de las memorias RAM Célula básica de las memorias RAM di á i (I)di á i (I)dinámicas (I)dinámicas (I)

Celda de memoria con un único transistor nMOSCelda de memoria con un único transistor nMOS

Escritura

Lectura

ccs

RW

D

T t l ibi i l ñ l RW


•Tanto para leer como para escribir se requiere que la señal RW tenga un valor de tensión alto.

Célula básica de las memorias RAM Célula básica de las memorias RAM di á i (II)di á i (II)dinámicas (II)dinámicas (II)

Operación de escritura (RW= 1)Operación de escritura (RW= 1)

Si en la línea de dato (D) se pone un valor alto, sed i á l d l d dproducirá la carga del condensador.

Si el valor anterior en el condensador (cs) fuera un ‘0’ y( s) yse deseara escribir un ‘0’, entonces se producirá ladescarga del condensador.


Célula básica de las memorias RAM Célula básica de las memorias RAM di á i (III)di á i (III)dinámicas (III)dinámicas (III)

Operación de lectura (RW= 1)Operación de lectura (RW= 1)

Si el contenido del condensador es un ‘0’, aparecerá enl lí d d t di h lla línea de datos dicho valor.

Sin embargo, si el contenido del condensador fuese ung‘1’, se provocaría una corriente que produciría ladescarga de la capacidad.

Por tanto, la lectura de los “unos” es destructiva y serequiere una reescritura una vez leída la información.

Esta operación de reescritura se conoce como refresco.


Célula básica de las memorias RAM Célula básica de las memorias RAM di á i (IV)di á i (IV)dinámicas (IV)dinámicas (IV)

Escritura de un ‘1’ en unaColumna

celda de memoriaBuffer de refresco

Refresco

Fila

BAJO (L)

ALTO (H)

Buffer de salida/amplificador

DOUT

ON

W

DIN

+ 1 -

ALTO (H) BAJO (L)

ALTO (H)

Buffer de entrada


Línea de bit

Célula básica de las memorias RAM Célula básica de las memorias RAM di á i (V)di á i (V)dinámicas (V)dinámicas (V)

Escritura de un ‘0’ en una Columna

celda de memoriaBuffer de refresco

Refresco

Fila

BAJO (L)

ALTO (H)


DOUT

ON

W

DIN

0

BAJO (L) BAJO (L)

BAJO (L)

Buffer de entrada


Línea de bit

Célula básica de las memorias RAM Célula básica de las memorias RAM di á i (VI)di á i (VI)dinámicas (VI)dinámicas (VI)

Lectura de un ‘1’ de una celda Columna

de memoriaBuffer de refresco

Refresco

Fila

BAJO (L)

ALTO (H)


DOUT

ON

W

DIN

+ 1 -

ALTO (H) ALTO (H)

Buffer de entrada


Línea de bit

Célula básica de las memorias RAM Célula básica de las memorias RAM di á i (VII)di á i (VII)dinámicas (VII)dinámicas (VII)

Refresco de un ‘1’Columna

almacenado Buffer de refresco

Refresco

Fila

ALTO (H)

ALTO (H)

ALTO (H)


DOUT

ON

ALTO (H)

W

DIN

+ 1 -

ALTO (H) ALTO (H)

Buffer de entrada


Línea de bit

Ciclo de lectura en memorias DRAM (I)Ciclo de lectura en memorias DRAM (I)


Ciclo de lectura en memorias DRAM (II)Ciclo de lectura en memorias DRAM (II)


tASR – (Address Setup for Rows time).

Tiempo de establecimiento para direcciones de filas. Mínimotiempo que deben adelantarse las entradas de dirección antestiempo que deben adelantarse las entradas de dirección antesde la activación de la señal RAS.

tRAH – (Row Address Hold time). RAH

Tiempo de mantenimiento para direcciones de filas. Tiempomínimo que deben mantenerse las entradas de direccióndespués de activar la señal RASdespués de activar la señal RAS.

tASC – (Address Setup for Columns time).

Ti d t bl i i t di i d lTiempo de establecimiento para direcciones de columnas. Mínimo tiempo que deben adelantarse las entradas de dirección antes de la activación de la señal CAS.


Ciclo de lectura en memorias DRAM (III)Ciclo de lectura en memorias DRAM (III)


tCAH – (Column Address Hold time).

Tiempo de mantenimiento para direcciones de columnas.Tiempo mínimo que deben mantenerse las entradas deTiempo mínimo que deben mantenerse las entradas dedirección después de activar la señal CAS

tRCS – (Read to CAS Setup time).

Tiempo de establecimiento de la señal de lectura. Mínimotiempo que debe estar activa la señal de lectura antes de laactivación de la señal CASactivación de la señal CAS.

tRCH – (Read to CAS Hold time).

Ti d t i i t d l ñ l d l t TiTiempo de mantenimiento de la señal de lectura. Tiempomínimo que deben mantenerse la señal de lectura después dedesactivar la señal CAS.


Ciclo de lectura en memorias DRAM (IV)Ciclo de lectura en memorias DRAM (IV)


tRAS – (RAS time).

Tiempo de activación RAS. Tiempo mínimo, que debe estaractiva la señal RASactiva la señal RAS.

tCAS – (CAS time).

Tiempo de activación CAS. Tiempo mínimo, que debe estaractiva la señal CAS.

tRAC – (Row ACcess time).tRAC (Row ACcess time).

Tiempo de acceso de filas. Tiempo mínimo que debetranscurrir desde la activación de la señal RAS hasta que losd t l liddatos aparecen en la salida.


Ciclo de lectura en memorias DRAM (V)Ciclo de lectura en memorias DRAM (V)


tCAC – (Column ACcess time).

Tiempo de acceso de filas. Tiempo mínimo que debetranscurrir desde la activación de la señal CAS hasta que lostranscurrir desde la activación de la señal CAS hasta que losdatos aparecen en la salida.

tRP – (Row Precharge time). RP

Tiempo de precarga de filas. Tiempo mínimo, que debe estarinactiva la señal RAS.

tCRP – (CAS to RAS Precharge time).

Tiempo de precarga de CAS a RAS. Tiempo mínimo que debet i ti l ñ l CAS t d l i i i d t i l destar inactiva la señal CAS antes del inicio de otro ciclo de

lectura.


Ciclo de lectura en memorias DRAM (VI)Ciclo de lectura en memorias DRAM (VI)


tOFF – (Off Time).

Tiempo de invalidación de los datos. Tiempo mínimo quet d d l d ti ió d l ñ l CAS h t ltranscurre desde la desactivación de la señal CAS hasta que lodatos dejan de ser válidos.


Ciclo de lectura en memorias DRAM (VII)Ciclo de lectura en memorias DRAM (VII)

Análisis del diagrama de temporización.

El proceso de lectura comienza proporcionando a lamemoria DRAM la dirección de la fila a la que se quiereaccederacceder.

Se produce el flanco de bajada de la señal RAS.

Se activa la señal de lectura.

A continuación en las líneas de dirección se sitúa lasA continuación en las líneas de dirección se sitúa lasdirección de la columna.

Se produce el flanco de bajada de la señal CASSe produce el flanco de bajada de la señal CAS.

Los datos de salida estarán listos pasado un ciertotiempo


tiempo.

Ciclo de lectura en memorias DRAM (VIII)Ciclo de lectura en memorias DRAM (VIII)

Análisis del diagrama de temporización (cont.).

Se desactiva la señal CAS.

Los datos permanecen toda ía álidos en la salida nLos datos permanecen todavía válidos en la salida untiempo.

La señal de lectura puede desactivarse.

También la señal de RAS se desactiva.

Por último y antes de poder iniciar un nuevo ciclo delectura es necesario esperar un lapso de tiempo paralectura es necesario esperar un lapso de tiempo paraque se pueda realizar la precarga.


Ciclo de escritura en memorias DRAM (I)Ciclo de escritura en memorias DRAM (I)


Ciclo de escritura en memorias DRAM (II)Ciclo de escritura en memorias DRAM (II)


tASR – (Address Setup for Rows time).

Tiempo de establecimiento para direcciones de filas. Mínimotiempo q e deben adelantarse las entradas de dirección antestiempo que deben adelantarse las entradas de dirección antesde la activación de la señal RAS.

tRAH – (Row Address Hold time). RAH ( )

Tiempo de mantenimiento para direcciones de filas. Tiempomínimo que deben mantenerse las entradas de direccióndespués de activar la señal RASdespués de activar la señal RAS.

tASC – (Address Setup for Columns time).

Tiempo de establecimiento para direcciones de columnas. Mínimo tiempo que deben adelantarse las entradas de dirección antes de la activación de la señal CAS.


Ciclo de escritura en memorias DRAM (III)Ciclo de escritura en memorias DRAM (III)


tCAH – (Column Address Hold time).

Tiempo de mantenimiento para direcciones de filas. Tiempomínimo que deben mantenerse las entradas de direcciónmínimo que deben mantenerse las entradas de direccióndespués de activar la señal CAS

tWCS – (Write to CAS Setup time).

Tiempo de establecimiento de la señal de escritura. Mínimotiempo que debe estar activa la señal de escritura antes de laactivación de la señal CASactivación de la señal CAS.

tWCH – (Write to CAS Hold time).

Ti d t i i t d l ñ l d it TiTiempo de mantenimiento de la señal de escritura. Tiempomínimo que deben mantenerse la señal de escritura despuésde desactivar la señal CAS.


Ciclo de escritura en memorias DRAM (IV)Ciclo de escritura en memorias DRAM (IV)


tRAS – (RAS time).

Tiempo de activación RAS. Tiempo mínimo, que debe estaractiva la señal RASactiva la señal RAS.

tCAS – (CAS time).

C STiempo de activación CAS. Tiempo mínimo, que debe estaractiva la señal CAS.

tWP – (Write Pulse time).tWP (Write Pulse time).

Tiempo de escritura. Tiempo mínimo que debe permaneceractiva la señal de escritura.


Ciclo de escritura en memorias DRAM (V)Ciclo de escritura en memorias DRAM (V)


tDS – (Data Setup time).

Tiempo de establecimiento de datos. Tiempo mínimo que debetranscurrir desde la presencia de los datos en la entrada hastatranscurrir desde la presencia de los datos en la entrada hastala activación de la señal CAS.

tDH – (Data Hold time). DH

Tiempo de mantenimiento de datos. Tiempo mínimo que debetranscurrir desde la activación de la señal CAS hasta que losdatos pueden dejar de estar en la entradadatos pueden dejar de estar en la entrada.

tRP – (Row Precharge time).

Tiempo de precarga de filas. Tiempo mínimo, que debe estarinactiva la señal RAS.


Ciclo de escritura en memorias DRAM (VI)Ciclo de escritura en memorias DRAM (VI)


tCRP – (CAS to RAS precharge time).

Tiempo de precarga de CAS a RAS. Tiempo mínimo que debet i ti l ñ l CAS t d l i i i d t i l destar inactiva la señal CAS antes del inicio de otro ciclo de

lectura.


Ciclo de escritura en memorias DRAM (VII)Ciclo de escritura en memorias DRAM (VII)


El proceso de escritura comienza proporcionando a laEl proceso de escritura comienza proporcionando a lamemoria DRAM la dirección de la fila a la que se quiereacceder.

Se produce el flanco de bajada de la señal RAS.

SSe activa la señal de escritura. Los datos deberán estarpresentes en la entrada.

A continuación en las líneas de dirección se sitúa lasdirección de la columna.

Se produce el flanco de bajada de la señal CAS.

La señal de escritura y los datos deberán estar


ypresentes todavía un determinado intervalo de tiempo.

Ciclo de escritura en memorias DRAM (VIII)Ciclo de escritura en memorias DRAM (VIII)


Se desactiva la señal CAS.

También la señal de RAS se desacti aTambién la señal de RAS se desactiva.

Por último y antes de poder iniciar un nuevo ciclo deescritura es necesario esperar un lapso de tiempo paraque se pueda realizar la precarga.


Ciclo de lectura/escritura FPM en DRAM (I)Ciclo de lectura/escritura FPM en DRAM (I)


Ciclo de lectura/escritura FPM en DRAM (II)Ciclo de lectura/escritura FPM en DRAM (II)

El ciclo de lectura (o escritura) en modo páginaá id FPM (F t P M d ) jrápida o FPM (Fast Page Mode) es una mejora

aplicable a memorias RAM dinámicas.

Permite reducir el tiempo de acceso cuando seacceden a datos que tienen el mismo número deacceden a datos que tienen el mismo número defila.

D h h l l d l fil d i tDe hecho el valor de la fila se guarda en un registro yes este detalle el que permite ahorrar el tiemponecesario para indicar la fila del datonecesario para indicar la fila del dato.


Ciclo de lectura/escritura FPM en DRAM (III)Ciclo de lectura/escritura FPM en DRAM (III)

El primer acceso a un dato de la fila es idéntico ali tya visto.

Sin embargo, el ciclo de lectura o escritura se acorta def i d fi id l d á d tforma indefinida para los demás accesos a datos.

La limitación se establece en que acceda a datosLa limitación se establece en que acceda a datoscon la misma fila y no se produzca un ciclo derefresco.


Ciclo de lectura en memorias EDO DRAM (I)Ciclo de lectura en memorias EDO DRAM (I)


Ciclo de lectura en memorias EDO DRAM (II)Ciclo de lectura en memorias EDO DRAM (II)

En el diagrama del ciclo de lectura de lasmemorias DRAM, la desactivación de la señalmemorias DRAM, la desactivación de la señalCAS provoca (tras un pequeño retardo) lainhabilitación de las salidas.

Puede reducirse el tiempo de acceso dentro de unamisma página, si realizamos una pequeña modificación

íde las características de la memoria.

En las memorias de salida de datos mejorada oEn las memorias de salida de datos mejorada oEDO (Enhanced Data Output), la salida permaneceválida hasta que el siguiente dato leído apareceq g pen la salida.

La inhabilitación de las salidas solamente se produce


La inhabilitación de las salidas solamente se producecon la señal OE (Output Enable).

Ciclo de lectura en memorias EDO DRAM (III)Ciclo de lectura en memorias EDO DRAM (III)

Consecuencia:

Se produce un solapamiento entre el intervalo en elque CAS está a nivel alto y el tiempo que las salidasestán álidasestán válidas.

Se emplea este tiempo para precargar parte de losi it i tcircuitos internos.

Las memorias EDO permiten por tanto un accesoLas memorias EDO permiten por tanto un accesomás rápido que aquellas que solamentepresentan el modo FPM.p

En estas últimas, el usuario ha de esperar para poderdesactivar la señal CAS, a que el dato en la salida sea


qválido.

Ciclo de lectura en memorias EDO DRAM (IV)Ciclo de lectura en memorias EDO DRAM (IV)

El proceso de escritura no se beneficia de las lasj t í ti t l t d lmejores características en cuanto a lectura de las

memorias EDO.

Los modos de acceso rápido casan muy bien conla organización jerárquica de la memoria y eng j q yespecial con las memorias cache.

Motivo: normalmente cuando es preciso sustituir unpcontenido de la memoria cache lo que se modifica esun bloque entero (todas las palabras que forman unalínea)línea).

El primer acceso es lento pero los demás se realizan auna velocidad mayor.


una velocidad mayor.

Operación de refresco (I)Operación de refresco (I)

Las memorias dinámicas tienen el inconvenientede que hay que organizar el refresco de lasq y q gmismas.

El refresco se realiza fila a fila.El refresco se realiza fila a fila.

Se refrescan todas las células de una misma filasimultáneamente.simultáneamente.

Normalmente, se intercala un ciclo de refrescoentre varios ciclos normales de lectura y/oescritura.

Aunque podría realizarse el refresco de todas las filasde forma consecutiva, este no es el procedimientohabitual


habitual.

Operación de refresco (II)Operación de refresco (II)

Actualmente, el estándar de hecho establece unavelocidad de refresco de 15,625 ns/fila.velocidad de refresco de 15,625 ns/fila.

Ejemplo: una memoria de 1 Mega-palabra organizadacon 1024 filas requerirá de 15,625 ns/fila x1024 filas=con 1024 filas requerirá de 15,625 ns/fila x1024 filas16 ms para refrescar todo su contenido.

El fabricante debe garantizar que los niveles lógicosg q galmacenados en la memoria no se degradan en eseintervalo de tiempo.

En cuanto al modo de realizar el refresco, hoy endía la tendencia es a simplificar la tarea aldiseñador de sistemas.

La mayoría de las memorias permiten realizar


y pdiferentes modos de refresco.

Operación de refresco (III)Operación de refresco (III)

El modo de refresco más común es el conocidocomo CBR (CAS before RAS).( )

En un ciclo normal la señal RAS precede a CAS.

Si se produce un flanco de bajada en CAS antes deproducirse en RAS la memoria interpreta que se va arealizar un ciclo de refrescorealizar un ciclo de refresco.

Un contador interno situado dentro de la memoriaselecciona cual de las filas se refresca actualizándoseselecciona cual de las filas se refresca, actualizándoseposteriormente el valor del contador, para que apunte ala siguiente fila.

El diseñador solamente debe preocuparse de intercalarun ciclo de refresco cada cierto tiempo.


Operación de refresco (IV)Operación de refresco (IV)

Otros modos de refresco habituales en lasmemorias DRAM son:

Solo RAS (RAS only refresh).

Solamente la señal RAS se pone a nivel bajo parapasar posteriormente a valor alto y poder realizar ap p y pcontinuación un ciclo normal.

Este modo de refresco requiere que se le proporcioneEste modo de refresco requiere que se le proporcioneen las entradas de dirección la dirección de fila arefrescarse.

El diseñador debe llevar la cuenta de las filas que se hanido refrescando.


Operación de refresco (V)Operación de refresco (V)

Refresco escondido (hidden refresh).

Pueden verse como una variante del modo CBR.

Al finalizar un ciclo normal de lectura o escritura tantoAl finalizar un ciclo normal de lectura o escritura tantola señal RAS como CAS vuelven a nivel alto.

Si i li f did l tSi se quiere realizar un refresco escondido solamentela señal CAS vuelve a nivel alto.

Posible ventaja: en caso de haber realizado una lecturael dato leído continúa presente en la salida.

L fil f i d t i dLa fila que se refresca viene determinada por uncontador interno, como en el refresco CBR.


Operación de refresco (VI)Operación de refresco (VI)

Auto-refresco (self refresh).

La propia memoria organiza el refresco de todas lasfilas, determinando ella misma con un oscilador internola velocidad de refresco.

Se emplea únicamente en sistemas alimentados porp pbatería con el objetivo de economizar el consumo.

Requiere de una secuencia especial para introducirseRequiere de una secuencia especial para introducirseen este modo y salir de él.


Expansión del número de palabras (I)Expansión del número de palabras (I)A0 A1 A2 A3 A4 A5 A6

Bus de direcciones

A6A7 A8

RAM 256x4

RAM 256x4

CS CS

OE Bus de

D

OE

R/W control

D0 D1 D2 D3

Bus de datos

Almacena las palabras de 4 bits con Almacena las palabras de 4 bits con


pdirecciones: [0, 255] (10 o [0, FF] (16

pdirecciones:[256, 511] (10 o [100, 1FF] (16

Expansión del número de palabras (II)Expansión del número de palabras (II)

A0A1 A2 A3A4 A5

Bus de direcciones5

A6A7 A8 A9

direcciones

RAM 256x4

CS

11 D

10 E

01

RAM 256x4

CS

RAM 256x4

CS

RAM 256x4

CS

OE

C00

Bus de

CS

E

D0 D1

OE

R/W control

Bus de 1

D2 D3

datos

Almacena las palabras Almacena las palabras de 4 bits


de 4 bits con direcciones: [0, 255 ] (10 o [0, FF] (16

con direcciones:[768, 1023] (16 o [300, 3FF] (16

Expansión del tamaño de la palabraExpansión del tamaño de la palabra A0 A1 A2 A3 A4 A5 A6 A

Bus de direcciones

A7

RAM 256x4

RAM256x4

CS

OE

R/W

Bus de control

D0 D1 D2 D

R/W

Bus de2D3 Bus de

datos D4 D5 D6 D7

Almacena los bits D D de Almacena los bits D D de


Almacena los bits D0-D3 de las 256 palabras de 8 bits

Almacena los bits D4-D7 de las 256 palabras de 8 bits

tema 6 “mimemorias” -...

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