sistemas digitales problemas 1

7/22/2019 Sistemas Digitales Problemas 1

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Prof: Utrilla Salazar Dario

Sistemas Digitales 1

SISTEMAS DIGITALES

PREGUNTA N1.-

Para el circuito de la figura N1, determinar:

A)Ecuacin caracterstica.B) Tabla de habilitacin.

Figura N1

Solucin

A) Ecuacin Caracterstica.-

Para poder hallar la ecuacin caracterstica analizaremos el circuito q se nos muestra pasoa paso:

* Se observa en el circuito q hay dos entradas (M y N) y el CLOCK , luego les subsigue losvalores M Y N, y por ultimo encontramos el P y C

* Se sabe que para que el funcionamiento del circuito el P y C deben estar inhabilitados

( y ) de lo contrario no funcionar.

* Luego asumimos q el clock toma el valor de 0 entonces M=N= 0y Qm+1 = Qn, pero siasumimos q el clock toma el valor de 1 entonces: M=M y N=N

* Para que el anlisis no sea muy complicado y extenso tomaremos la segunda opcin:

CLOCK = 1

* Asemos que M=0 y N=0, entonces M=0 y N=0 y en consecuencia Qn+1= Qny Qn+1 = Qn.

* Asemos que M=0 y N=1, entonces M=0 y N=1 y en consecuencia Qn+1= 1 y Qn+1 = 0.


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* Asemos que M=1 y N=0, entonces M=1 y N=0 y en consecuencia Qn+1= 0 y Qn+1 = 1.

*Asemo

s queM=1 y

N=1, entonces M=1 y N=1 y en consecuencia Qn+1= N.P. y Qn+1 = N.P.

Tabla de verdad del circuito

Tabla N1

* Para poder hallar la ecuacin

caracterstica primero nos guiaremos de la siguiente tabla:

Tabla N2

*Aplicamos Karnaugh para Qn+1:

M N P C CLK Qn+1Q

n+1X X 1 1 X N.P. N.P.

X X 0 1 X 0 1

X X 1 0 X 1 0

X X 0 0 Qn Qn

0 0 0 0 Qn Qn

0 1 0 0 1 0

1 0 0 0 0 1

1 1 0 0 N.P. N.P.

M N Qn Qn+1

0 0 0 0

0 0 1 1

0 1 0 1

0 1 1 1

1 0 0 0

1 0 1 0

1 1 0 X

1 1 1 X


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* Ecuacin Caracterstica:

B) Tabla de Habil itacin.-

*La tabla de habilitacin lo realizaremos con el siguiente cuadro:

Qn Qn+1 M N0 0 0 0

0 0 1 0

0 1 0 1

0 1 1 1

1 0 1 0

1 0 1 1

1 1 0 0

1 1 0 1Tabla N3

* Resumiendo el cuadro anterior se obtiene:

Qn Qn+1 M N

0 0 X 0

0 1 X 1

1 0 1 X

1 1 0 XTabla N4

PREGUNTA N2.-


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Se obtiene un Flip Flop AB (FF-AB) cuya caracterstica de operacin se muestra acontinuacin:

Figura N2

A)Disear circuito de conversin de FF-AB a FF-JK.

B) Disear circuito de conversin de FF-JK a FF-AB.

Solucin

* Primero realizaremos la tabla de verdad de Flip Flop AB.-

Tabla N5

* Luego realizaremos la

ecuacin caracterstica con latabla N6 de Flip Flop AB.-

Tabla N6

La ecuacin caracterstica del FF-AB es:

P C A B CLK Qn+1 Qn+10 0 X X X 1 1

0 1 X X X 1 01 0 X X X 0 1

1 1 0 0 0 1

1 1 0 1 Qn Qn

1 1 1 0 Qn Qn

1 1 1 1 1 0

A B Qn+1

0 0 00 1 Qn

1 0 Qn

1 1 1

A B Qn Qn+1

0 0 0 0

0 0 1 0

0 1 0 0

0 1 1 1

1 0 0 1

1 0 1 01 1 0 1

1 1 1 1


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.... (a)

* La ecuacin caracterstica del FF-JK es:

... (b)

* Relacionando (a) y (b):

A)Disear ci rcui to de conversin de FF -AB a FF-JK .-

Simulacion del la conversin deFF-AB a FF-JK

Figura

N3

A)Disear ci rcui to de conversin de FF-JK a FF-AB.-


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Simulacion del la conversin deFF-JK a FF-AB

FiguraN4

PRE

GUNTA N3.-Analizando la estructura interna del IC 555 y su operacin en modo astable, desarrollar:

A)Demostrar que la frecuencia es: B)Determinar el intervalo de valores del ciclo de trabajo para un circuito astable

convencional

Solucin

A) Demostracin de la frecuencia:

Para poder demostrar la frecuencia debemos conocer como es el circuito por dentro, y

poder analizar el tiempo de carga y descarga del condensador.

Para el tiempo de carga se tiene que:

( )

Teniendo en cuenta que el condensador esta cargndose de 01/3, entonces:


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Reemplazando, tenemos que:

(

)

( )

(

)

Para el tiempo de descarga se tiene que:

(

)

Teniendo en cuenta que el condensador esta descargndose de 1/32/3, entonces:

Reemplazando, tenemos que:

(

)

( )

(

)

Por lo tanto: El periodo sera:


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Por lo tanto:

B) Determinar el intervalo de valores del ciclo de trabajo para un circuito astable

convencional.-

El ciclo de trabajo lo podemos calcular como el tiempo de carga, entre el tiempo total

(T) por el 100%.

En un caso especial se da que , esto se cumple cuando el ; en dicho casoel ciclo de trabajo estar comprendido entre los siguientes valores:

PREGUNTA N4.-

Disear un circuito digital; que permita visualizar en 2 display numricos. Los resultadosde una competencia atltica, en el cual participan 8 personas por vez. Considere que en

la meta existen sensores de llegada para cada participante. Los resultados se visualizan

desde el momento, en que todos los participantes lleguen a la meta.

Solucin

En el primer display se puede visualizar la llegada del participante, esta parte del circuito

consta de un CONTADOR, este va conectado hacia un 7447 y finalmente llega al display

(nodo comn).Cuando un participante llegue a la meta este proporcionara un 1 lgico,

que luego har que el contador se active ocasionando despus que el display visualice elN1. En el segundo display se muestra la casilla del participante, se conecta los sensores a

un ENCODER, este se va tambin a un 7447 y finalmente al display. Cuando un


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participante llegue primero a la meta, el nmero de su camiseta representado por uncomponente electrnico (LOGICSTATE) enviara un 1 lgico al encoder, este mandara

un serie de cdigo al 7447 y este a su vez har q el display visualice el nmero de

camiseta del participante.

Figura N5

PREGUNTA N5.- Disear el circuito de un reloj digital, que permita visualizar en Displays; las horas (00-

23hrs) y minutos (00-59) en tiempo real.

A) Utilizar solamente FF-JK y puertas lgicas

B) Utilizar solamente FF-D y puertas lgicas

C) Utilizar IC 7490

D) Utilizar IC7493

Solucin

A) Uti li zar solamente FF -JK y puertas lgicas.-

Este circuito se realizar con contadores asncronos. En este caso utilizaremos 7 FF-JK para

apreciar las horas y 7 FF-JK para apreciar los minutos. En la 1ra PARTE se utilizarn 4FF-JK que harn un conteo del 0-9, esto representara a las unidades y se podr visualizar en

el 1 display, luego se utilizaran los 3 FF-JK restantes para representar las decenas y harn

un conteo del 0-7, en este caso se har una combinacin lgica para q el conteo se resetecundo llegue al nmero 6 (Ejm.: 0, 1, 2, 3, 4, 5, 6,0), y esto se podr visualizar en el 2

display. En la 2da PARTE es similar al anterior, pero en este caso en la fila de las decenas

se har una combinacin lgica para que el circuito se pueda resetear cuando llegue al N2,


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y en la unidades es lo mismo que en la primera parte (conteo del 0-9), ambos resultados sepodrn visualizar en los display N4 y N3 respectivamente.

Figura N6

Simulacion del circuito

B) Uti li zar solamente FF -D y puertas lgicas.- C) Uti li zar I C 7490.-


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Figura N7 Figura N8

* En la parte A solamente hemos usado FF-D como indica el enunciado en formaasncrona. En la parte B hemos utilizado 6 contadores 7490 para el desarrollo del

proyecto

D) Uti li zar I C7493.-Figura N9

D

2

Q

5

CLK

3

Q

6

S4

R1

U1:A

7474

D

12

Q

9

CLK

11

Q

8

S10

R13

U1:B

7474

D

2

Q

5

CLK

3

Q

6

S4

R1

U2:A

7474

A

7

B

1

C

2

D

6

BI/RB

4

RBI

5

LT

3

U3

7448

U4

NAND

D

12

Q

9

CLK

11

Q

8

S10

R13

U2:B

7474

D

2

Q

5

CLK

3

Q

6

S4

R1

U5:A

7474

D

12

Q

9

CLK

11

Q

8

S10

R13

U5:B

7474

D

2

Q

5

CLK

3

Q

6

S4

R1

U7:A

7474

U8

NAND

D

12

Q

9

CLK

11

Q

8

S10

R13

U7:B

7474

D

2

Q

5

CLK

3

Q

6

S4

R1

U9:A

7474

D

12

Q

9

CLK

11

Q

8

S10

R13

U9:B

7474

A

7

QA

13

B

1

QB

12

C

2

QC

11

D

6

QD

10

BI/RB

O

4

QE

9

RBI

5

QF

15

LT

3

QG

14

U10

7448

U11

NAND

D

2

Q

5

CLK

3

Q

6

S4

R1

U12:A

7474

D

12

Q

9

CLK

11

Q

8

S10

R13

U12:B

7474

D

2

Q

5

CLK

3

Q

6

S4

R1

U13:A

7474

A

7

QA

13

B

1

QB

12

C

2

QC

11

D

6

QD

10

BI/RB

O

4

QE

9

RBI

5

QF

15

LT

3

QG

14

U14

7448

D

12

Q

9

CLK

11

Q

8

S10

R13

U13:B

7474

U15

NAND

D

2

Q

5

CLK

3

Q

6

S4

R1

U16:A

7474

D

12

Q

9

CLK

11

Q

8

S10

R13

U16:B

7474

A

7

QA

13

B

1

QB

12

C

2

QC

11

D

6

QD

10

BI/RB

O

4

QE

9

RBI

5

QF

15

LT

3

QG

14

U18

7448

D

12

Q

9

CLK

11

Q

8

S10

R13

U17:B

7474

D

2

Q

5

CLK

3

Q

6

S4

R1

U20:A

7474

D

12

Q

9

CLK

11

Q

8

S10

R13

U20:B

7474

A

7

QA

13

B

1

QB

12

C

2

QC

11

D

6

QD

10

BI/RB

O

4

QE

9

RBI

5

QF

15

LT

3

QG

14

U21

7448

D

2

Q

5

CLK

3

Q

6

S4

R1

U22:A

7474

U23

NAND

U19

NAND

U2

:B(CLK

)

RELOJ

UTILIZANDO

SOLO

FF-D

Y

PUE

RTAS

LOGICAS

CKA

14

Q0

12

CKB

1

Q1

9

Q2

8

Q3

11

R0(1)

2

R0(2)

3

R9(1)

6

R9(2)

7

U3

7490

A

7

QA

13

B

1

QB

12

C

2

QC

11

D

6

QD

10

BI/RBO

4

QE

9

RBI

5

QF

15

LT

3

QG

14

U4

7447

CKA

14

Q0

12

CKB

1

Q1

9

Q2

8

Q3

11

R0(1)

2

R0(2)

3

R9(1)

6

R9(2)

7

U5

7490

A

7

QA

13

B

1

QB

12

C

2

QC

11

D

6

QD

10

BI/RBO

4

QE

9

RBI

5

QF

15

LT

3

QG

14

U6

7447

CKA

14

Q0

12

CKB

1

Q1

9

Q2

8

Q3

11

R0(1)

2

R0(2)

3

R9(1)

6

R9(2)

7

U7

7490

A

7

QA

13

B

1

QB

12

C

2

QC

11

D

6

QD

10

BI/RBO

4

QE

9

RBI

5

QF

15

LT

3

QG

14

U8

7447

CKA

14

Q0

12

CKB

1

Q1

9

Q2

8

Q3

11

R0(1)

2

R0(2)

3

R9(1)

6

R9(2)

7

U9

7490

A

7

QA

13

B

1

QB

12

C

2

QC

11

D

6

QD

10

BI/RBO

4

QE

9

RBI

5

QF

15

LT

3

QG

14

U10

7447

CKA

14

Q0

12

CKB

1

Q1

9

Q2

8

Q3

11

R0(1)

2

R0(2)

3

R9(1)

6

R9(2)

7

U11

7490

A

7

QA

13

B

1

QB

12

C

2

QC

11

D

6

QD

10

BI/RBO

4

QE

9

RBI

5

QF

15

LT

3

QG

14

U12

7447

U1(CKA)

RELOJ

UTILIZANDO

SOL

O

IC

74LS90


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PREGUNTA N6.-

Para un circuito secuencial:

;

;

;

; ; ; Desarrolle:

A) Tabla de estados


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B) Secuencia de estados

Solucin

A) Tabl a de estados.-*Para poder hallar la tabla de estados, primero hallaremos su tabla de verdad:

Qn+10 0 Qn

0 1 0

1 0 1

1 1 QnTabla N7

* Ayudndonos de la tabla de verdad podemos hallar la tabla de estados:

Tabla N8

B) Secuencia de estados.-

Observamos que en la tabla anterior se puede apreciar 10 estados en forma intercalada y

son:

0, 12, 7, 9, 3, 10, 4, 6, 13, 5, 0, 12,

Luego si se les ordena en forma creciente, los estados quedaran de la siguiente manera:

0, 3, 4, 5, 7, 8, 9, 10, 12,13

PREGUNTA N7.-

EST. Q4n Q3n Q2n Qn J4 K4 J3 K3 J2 K2 J1 K10 0 0 0 0 1 0 1 1 0 1 0 1

12 1 1 0 0 1 1 1 0 1 1 1 0

7 0 1 1 1 1 1 0 1 0 1 0 0

9 1 0 0 1 0 1 0 0 1 0 1 0

3 0 0 1 1 1 1 0 1 1 0 0 1

10 1 0 1 0 1 1 1 0 0 1 0 1

4 0 1 0 0 1 1 1 1 0 1 0 1

8 1 0 0 0 1 0 1 0 0 1 1 0

13 1 1 0 1 0 1 0 0 0 1 1 05 0 1 0 1 0 1 0 1 0 1 0 1

0 0 0 0 0


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Disear un contador que realice la generacin de los estados siguientes:

C1 C2 ESTADOS

0 0 0, 1, 2, 14, 15, 14, 13, 2, 1, 0, 1, 2, 3, 4, 14, 15, 14,

0 1 0, 1, 2, 14, 15, 1, 2, 14, 15, 2, 3, 4, 14, 15, 3, 4,

1 0 0, 1, 2, 14, 15, 0,1, 2, 13, 14, 0, 1, 2, 12, 13, 0, 1, 2, 1 1 0, 1, 2, 13, 14, 15, 14, 2, 1, 2, 13, 14, 13,

Tabla N9

Solucin

A) 1 PARTE:

C1 C2 ESTADOS

0 0 0, 1, 2, 14, 15, 14, 13, 2, 1, 0, 1, 2, 3, 4, 14, 15, 14, Tabla N10

Desarrollo del problema:

En este caso usamos un contador, el 74LS191 el cual nos permite contar del 0 al 15

visualizado en un display o leds, y una vez que llega al mximo o mnimo valor da unpulso por la pata 13 (RC0), el cual la vamos a aprovechar para mandarla a la seal de un

FF-JK que esta en estado de memoria (J=1 y K=1), y eso va hacer que el contador que

estaba en Up al inicio cambie a Down y as sucesivamente.

Implementacin del problema


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Figura N10

B) 2 PARTE:

C1 C2 ESTADOS

0 1 0, 1, 2, 14, 15, 1, 2, 14, 15, 2, 3, 4, 14, 15, 3, 4, Tabla N11

Desarrollo del problema:En este circuito usamos dos contadores (74LS191) en el cual el 2do contador va a contar

de 0 a 15, despus que llegue a 15 la pata 12(TC) de dicho contador se conecta a laentrada del clock del 1er contador que al estar en modo Up va a contar y a su misma vez

mediante compuertas OR y NOT hacemos un circuito tal que cuando llegue a 15 mandeun pulso a la pata 11 (LOAD), en este caso el 2do contador se va a comportar como

registro y va a salir lo que est en la entrada o sea lo que te bote el 1er contador.



16/25



Figura N11

C) 3 PARTE:

C1 C2 ESTADOS

1 0 0, 1, 2, 14, 15, 0, 1, 2, 13, 14, 0, 1, 2, 12, 13, 0, 1, 2, Tabla N12

Desarrollo del problema:

En este circuito se va a usar dos contadores uno en Up y el otro en Down, tambin se va

a hacer uso de un comparador (74LS85). El CI 7485 es un comparador de 4 bits en este

caso va a comparar las 4 salidas del 1er contador Down con las otras 4 salidas del 2do

contador Up, cuando se da que los 2 son iguales entonces va a mandar un pulso al load

del 2do contador y este va a cargar los datos del 1er contador Down, ya que como A>B

siempre se va a cumplir entonces siempre esa salida va a estar en 1 y cuando cambie a

A=B va mandar un pulso al 1er contador y este va a disminuir en 1 y as sucesivamentehasta obtener nuestra secuencia deseada.


Figura N12


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PREGUNTA N8.- Disear un circuito digital para activar lmparas en la secuencia siguiente:

LA NO SI NO SI NO SI NO SI NO SI SI

LB NO NO SI SI NO SI SI NO SI SI NOLC NO NO SI NO SI SI SI SI NO SI SI

LD NO SI NO NO SI NO SI SI NO SI NOTabla N13

Solucin

* Haremos los siguientes cambios para poder resolver el problema: Sea: SI = 1 lgico y NO = 0lgico, entonces la tabla anterior se convertira de la siguiente manera:

LA 0 1 0 1 0 1 0 1 0 1 1LB 0 0 1 1 0 1 1 0 1 1 0

LC 0 0 1 0 1 1 1 1 0 1 1

LD 0 1 0 0 1 0 1 1 0 1 0Tabla N14

* Tomando LA como MSB (para un sistema binario), la secuencia de estados son los siguientes:0, 9, 6, 12, 3, 14, 7, 11, 8, 15, 10.

* Haciendo la tabla de habilitacin con FF-JK, tenemos:

EST. Q4n Q3n Q2n Qn J4 K4 J3 K3 J2 K2 J1 K10 0 0 0 0 1 X 0 X 0 X 1 X

9 1 0 0 1 X 1 1 X 1 X X 1

6 0 1 1 0 1 X X 0 X 1 0 X

12 1 1 0 0 X 1 X 1 1 X 1 X

3 0 0 1 1 1 X 1 X X 0 X 1

14 1 1 1 0 X 1 X 0 X 0 1 X7 0 1 1 1 1 X X 1 X 0 X 0

11 1 0 1 1 X 0 0 X X 1 X 1

8 1 0 0 0 X 0 1 X 1 X 1 X

15 1 1 1 1 X 0 X 1 X 0 X 1

10 1 0 1 0 X 1 0 X X 1 0 XTabla N15


18/25



* Ordenando los estados y resolviendo mediante KARNAUGH (tomandose adems losestados no incluidos como irrelevantes, X), se obtiene las siguientes ecuaciones:

+


19/25



Simulacion del circuito

Figura N13

PREGUNTA N9.-

Disear divisor de frecuencia:A)Entre 4B)Entre 7

C)Entre 9

D)Entre 12E)Entre 24

F)Entre 60

Utilizando FF-JK.

SolucinA)Divisor de fr ecuencia entr e 4.-


20/25



Simulacin del circuito

Figura N14

B) Divisor de

fr ecuencia entr e 7.-


FiguraN15

C)Divisor de fr ecuencia entr e 9.-


21/25




Figura N16

D)Divisor de frecuencia entre 12.-


Figura N17

E)Divisor de fr ecuencia entr e 24.-

Simulacin del circuitoFigura N18


22/25



F)Divisor de frecuencia entr e 60.-


Figura N19

PREGUNTA N10.-

Disear el circuito a partir del diagrama siguiente:


23/25



Figura N20

Solucin

* M= Entrada

* N= Salida

* Haciendo la tabla de estados:

Tabla de estados

Tabla N16

* Aplicando Karnaugh paraQ2n+1:

Q2n Q2n

1 1 1 0 Qn

1 0 1 0 Qn

M M M

EST. Q2n Qn M N Q2n+1 Qn+10 0 0 0 1 0 1

1 0 0 1 0 1 1

2 0 1 0 0 0 1

3 0 1 1 1 1 0

4 1 0 0 1 1 1

5 1 0 1 0 0 0

6 1 1 0 0 1 0

7 1 1 1 1 1 1


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*Aplicando Karnaugh para Qn+1:

*Aplicando Karnaugh para N:

Q2n Q2n0 1 1 0 Qn

1 0 0 1 Qn

M M M

*De las formulas de la ecuacin caracterstica de los FF-JK, se tiene que:

* Comparando con los resultados, nos da:

Q2n Q2n

0 1 0 1 Qn

1 0 1 1 Qn

M M M


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Simulacin del circuitoFigura N21

sistemas digitales problemas 1

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