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SDRAM

Memoria SDRAM.

Synchronous Dynamic RandomAccess Memory (SDRAM) es unamemoria dinámica de acceso aleatorioDRAM que tiene una interfaz síncrona.Tradicionalmente, la memoriadinámica de acceso aleatorio DRAMtenía una interfaz asíncrona, lo quesignificaba que el cambio de estado dela memoria se efectúa un cierto tiempo(marcado por las características de lamemoria) desde que cambian susentradas. En cambio, en las SDRAM elcambio de estado tiene lugar en unmomento señalado por una señal dereloj y, por lo tanto, está sincronizadacon el bus de sistema del ordenador. Elreloj también permite controlar unamáquina de estados finitos interna que controla la función de "pipeline" de las instrucciones de entrada. Esto permiteque el chip tenga un patrón de operación más complejo que la DRAM asíncrona, que no tiene una interfaz desincronización.

El método de segmentación (pipeline) significa que el chip puede aceptar una nueva instrucción antes de que hayaterminado de procesar la anterior. En una escritura de datos, el comando "escribir" puede ser seguidoinmediatamente por otra instrucción, sin esperar a que los datos se escriban en la matriz de memoria. En una lectura,los datos solicitados aparecen después de un número fijo de pulsos de reloj tras la instrucción de lectura, durante loscuales se pueden enviar otras instrucciones adicionales. (Este retraso se llama latencia y es un parámetro importantea considerar cuando se compra una memoria SDRAM para un ordenador.)Las SDRAM son ampliamente utilizadas en los ordenadores, desde la original SDRAM y las posteriores DDR (oDDR1), DDR2 y DDR3. Actualmente se está diseñando la DDR4 y se prevé que estará disponible en 2014.

Historia de la SDRAM

Ocho circuitos integrados SDRAM en un paquetePC100 DIMM.

Aunque el concepto de memoria DRAM síncrona era conocido desdeal menos la década de 1970, y fue utilizado con los primerosprocesadores de Intel, fue sólo en 1993 cuando la SDRAM comenzó sucamino hacia la aceptación universal de la industria electrónica. En1993, Samsung introdujo su KM48SL2000 DRAM síncrona, y en2000, la SDRAM había sustituido a prácticamente todos los otros tiposde DRAM en los ordenadores modernos, debido a su mayor rendimiento.

La latencia SDRAM no es intrínsecamente inferior (más rápido) que la DRAM asíncrona. De hecho, las primerasmemorias SDRAM eran algo más lentas que las BEDO-DRAM debido a la lógica adicional. Los beneficios delbuffer interno de las SDRAM provienen de su capacidad para intercalar las operaciones en los bancos múltiples de lamemoria, lo que aumenta el ancho de banda efectivo.

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Hoy en día prácticamente todas las SDRAM se fabrican de acuerdo con las normas establecidas por la JEDEC, unaasociación de la industria electrónica que adopta los estándares abiertos para facilitar la interoperabilidad de loscomponentes electrónicos. JEDEC adoptó formalmente su primer estándar SDRAM en 1993, y posteriormenteaprobó más normas SDRAM, incluyendo las de DDR, DDR2 y DDR3.SDRAM también está disponible en variedades registradas, para sistemas que requieren una mayor escalabilidad,como servidores y estaciones de trabajo.Desde 2007 las SDRAM DIMM de 168 pines no se utilizan en nuevos sistemas de PC, y las DDR de 184 pines hansido sustituidas en su mayoría. Las SDRAM DDR2 son el tipo más común usado en equipos nuevos, y las placasbase y memorias DDR3 están ampliamente disponibles, siendo incluso más baratas que los todavía popularesproductos DDR2.Hoy en día, los fabricantes más grandes del mundo de SDRAM incluyen: Samsung Electronics, Panasonic, MicronTechnology, y Hynix.

Generaciones de SDRAM

SDR SDRAM (Single Data Rate SDRAM o SDRAM de tasa de datos simple)Originalmente conocido simplemente como SDRAM, este tipo de memoria SDRAM es más lento que las variantesDDR porque sólo una palabra de datos se transmite por cada ciclo de reloj (Single Data Rate).

DDR SDRAM (Double Data Rate SDRAM o SDRAM de tasa de datos doble, a vecesllamado DDR1)Artículo principal: DDR SDRAMMientras que la latencia de acceso de las memorias DRAM está fundamentalmente limitada por la propia matrizDRAM, el sistema tiene un ancho de banda potencial muy alto porque cada lectura interna es en realidad una fila demiles de bits (no una sola palabra de 8 bits). Para hacer este ancho de banda más disponible para los usuarios sedesarrolló la interfaz de doble tasa de datos. Este sistema utiliza los mismos comandos, aceptados una vez por ciclo,pero lee o escribe dos palabras de datos consecutivas por ciclo de reloj. Se añadieron algunos cambios menores en lainterfaz de temporización de SDR, y la tensión de alimentación se redujo de 3,3 a 2,5 V, por lo que DDR no esretrocompatible con SDR.Las frecuencias reloj típicas de DDR son de 133, 166 y 200 MHz (7,5, 6, y 5 ns/ciclo respectivamente),generalmente nombradas como DDR-266, DDR-333 y DDR-400 (ya que la tasa de datos es el doble de lafrecuencia). Los correspondientes paquetes DIMM de 184 pines son conocidos como PC-2100, PC-2700 y PC-3200.Un rendimiento de hasta DDR-550 (PC-4400) está disponible por cierto precio.

DDR2 SDRAMArtículo principal: DDR2 SDRAMLa DDR2 SDRAM es muy similar a la DDR SDRAM, pero duplica de nuevo la unidad mínima de lectura o escriturainterna hasta las 4 palabras consecutivas. Esto permite que la tasa de bus vuelva a doblarse sin necesidad deaumentar la frecuencia de reloj interna de las operaciones de RAM. Por otra parte las operaciones internas se realizanen unidades 4 veces más grandes que una SDRAM simple (2 más que la DDR). Sin embargo el interfaz con el bussigue siendo de dos palabras por cada ciclo de reloj (por eso sigue siendo Double Data Ratio), por lo que lafrecuencia interna de la memoria es la mitad que la del bus, manera que esas 4 palabras se presenten en dos paresconsecutivos en el bus. El protocolo de bus también se simplificó para permitir un mayor rendimiento en laoperación. Asimismo se añadió un pin adicional para la selección de banco de memoria (Ba2) para permitir 8 bancosen chips de memoria RAM de gran tamaño.

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Las frecuencias de bus típicas de la DDR2 son 200, 266, 333 o 400 MHz (periodos de 5, 3,75, 3 y 2,5 nsrespectivamente), generalmente llamados DDR2-400, DDR2-533, DDR2-667 y DDR2-800. Los correspondientespaquetes DIMM de 240 pines son desde PC2-3200 hasta PC2-6400. La DDR2 SDRAM actualmente está disponiblea una velocidad de reloj de hasta 533 MHz, generalmente llamado DDR2-1066 y los módulos DIMMcorrespondientes se conocen como PC2-8500 (también PC2-8600, dependiendo del fabricante). Un rendimiento dehasta DDR2-1250 (PC2-10000) está disponible por cierto precio.Nótese que debido a que las operaciones internas se realizan a la mitad de la frecuencia de reloj, a igual tasa de datosse tiene una mayor latencia que en DDR. Por ejemplo una memoria DDR2-400 (velocidad del reloj interno de 100MHz) tiene una latencia algo más alta que los módulos DDR-400 (velocidad del reloj interno de 200 MHz).

DDR3 SDRAMArtículo principal: DDR3 SDRAMDDR3 continúa la tendencia, duplicando el mínimo de lectura o escritura en la unidad a 8 palabras consecutivas.Esto permite otra duplicación de la velocidad de bus sin tener que cambiar la velocidad de reloj de las operacionesinternas. Para mantener las transferencias de 800-1600 Mb/s, la matriz RAM interna tiene que realizar sólo 100-200millones de accesos por segundo.Como ocurre con todas las generaciones de DDR, los comandos están limitados a un ciclo de reloj, y la latenciavuelve a aumentar al tener que convertir una lectura de 8 palabras en 4 pares para su salida al bus.Los chips de memoria DDR3 son actualmente (2012) los más habituales en equipos nuevos, teniendo frecuencias debus de 400, 533, 667 y 800 MHz, que se nombran como DDR3-800, DDR3-1066, DDR-1333 y DDR3-1600respectivamente, y se montan en módulos PC3-6400, PC3-8500, PC3-10600 y PC3-12800 respectivamente. Tasas dehasta DDR3-2000 están disponible por cierto precio.

DDR4 SDRAMArtículo principal: DDR4 SDRAMDDR4 es el sucesor de DDR3, revelado en el foro de desarrollo Intel en 2008, y su lanzamiento es inminente 2012.Se espera que DDR4 alcance el mercado masivo sobre el 2015, lo que es comparable a los 5 años que llevó latransición de DDR3 a DDR2.Se espera que los nuevos chips tengan una alimentación de 1,2 V o menos,[1][2] contra los 1,5 V de DDR3, y tasas dedatos de hasta 2 GB/s. Se espera que inicialmente tengan frecuencias de bus de 2133 MHz, pero con potencialestimado de llegar hasta los 4266 MHz[3] y bajar el voltaje hasta 1,05 V[4] en 2013.Al contrario que en los anteriores desarrollos, DDR4 no incrementará en ancho de las lecturas, que seguirá siendo de8 bytes como en DDR3,[5] sino que intercalará lecturas en diferentes bancos para alcanzar las velocidades de busdeseadas.En febrero de 2009 Samsung validó los chips DRAM de 40 nm, considerados un avance significativo hacia eldesarrollo de DDR4,[6] mientras que los chips actuales comienzan a migrarse a 50 nm.[7] En enero de 2011 Samsunganunció la finalización y liberación para pruebas de un módulo RAM DDR4 de 30 nm de 2 GB, con un ancho debanda máximo de 2,13 Gb/s a 1,2 V, y usando tecnología pseudo - denador abierto que gasta un 40% menos que unmódulo DDR3 equivalente.[8][9]

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Tabla de características

Tipo Características

SDRAM Vcc = 3,3 VSeñal: LVTTL

DDR1 Acceso mínimo: 2 palabrasVcc = 2,5 VSeñal: SSTL_2 (2,5 V)[10]

DDR2 Acceso mínimo: 4 palabrasVcc = 1,8 VSeñal: SSTL_18 (1,8 V)[10]

Reloj interno a frecuencia 1/2

DDR3 Acceso mínimo: 8 palabrasVcc = 1,5 VSeñal: SSTL_15 (1,5 V)[10]

Reloj interno a frecuencia 1/4

DDR4 Vcc ≤ 1,2 V

Obsolescencia de la SDRAMExisten varios límites en el rendimiento de la DRAM. El más conocido es el tiempo de ciclo de lectura, esto es eltiempo entre las sucesivas operaciones de lectura a una fila abierta. Este tiempo se redujo de 10 ns en las SDRAM de100 MHz a 5 ns en las DDR-400, pero se ha mantenido relativamente sin cambios a través de las generacionesDDR2-800 y DDR3-1600. Sin embargo, al operar la circuitería de interfaz en múltiplos cada vez mayores de la tasade lectura fundamental (con periodos cada vez más pequeños), el ancho de banda alcanzable ha aumentadorápidamente.Otro límite es la latencia CAS, el tiempo entre el suministro de la dirección de una columna y la recepción de losdatos correspondientes. De nuevo, esto se ha mantenido relativamente constante entre 10 y 15 ns en las últimasgeneraciones de SDRAM DDR. En la práctica la latencia CAS es un número específico de ciclos de relojprogramados en el registro de modo de la SDRAM, y tenidos en cuenta por el controlador de la memoria SDRAM.Cualquier valor puede ser programado, pero la SDRAM no funcionará correctamente si es demasiado bajo, ya queeste valor de guarda no cubrirá la latencia real. A mayores tasas de reloj la latencia CAS medida en ciclos aumenta,aunque en el tiempo sea la misma: 10-15 ns son 2-3 ciclos de reloj de 200 MHz de la DDR-400, 4-6 ciclos para laDDR2-800, y 8-12 ciclos para la DDR3-1600.Módulos SDRAM tienen sus propias especificaciones de tiempo, que pueden ser más lentas que las de los chips en elmódulo. Cuando los chips SDRAM de 100 MHz aparecieron por primera vez, algunos fabricantes vendían módulos"de 100 MHz" que no podían funcionar de forma fiable en esa frecuencia de reloj. En respuesta, Intel publicó elestándar PC100, que describe los requisitos y directrices para la producción de un módulo de memoria que puedefuncionar de forma fiable a 100 MHz. Esta norma fue muy influyente, y el término "PC100" rápidamente seconvirtió en un identificador común para módulos SDRAM de 100 MHz, y los módulos son ahora comúnmentedesignados como "PC"-número (PC66, PC100 o PC133 - aunque el significado actual de los números ha cambiado).

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SDR SDRAMSingle Data Rate SDRAM (SDRAM de tasa de datos simple), originalmente conocido simplemente como SDRAM,solo puede aceptar un comando y la transferencia de una palabra de datos por ciclo de reloj. Las frecuencias de relojtípicas son 100 y 133 MHz. Los chips están hechos con una variedad de tamaños de bus de datos (los más comunesde 4, 8 ó 16 bits), pero los chips son generalmente montados en módulos DIMM de 168 pines que leen o escriben 64(sin corrección de errores) o 72 (con corrección de errores) bits a la vez.El uso del bus de datos es complejo y requiere un controlador de memoria DRAM complejo, ya que los datos aescribir en la memoria DRAM deben presentarse en el mismo ciclo que el comando de escritura, pero la lecturaproduce una salida 2 o 3 ciclos después del comando correspondiente. El controlador de memoria DRAM debeasegurarse de que el bus de datos nunca se requiere para escritura y lectura simultáneamente.Las frecuencias típicas de la SDR SDRAM son de 66, 100 y 133 MHz (periodos de 15, 10, y 7,5 ns). Frecuencias dereloj de hasta 150 MHz estaban disponibles para los entusiastas del rendimiento.

Señales de control de SDRAMTodos los comandos están programados en relación con el flanco de subida de una señal de reloj. Además del reloj,hay 6 señales de control, en su mayoría de baja activa, que se muestra en el flanco de subida del reloj:• Reloj ‘’’CKE’’’ Habilitar. Cuando esta señal es baja, el chip se comporta como si el reloj se ha detenido. No

comandos son interpretados y tiempos de latencia de comando no transcurrir. El estado de las líneas de control deotros no es relevante. El efecto de esta señal es en realidad un retraso de un ciclo de reloj. Es decir, el productoactual ciclo de reloj, como de costumbre, pero el siguiente ciclo de reloj es ignorado, excepto para la prueba denuevo la entrada de CKE. Reanudar las operaciones normales en el flanco de subida del reloj después de aquel enel que se toman muestras de CKE alta.

Dicho de otra manera, todas las operaciones de microprocesadores también se programan en relación con el flancoascendente de un reloj de enmascarados. El reloj enmascarado es el lógico de la entrada de reloj y el estado de laseñal de CKE en el flanco de subida anterior de la entrada de reloj.• ‘’’/ CS’’’ Chip Select. Cuando esta señal es alta, el chip hace caso omiso de todas las otras entradas (excepto para

CKE), y actúa como si se recibe un comando NOP.• ‘’’DQM’’’ ocultar los datos. (La letra Q aparece porque, siguiendo las convenciones de la lógica digital, las líneas

de datos se conoce como "DQ" líneas.) Al alta, estas señales de supresión de los datos I / O. Cuando acompañan aescribir los datos, los datos no son en realidad por escrito a la DRAM. Cuando afirmó alta dos ciclos antes de unciclo de lectura, la lectura de datos no es la salida del chip. Hay una línea DQM por 8 bits en un chip x16 dememoria o DIMM.

• ‘’’/RAS’’’ fila Dirección Strobe. A pesar del nombre, este no es un estrobo, sino simplemente un poco decomandos. Junto con / CAS y / WE, esto selecciona uno de los 8 comandos.

• ‘’’/ CAS’’’ columna Dirección Strobe. A pesar del nombre, este no es un estrobo, sino simplemente un poco decomandos. Junto con / RAS y / WE, esto selecciona uno de los 8 comandos.

• ‘’’/ WE’’’ modo escritura. Junto con / RAS y CAS, esta selecciona uno de los 8 comandos. Esto generalmente sedistingue de lectura como los comandos de escribir-como comandos.

Dispositivos SDRAM se dividen internamente en 2 o 4 bancos de datos interna independiente. Uno o dos entradas dela dirección del banco (BA0 y BA1) seleccionar un comando de que el banco se dirige.Muchos de los comandos también utilizar una dirección presentados en los pines de dirección de entrada. Algunoscomandos, que o bien no utilizar una dirección, o presentar una columna de dirección, también utilizan A10 paraseleccionar variantes. Los comandos de entender son los siguientes.

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/CS /RAS /CAS /WE BAn A10 An Comandos

H x x x x x x Comando do inhibir (No operación)

L H H H x x x Ninguna operación

L H H L x x x Burst Terminar: Parada de una ráfaga de lectura o escritura en el progreso estallido.

L H L H banco L columna Leer: Leer una ráfaga de datos de la fila activa.

L H L H banco H columna Lea con precarga automática: Como el anterior, y precarga (cierra la fila) cuando termine.

L H L L banco L columna Escribe: Escribe una ráfaga de datos a la fila activa.

L H L L banco H columna Escribir con precarga automática: Como el anterior, y precarga (cierra la fila) cuando termine.

L L H H banco row Active (Activar): abrir una línea de comandos Leer y Escribir

L L H L banco L x Precarga: Desactivar la fila actual del banco seleccionado.

L L H L x H x Precargar todos: Desactivar la fila actual de todos los bancos.

L L L H x x x Actualización automática: Actualizar una fila de cada banco, utilizando un contador interno.Todos los bancos deben ser precargado.

L L L L 0 0 mode Registro de modo de carga: A0 a través de A9 se cargan para configurar el chip DRAM Losajustes más importantes son la latencia CAS (2 o 3 ciclos) y la longitud de la ráfaga (1, 2, 4 u 8ciclos)

Cómo opera SDRAMUna SDRAM DIMM 512 MB pueda hacerse de los 8 o 9 chips SDRAM, cada uno con 512 Mbit dealmacenamiento, y aportando cada uno de 8 bits de ancho de 64 - o 72-bit de la DIMM. Una típica de chips SDRAMde 512 Mbit internamente consta de 4 bancos independientes de 16 Mbytes. Cada banco es una matriz de 8.192líneas de 16.384 bits cada uno. Un banco es o inactivo, activo, o cambiar de uno a otro.Un comando activo activa un banco de inactividad. Se necesita un 2-bit de la dirección del banco (BA0-BA1) y unadirección de la fila 13-bit (A0-A12), y dice que la fila en la matriz del banco de 16.384 amplificadores de sentido.Esto también se conoce como "apertura" de la fila. Esta operación tiene el efecto secundario de actualizar esa fila.Una vez que la fila se ha activado o "abierto", leer y escribir los comandos son posibles. Cada comando requiere unadirección de columna, pero debido a que cada chip funciona en 8 bits a la vez, hay 2048 direcciones de columnaposible, necesitando sólo 11 líneas de dirección (A0-A9, A11). La activación requiere un tiempo mínimo, llamado dela fila a retrasar la columna, o tRCD. Esta vez, redondeado al próximo múltiplo del período de reloj, especifica elnúmero mínimo de ciclos entre un comando activo, y de lectura o escritura de comandos. Durante estos ciclos deretraso, comandos arbitrarios pueden ser enviados a otros bancos, que son completamente independientes.Cuando se emite un comando de lectura, la SDRAM producirá la salida de datos correspondiente en las líneas de DQa tiempo para el flanco de subida del reloj de 2 o 3 ciclos más tarde (dependiendo de la latencia CAS estáconfigurado). Tras las palabras de la explosión se produjo a tiempo para que los bordes posteriores de reloj enaumento.Un comando de escritura va acompañada de los datos sean escritos en las líneas de DQ en el flanco de subida igual.Es el deber del controlador de memoria para garantizar que la SDRAM no es leer los datos de conducción en laslíneas de DQ, al mismo tiempo que necesita para escribir datos en la unidad de estas líneas. Esto puede ser hecho poresperar hasta que una ráfaga de lectura no está en curso, da por concluido el estallido leer, o utilizando la línea decontrol DQM.Cuando el controlador de memoria quiere acceder a una fila diferente, primero debe devolver ese sentido bancoamplificadores a un estado de inactividad, listo para sentir la siguiente fila. Esto se conoce como precarga una"operación", o "cierre" de la fila. La precarga puede ser ordenada de forma explícita, o puede ser realizado de forma

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automática a la conclusión de una operación de lectura o escritura. Una vez más, hay un tiempo mínimo, la demorade precarga de fila, PRT, que debe transcurrir antes de que el banco esté totalmente inactivo y puede recibir otrocomando activo.Si bien refrescar una fila es un efecto secundario automático de activarlo, hay un tiempo mínimo para que estosuceda, lo que requiere un mínimo tiempo de acceso a la fila tRAS, que debe transcurrir entre un comando activa laapertura de una fila, y el comando de precarga correspondiente cierre. Este límite es generalmente eclipsada por losque desee leer y escribir los comandos a la fila, por lo que su valor tiene poco efecto sobre el rendimiento típico.

Comando de las interaccionesLa operación de comando no siempre se permite.La carga de comandos de modo registro requiere que todos los bancos de estar inactivo, y un retraso después de quelos cambios surtan efecto.El comando de actualización automática también requiere que todos los bancos de estar inactivo, y toma un refrescotRFC tiempo de ciclo para regresar el chip al estado de inactividad. (Este tiempo es generalmente igual a tRCD +PRT.)El único otro comando que se permite en un banco de inactividad es el comando activo. Esto lleva, como semencionó anteriormente, tRCD antes de la fila está completamente abierta, y puede aceptar leer y escribir loscomandos.Cuando un banco está abierto, hay cuatro comandos permite: leer, escribir, poner fin a estallar, y precarga. Leer yescribir comandos comienzan ráfagas, que puede ser interrumpida por los siguientes comandos.

La interrupción de un estallido leer

De lectura, se echó terminar, o un comando de precarga se podrán expedir en cualquier momento después de uncomando de lectura, y se interrumpa el estallido leído después de la latencia CAS configurado. Así que si uncomando de lectura se emite en el ciclo de 0, otro comando de lectura se emite en el ciclo 2, y la latencia CAS es 3,entonces el comando de lectura primero se iniciará de ruptura de datos durante los ciclos 3 y 4, a continuación, losresultados de la segunda lectura comando aparecerá a partir de ciclo 5.Si el comando emitido en el ciclo 2 se rompió por terminado, o una precarga del banco activo, entonces no hay salidase genera durante el ciclo 5.Aunque la interrupción de leer puede ser a cualquier banco activo, un comando de precarga sólo interrumpir elestallido de leer si se quiere que el mismo banco o de todos los bancos, un comando de precarga a un banco diferenteno interrumpirá una explosión leer.Para interrumpir un estallido leído por un comando de escritura es posible, pero más difícil. Se puede hacer, si laseñal DQM se utiliza para suprimir la producción de la SDRAM para que el controlador de memoria pueda manejardatos a través de las líneas de DQ a la SDRAM a tiempo para la operación de escritura. Debido a los efectos deDQM en la lectura de datos se retrasan en 2 ciclos, pero los efectos de DQM en escribir los datos son inmediatos,DQM debe ser elevado (para ocultar los datos leídos), comenzando por lo menos dos ciclos antes de escribircomandos, sino que debe reducirse para el ciclo de la escritura de comando (asumiendo que usted desea que elcomando de escritura para tener un efecto).Hacer esto en sólo dos ciclos de reloj requiere una cuidadosa coordinación entre el momento de la toma de SDRAMpara apagar su producción en un borde de reloj y el tiempo que los datos deben ser suministrados como entrada a laSDRAM para la escritura en el borde de reloj siguiente. Si la frecuencia de reloj es demasiado alta para permitir eltiempo suficiente, tres ciclos que sean necesarios.Si el comando de lectura incluye auto-precarga, la precarga se inicia el mismo ciclo que el comando de interrupción.

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Interrupción de una escritura estallido

Cualquier leer, escribir, o la explosión acabar con el comando, para cualquier banco, ponga fin a un estallido escribirinmediatamente, los datos proporcionados en las líneas de DQ cuando se emite el segundo comando sólo se utiliza siel segundo comando es también una escritura.Es posible poner fin a un estallido escribir con un comando de precarga (para el mismo banco), pero también es másdifícil. Hay un mínimo de tiempo de escritura, TWR, que debe transcurrir entre la última operación de escritura a unbanco (el ciclo desenmascarado pasado de una escritura de ruptura) y un comando de precarga siguiente, de modo deescritura instantánea sólo podrá ser resuelto por un comando de precarga si es lo suficientemente los ciclos seenmascaran detrás (con DQM) para compensar la TWR necesario. Una escritura-con-mando automático precargaincluye esta demora de forma automática.

Interrupción de una auto-precarga de comandos

Manejo de la interrupción de la lectura y escritura con auto-precarga SDRAM es una característica opcional, peromuchos lo apoyan. Si se utiliza este, la precarga (después de leer) o TWR esperar seguido de precarga (después deuna operación de escritura) comienza el mismo ciclo que el comando de interrupción.

Estallido SDRAM pedidoUn microprocesador moderno con un caché de memoria de acceso general, en unidades de las líneas de caché. Paratransferir una línea de caché de 64 bytes requiere 8 accesos consecutivos a un 64-bit DIMM, que pueden serprovocados por una sola lectura o escritura de comandos mediante la configuración de los chips de SDRAM,utilizando el registro de modo, para realizar 8-ráfagas palabra.Una línea de caché de buscar es típicamente provocada por una lectura de una dirección particular, y SDRAMpermite que la palabra "crítica" de la línea de cache para ser transferidos en primer lugar. (“Word" aquí se refiere a laanchura de la viruta o SDRAM DIMM, que es de 64 bits para un DIMM típica). Chips SDRAM de dos convenios deapoyo posible para el ordenamiento de las palabras que quedan en la línea de cache.Ráfagas siempre tener acceso a un bloque alineado de palabras BL consecutivos que comienza en un múltiplo de BL.Así, por ejemplo, un 4-acceso estallido palabra a cualquier dirección de la columna 4 a 7 volverá palabras 4-7. Elorden, sin embargo, depende de la dirección requerida, y la opción de configurar el tipo de rotura: secuencial ointercalada. Normalmente, un controlador de memoria se requiere uno o el otro.Cuando la longitud de la ráfaga es de 1 o 2, el tipo de explosión, no importa. Para una longitud de la ráfaga de 1, lapalabra que es la única palabra que tiene acceso. Para una longitud de explosión de 2, la palabra que se accede enprimer lugar, y la otra palabra en el bloque alineado se accede a segunda. Esta es la palabra siguiente si se haespecificado una dirección, incluso, y la palabra anterior si se ha especificado una dirección extraña.Para el modo de ráfaga secuencial, más tarde las palabras se acceden en orden creciente en la dirección, ajuste denuevo al inicio del bloque que se llegó al final. Así, por ejemplo, para una longitud de la ráfaga de 4, y una direcciónde columna solicitada de 5, las palabras se puede acceder en el orden 5-6-7-4. Si la longitud de la ráfaga era de 8, elorden de acceso sería 5-6-7-0-1-2-3-4. Esto se hace mediante la adición de un contador a la dirección de la columna,y haciendo caso omiso lleva más allá de la longitud de la ráfaga.El modo de ráfaga intercalada calcula la dirección mediante un exclusivo o de cooperación entre el contador y ladirección. Uso de la dirección de comienzo mismo de 5, 4-estalló palabra volvería palabras en el orden 5-4-7-6. Un8-estalló palabra sería 5-4-7-6-1-0-3-2. Aunque más confuso para los seres humanos, esto puede ser más fácil deimplementar en hardware, y es preferido por los microprocesadores de Intel.Si la dirección de la columna solicitada se encuentra en el inicio de un bloque, modos de ráfaga, tanto devolver losdatos en el orden secuencial mismo 0-1-2-3-4-5-6-7. La única diferencia importa si ir a buscar una línea de caché dela memoria en orden de las palabras críticas, en primer lugar.

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Modo de registro de SDRAMDe datos único SDRAM tiene una tasa de 10 páginas a un bit de modo de registro programable. Más tarde, el doblede datos de normas de SDRAM tasa añadir registros modo adicional, se dirigió a utilizar los pines banco dedirecciones. Para SDRAM SDR, las clavijas de Dirección del Banco y las líneas de dirección A10 y encima se pasanpor alto, pero debe ser cero durante un registro de modo de escribir.Los bits se M9 a través de M0, presentado por la A9 a través de líneas de dirección A0 durante un ciclo de carga deregistro de modo.•• M9: Escribe el modo ráfaga. Si es 0, escribe utilizar la longitud de la ráfaga y el modo de leer. Si 1, todas las

escrituras no son de estallido (ubicación única).•• M8, M7: modo de funcionamiento. Reservado, y debe ser 00.•• M6, M5, M4: latencia CAS. En general, sólo 010 (CL2) y 011 (CL3) son legales. Especifica el número de ciclos

entre un comando de lectura y de salida de datos del chip. El chip tiene un límite fundamental de este valor ennanosegundos, durante la inicialización, el controlador de memoria debe utilizar su conocimiento de la frecuenciade reloj de traducir ese límite en los ciclos.

•• M3: Tipo de ráfaga. 0 - peticiones estallido secuencial de pedidos, mientras que 1 peticiones intercalados estallidode pedido.

•• M2, M1, M0: longitud de la ráfaga. Los valores de 000, 001, 010 y 011 especifican un tamaño de ráfaga de 1, 2, 4u 8 palabras, respectivamente. Cada leer (y escribir, si M9 es 0) llevará a cabo que tiene acceso a muchos, a no serinterrumpido por una parada de reventar o otro comando. Un valor de 111 especifica una explosión fila completa.La explosión continuará hasta que se interrumpan. Full estallidos de fila sólo se permite con el tipo de explosiónsecuencial.

Actualización automáticaEs posible cargar un chip de memoria RAM por la apertura y cierre (activación y precarga) cada fila de cada banco.Sin embargo, para simplificar el controlador de memoria, los chips SDRAM de apoyo a una "actualizaciónautomática" de comando, que realiza estas operaciones a una fila de cada banco de forma simultánea. La SDRAMtambién mantiene un contador interno, que itera sobre todos los registros posibles. El controlador de memoria,simplemente debe enviar un número suficiente de comandos de actualización automática (una por fila, 4096 en elejemplo que hemos estado usando) cada intervalo de actualización (TREF = 64 ms es un valor común). Todos losbancos debe estar inactivo (cerrado, precargado) cuando se emite este comando.

Modos de bajo consumoComo se mencionó, el reloj de habilitar (CKE) de entrada puede ser usada efectivamente para detener el reloj a unaSDRAM. La entrada de CKE se muestra cada flanco de subida del reloj, y si es baja, el siguiente flanco de subida delreloj se omite para cualquier otro fin que el control de CKE.CKE Si se baja, mientras que la SDRAM está realizando operaciones, sino que simplemente se "congela" en el lugarhasta CKE se eleva de nuevo.Si la SDRAM está inactiva (todos los bancos precargado, ningún comando en curso), cuando se baja de CKE, laSDRAM entra automáticamente en modo power-down, poder de consumo mínimo hasta CKE se eleva de nuevo.Esto no debe durar más de TREF el máximo intervalo de actualización, o la memoria del contenido se puede perder.Es legal para detener el reloj en su totalidad durante este tiempo para el ahorro de energía adicional.Por último, si CKE se reduce al mismo tiempo, como un auto de comando de actualización se envía a la SDRAM,SDRAM entra en el modo de auto-actualización. Esto es como el poder hacia abajo, pero la SDRAM utiliza untemporizador en chip interno para generar ciclos de actualización cuando sea necesario. El reloj puede ser detenidodurante este tiempo. Si bien el modo de auto-actualización consume un poco más de modo power-down, permite que

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el controlador de memoria para ser desactivado por completo, lo que comúnmente más que compensa la diferencia.

Sucesos de errorAdemás de DDR, había varias otras tecnologías de memoria propuesto para suceder a SDR SDRAM.

Link DRAM síncrona (SLDRAM)SLDRAM jactó de mayor rendimiento y compitió contra la RDRAM. Se desarrolló durante la década de 1990 por elConsorcio SLDRAM, que consistía de aproximadamente 20 fabricantes importantes de la industria informática. Esun estándar abierto y no requiere de licencias. Las especificaciones para el llamado del bus de 64-bit funcionan a unafrecuencia de 200 MHz de reloj. Esto se logra por todas las señales están en la misma línea y evitando así el tiempode sincronización de múltiples líneas. Como DDR SDRAM, SLDRAM puede operar al doble de velocidad del relojdel sistema dándole una velocidad efectiva de 400 MHz.

Virtual Channel Memory (VCM) SDRAMVCM era un tipo de propiedad de SDRAM que fue diseñado por NEC, pero fue liberado como un estándar abierto,sin derechos de licencia. VCM crea un estado en el que los diferentes procesos del sistema se puede asignar supropio canal virtual, aumentando así la eficacia global del sistema, evitando la necesidad de que los procesos deespacio de búfer acción. Esto se logra mediante la creación de distintos "bloques" de la memoria, permitiendo quecada bloque de memoria individual a la interfaz por separado con el controlador de memoria y tener su espaciopropio buffer. VCM tiene mayor rendimiento que la SDRAM porque tiene latencias significativamente más bajos.La tecnología es un competidor potencial de RDRAM VCM porque no era tan caro como se RDRAM. Un móduloVCM es mecánica y eléctricamente compatible con la SDRAM estándar, sino que debe ser reconocido por elcontrolador de memoria. Placas pocos fueron producidos con el apoyo del VCM.

Enlaces externos• Wikimedia Commons alberga contenido multimedia sobre SDRAM. Commons•• Diversos artículos en inglés (mayoritariamente) indicados en referencias•• Diversas páginas de revistas sobre informática

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SDRAM 11

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Fuentes y contribuyentes del artículo 12

Fuentes y contribuyentes del artículoSDRAM  Fuente: http://es.wikipedia.org/w/index.php?oldid=60615196  Contribuyentes: Aleposta, Alex.Garcia.R, Alhen, Antur, Açipni-Lovrij, Biasoli, Canyq, Chrihern, CommonsDelinker,Diegusjaimes, Digigalos, Emijrp, GermanX, Gothmog, Jkbw, KaneroWiki, Kved, L18r4, Lucien leGrey, Manu 001, Petronas, Pueril, Rumpelstiltskin, Sapietin, Tixel, TorQue Astur, Wikisilki,Yago AB, 57 ediciones anónimas

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