Laboratorio I – circuitos combinacionales

Presentado por:

Juan Sebastian Bravo Guevara sebastianbravo@unicauca.edu.co

Lina Isabel Aristizabal Casanovaisaaristi@unicauca.edu.co

Jeison Fernando Ramosjeisonfr@unicauca.edu.co

PRESENTADO A:ING. FERNANDO A. URBANO M.

CIRCUITOS DIGITALES IINGENIERÍA ELECTRÓNICA Y TELECOMUNICACIONES

FIETUNIVERSIDAD DEL CAUCA

2015

1. TABLA DE CONTENIDO

1. Tabla de contenido2. Resumen3. Introducción4. Procesos de Diseño

4.1 Diseño de una Alarma.Punto A. Diseño en qt utilizando lógica TTL.Punto B. Diseño en FPGA con Quartus ll de Altera.4.2 Diseño de un circuito combinacional a siete segmentos y un sumador restador.Punto A. Siete segmento.Punto B. Sumador restador.

5. Conclusiones.6. Bibliografía.

2. RESUMEN

El reporte presentado a continuación presenta los diseños de circuitos combinaciones requeridos para el primer laboratorio, aplicando las técnicas vistas en clase y con la ayuda de la lógica TTL y el programa altera quartus ll. Se desarrollan conceptos como: compuertas lógicas, algebra de bool, el uso de mapas de karnaugh, estados indiferentes e implementación del programa quartus ll en la tarjeta altera DE0. Para mostrar los diseños de circuitos se utilizo como herramienta el programa de diseño libre tynicad y en la sección de resultados se tomo como apoyo las simulaciones hechas en el programa altera quartus ll.

3. INTRODUCCION

El tema de investigación presentado en el laboratorio son los circuitos combinacionales donde se implementa técnicas de diseño y lógica TTL.

Para la realización de la práctica de laboratorio es necesario implementar conceptos básicos de los circuitos combinacionales como:

Compuertas lógicas: Son operaciones basadas en estados lógicos (“1” y “0” lógico). Las cuales se dividen en 3 operaciones principales (not, or y and). Las cuales son consideradas respectivamente como “negación”, “suma” y “multiplicación”.

Algebra de boole: Es una técnica de diseño la cual permite la optimización en compuertas lógicas para la función de un circuito combinacional.

Mapas de karnaugh: Es una técnica de diseño más efectiva que el algebra de boole ya que el diseñador de circuitos combinacionales se ahorra el uso de algunos axiomas y teoremas para la reducción de las funciones lógicas requeridas para dichos circuitos

Estados indiferentes: son estados en la funciones de salida que “no importan” es decir que no afectan la función del circuito que se quiere implementar

También es necesario la utilización de la lógica TTL (integrados) y de la tarjeta fpga con el programa altera quartus ll.

Los objetivos de la practica son:

Diseñar el circuito propuesto utilizando las técnicas vistas en clase Simular los diseños realizados, usando altera simulator U.P. Montar, cablear, ajustar y realizar las respectivas mediciones de los circuitos

propuestos. Diseñar y simular un circuito en quartus ll de Altera e implementar en la tarjeta

Altera DE0

4. PROCEDIMIENTO DE DISEÑO

4.1 Diseño de una alarma.

Existe un interruptor principal (I), tres sensores de proximidad (A, B, C) y un sensor de humo (H). Cada uno de ellos genera un cero en estado inactivo y un uno en estado activo. La alarma deberá activarse si se da una de las siguientes situaciones:

a. El interruptor principal está activo y al menos dos de los sensores de proximidad están detectando presencia.

b. El interruptor principal y el sensor de humo están activos.

c. El sensor de proximidad A y el detector de humo se activan así no esté activo el interruptor principal.

DESARROLLO

Lo primero que se realizo fue la tabla de verdad.

I A B C H Y I A B C H Y0 0 0 0 0 0 1 0 1 1 1 10 0 0 0 1 0 1 1 0 0 0 00 0 0 1 0 0 1 1 0 0 1 10 0 0 1 1 0 1 1 0 1 0 10 0 1 0 0 0 1 1 0 1 1 10 0 1 0 1 0 1 1 1 0 0 10 0 1 1 0 0 1 1 1 0 1 10 0 1 1 1 0 1 1 1 1 0 10 1 0 0 0 0 1 1 1 1 1 10 1 0 0 1 10 1 0 1 0 00 1 0 1 1 10 1 1 0 0 00 1 1 0 1 10 1 1 1 0 00 1 1 1 1 11 0 0 0 0 01 0 0 0 1 11 0 0 1 0 01 0 0 1 1 11 0 1 0 0 01 0 1 0 1 11 0 1 1 0 1

Se procedió a utilizar los mapas de karnaugh para la obtención de la función de la salida Y.

Y=I AH+ IH+ IBC+ IAC+ IA BY=H ( I A+ I )+ I (B (C+A )+AC )Y=H ( I+A )+ I (B (A+C )+AC )

Punto A.LA siguiente foto muestra el circuito montado en la protoboard y las conexiones entre los integrados (7432 y 7408):

Se procedió a medir los voltajes y corrientes entre los integrados:

Voltaje Corriente [mA]0.2 mV 00.2mV 00.1mV 00.1mV 00.2mV 00.2mV 0

0V 00V 00V 0

2.05V 35,10.1mV 02.6V 35,3

0.1mV 02.6V 35,4

0.1mV 02.5V 36,8

0.3mV 02.6V 36,7

0.1mV 02.5V 35,5

0.2mV 02.6V 35,12.6V 35,72.6V 35,1

0.2mV 02.5V 35,22.5V 35,82.6V 35,62.5V 372.6V 372.6V 36,92.6V 36,2

Punto B.se hizo este diseño en el programa quartus ll de Altera:

Se obtuvieron los siguientes resultados:

Como se puede apreciar con los diseños la mínima expresión para la función Y utiliza 4 compuertas and y 4 compuertas or. Al comparar los procedimientos de diseño es evidente que el uso de la tarjeta fpga con ayuda del programa quartus ll de Altera facilita mucho la realización de un circuito combinacional en comparación de un sistemas físico como lo es la protoboard ya que se ahorra cableado e integrados.

4.2 Diseño de un circuito combinacional a siete segmentos y un sumador restador.

(a) Diseñar mediante diagramas de karnaugh, un circuito combinacional binario a siete segmentos. El circuito posee una línea habilitadora, de tal forma que si E = 0, inhabilita todas las salidas, es decir el despliegue se apaga y si vale 1, permite el funcionamiento. La entrada S es una señal de control que permite seleccionar el tipo de conversión que se desea realizar. Si está activa (S = 1) realiza la conversión binaria a hexadecimal, se muestran en el despliegue los números del 0 al 9, y las letras de la A a la F; por el contrario si S está inactiva (S = 0), se realizará la conversión binaria a BCD, es decir solo se verán los números del 0 al 9, el resto no se mostrarán por el despliegue. Para la implementación solo se permite el uso de compuertas NOT en las variables de entrada y NAND.

(b) Diseñe un sistema que posea una línea de control (SEL), de manera tal, que si SEL vale “0”, realice la resta (incluya el signo en la visualización) de dos números (A y B) de dos bits; pero si SEL vale “1”, efectúe la suma, de los mismos números. El sistema debe poseer el menor número de entradas y/o compuertas. Realice la simulación y cree el bloque funcional. Finalmente, cree otro proyecto y únalo con el del punto anterior para mostrar el resultado de la operación en despliegues de siete segmentos de la tarjeta Altera DE0.

DESARROLLO

Punto A. Para el circuito del siete segmentos se tiene la siguiente tabla de verdad:

E S A B C D a b c d e f g E S A B C D a b c d e f g E S A B C D a b c d e f g

0 1 0 0 1 0 1 1 1 1 1 1 1 1 0 0 1 0 0 1 0 0 1 1 0 0 1 1 0 1 1 0 0 1 0 0 0 0 0

0 1 0 0 1 1 1 1 1 1 1 1 1 1 0 0 1 0 1 0 1 0 0 1 0 0 1 1 0 1 1 1 0 0 0 1 1 1 1

0 1 0 1 0 0 1 1 1 1 1 1 1 1 0 0 1 1 0 0 1 0 0 0 0 0 1 1 1 0 0 0 0 0 0 0 0 0 0

0 1 0 1 0 1 1 1 1 1 1 1 1 1 0 0 1 1 1 0 0 0 1 1 1 1 1 1 1 0 0 1 0 0 0 0 1 0 0

0 1 0 1 1 0 1 1 1 1 1 1 1 1 0 1 0 0 0 0 0 0 0 0 0 0 1 1 1 0 1 0 0 0 0 1 0 0 0

0 1 0 1 1 1 1 1 1 1 1 1 1 1 0 1 0 0 1 0 0 0 0 1 0 0 1 1 1 0 1 1 1 1 0 0 0 0 0

0 1 1 0 0 0 1 1 1 1 1 1 1 1 0 1 0 1 0 1 1 1 1 1 1 1 1 1 1 1 0 0 0 1 1 0 0 0 1

0 1 1 0 0 1 1 1 1 1 1 1 1 1 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 0 0 0 0 1 0

0 1 1 0 1 0 1 1 1 1 1 1 1 1 0 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1 1 0 0 0 0

0 1 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 0 0 0

0 1 1 1 0 0 1 1 1 1 1 1 1 1 0 1 1 1 0 1 1 1 1 1 1 1

0 1 1 1 0 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1

0 1 1 1 1 0 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 1

0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 1 1 0 0 1 1 1 1

1 0 0 0 0 0 0 0 0 0 0 0 1 1 1 0 0 1 0 0 0 1 0 0 1 0

1 0 0 0 0 1 1 0 0 1 1 1 1 1 1 0 0 1 1 0 0 0 0 1 1 0

1 0 0 0 1 0 0 0 1 0 0 1 0 1 1 0 1 0 0 1 0 0 1 1 0 0

1 0 0 0 1 1 0 0 0 0 1 1 0 1 1 0 1 0 1 0 1 0 0 1 0 0

Se procedió a utilizar los mapas de karnaugh para obtener las funciones de cada segmento:

Segmento a.

a=E+S AC+SBC D+A BC D+A BC D+ABC D+ABC D

Para utilizar solo compuertas nand negamos toda la ecuación dos veces

a=E+S AC+SBC D+A BC D+A BC D+ABC D+ABCDa=E(S AC )(SBC D)(A BC D)(A BC D)(ABC D)(ABCD )

Segmento b.

b=E+BC D+S AC+AB D+ACD+S BC D+A BC Db=E+BC D+S AC+AB D+ACD+S BC D+A BC Db=E(BC D)(S AC )(AB D)(ACD)(S BC D)(ABC D)

Segmento c.

c=E+S AC+AB D+ABC+A BC D+S A Bc=E+S AC+AB D+ABC+A BC D+S ABc=E (S AC)(AB D)(ABC )(A BC D)(S AB)

Segmento d.

d=E+ABC D+A BC D+S AC+S AB+BCD+A BC Dd=E+A BC D+A BC D+S AC+S AB+BCD+ABC Dd=E(A BC D)(A BC D)(S AC )(S AB)(BCD)(ABC D)

Segmento e.

e=E+ABC D+S AC+A BC+SBC+A De=E+ABC D+S AC+A BC+SBC+A De=E (ABC D)(S AC)(A BC)(S BC)(A D)

Segmento f.

f=E+ABC D+S AB+ACD+S BC+A BD+A BCf=E+ABC D+S AB+ACD+S BC+A BD+A BCf=E(ABC D)(S AB)(ACD )(S BC)(A B D)(A BC)

Segmento g.

g=E+S AC+A BCD+A BC+S AB+ABC Dg=E+S AC+A BCD+A BC+S AB+ABC Dg=E (S AC )(A BCD)(A BC)(S AB)(ABC D)

Los circuitos para cada uno de los segmentos serán:

Segmento a

SEGMENTO B

SEGMENTO C

SEGMENTO D

SEGMENTO E

SEGMENTO F

SEGMENTO G

SIMULACION

PUNTO B.

Para el circuito de la suma y la resta se tiene la siguiente tabla de verdad:

Sel A1 A0 B1 B0   S Y2 Y1 Y0

0 0 0 0 0   0 0 0 00 0 0 0 1   1 0 0 10 0 0 1 0   1 0 1 00 0 0 1 1   1 0 1 10 0 1 0 0   0 0 0 10 0 1 0 1   0 0 0 00 0 1 1 0   1 0 0 10 0 1 1 1   1 0 1 00 1 0 0 0   0 0 1 00 1 0 0 1   0 0 0 10 1 0 1 0   0 0 0 00 1 0 1 1   1 0 0 10 1 1 0 0   0 0 1 10 1 1 0 1   0 0 1 00 1 1 1 0   0 0 0 10 1 1 1 1   0 0 0 01 0 0 0 0   0 0 0 01 0 0 0 1   0 0 0 11 0 0 1 0   0 0 1 01 0 0 1 1   0 0 1 11 0 1 0 0   0 0 0 11 0 1 0 1   0 0 1 01 0 1 1 0   0 0 1 11 0 1 1 1   0 1 0 01 1 0 0 0   0 0 1 01 1 0 0 1   0 0 1 11 1 0 1 0   0 1 0 01 1 0 1 1   0 1 0 11 1 1 0 0   0 0 1 11 1 1 0 1   0 1 0 01 1 1 1 0   0 1 0 11 1 1 1 1   0 1 1 0

Se realizaron los siguientes mapas de karnaugh para hallar las funciones de las salidas S, Y2, Y1, Y0:

PARA S

S=SEL A1 B1+SEL A1 A0 B0+SEL A 0BOB1

PARA Y2

Y 2=SEL A1 A 0B0+SEL A0 B1B0+SEL A1B1PARA Y1

Y 1=SEL A1 A 0B1+SEL A1B1B0+SEL A1 A0B1+SEL A1B1 B0+SEL A 1 A0 B1+SEL A 1B1B0+SEL A1B1B0+SEL A1 A0 B1+SEL A1 A 0B1B0+SEL A 1 A0 B1B0Y 1=SEL A1 A 0B1B0+SEL A1 A 0B1B0+SEL A 1 A0 B1+SEL A1 B1B0+SEL A1 A 0B1+SEL A 1B1B0+A1 A 0B1 (SEL+SE L )+A 1B1B0 (SEL+SEL )Y 1=SEL A1 A 0B1B0+SEL A1 A 0B1B0+SEL A 1 A0 B1+SEL A1 B1B0+SEL A1 A 0B1+SEL A 1B1B0+A1 A 0B1+A1B1B0

PARA Y0

Y 0=SEL A1 A0 B0+SEL A 1 A0 B0+SEL A0 B1 B0+SEL A 0B1B0+SEL A 1 A0 B0+SEL A1 A0 B0+SEL A0 B1 B0+SEL A0B1 B0Y 0=A1 A0 B0 (SEL+SEL )+A1 A 0B0 (SEL+SEL )+A 0B1B0 (SEL+SEL )+A0B1B 0 (SEL+SEL )Y 0=A 0B0 ( A1+A 1 )+A 0B0 (B1+B1 )Y 0=A 0B0+A0 B0

Los circuitos para cada salida serán :

S

Y2

Y1

Y0

Los respectivos resultados para este circuito serán:

Para poder mostrar el circuito de suma y resta en la tarjeta altera DE0 se tienen que hacer estas conexiones para el funcionamiento del siete segmentos:

Como podemos observar se hace uso de las entradas menos significativas B, C, y D del siete segmentos. Ya que la suma más grande que se puede obtener de dos números de dos bits es 9, no es necesario utilizar la línea selectora del siete segmentos por eso se conecta a tierra y siempre estará usando la codificación a bcd.

5. CONCLUSIONES.

Es evidente la facilidad de diseñar circuitos en la tarjeta FPGA con respecto de un circuito montado en protoboard con integrados.

Se noto la efectividad que tiene la técnica de los mapas de karnaugh con respecto a la reducción de expresiones booleanas en comparación al uso del algebra de boole.

6. BIBLIOGRAFIA

Notas de clase