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UNIVERSIDAD TECNICA FEDERICO SANTA MARIADEPARTAMENTO DE ELECTRONICA

ELO211 Sistemas Digitales

16. MAQUINAS SECUENCIALES ASINCRONICAS

Se estudiarán algunos circuitos asincrónicos simples que son la base para construir flip-flops.

Bases electrónicas para almacenar bits.Puede almacenarse un nivel lógico como carga en un condensador. El nmos permite cargar y descargar el condensador, el esquema tiene la ventaja de usar un solo transistor, pero debido a las fugas(por no ser el dieléctrico ideal) se requiere refrescar la carga cada cierto tiempo. Es la configuración que se emplea como base de las memorias dinámicas(DRAM).

Para mantener el almacenamiento de un bit en forma permanente(mientras se tenga fuentes aplicadas) se emplea la siguiente configuración:

Que es un elemento de almacenamiento biestable. El empleo de compuertas restaura los niveles, lo cual permite el almacenamiento estático. La siguiente configuración ilustra que se requieren cuatro transistores para almacenar un bit(dos por cada inversor), por esta razón las memorias estáticas SRAM son de mayor costos que las dinámicas. La característica de transferencia de los dos inversores en cascada se muestra junto a la recta que debe satisfacerse por la restricción que impone la conexión de la realimentación. El amplificador, no inversor, tiene tres puntos de equilibrio posibles, el del centro es inestable; los otros son estables(por esto se dice biestable) y se emplean para almacenar los estados lógicos.

Prof. Leopoldo Silva Bijit. 16-05-2023 260

Vref

CVin



La probabilidad de que en una transición se llegue al estado inestable es muy baja.

Calcularemos la probabilidad de no llegar a un estado estable en un determinado tiempo.Asumiendo un amplificador lineal, con saturación, las ecuaciones para el siguiente circuito son:Vout = A Vin; Vout - Vin = Ri; i = C (dVin/dt), esto considerando que la corriente de salida del amplificador sólo circula por el condensador, como se ilustra en la siguiente figura:

Con Vin(0) diferente de cero.

Cuya solución es: Vin(t) = Vin(0) e t/ con = RC/(A-1). Además, en general Vout será mayor que Vin, debido a la amplificación. Por esta razón si el voltaje de entrada aumenta, también lo hará el de salida y se tendrá que después de un tiempo la tensión de salida satura al amplificador.

A pesar que el circuito tiene realimentación positiva podría suceder que una determinada conmutación no se produzca en un tiempo predeterminado. Para estudiar esto suponemos un modelo simplificado lineal, antes que se sature el amplificador. En ese caso, tendremos:Vin(T) = Vin(0) e T/

Vout(T) = A Vin(0) e T/ = V es decir, la salida se satura en T = ln( V/( AVin(0) ).

Con Vin(0) < V e -T/ /A, la salida Vout se saturará en un tiempo mayor que T. Entonces la probabilidad de no llegar a un estado estable en un tiempo T, es el cuociente entre las situaciones que cumplen la condición dividido por todos los casos independientes que puedan presentarse. Es decir:p(no estable en T) = (V e -T/ /A ) / V = e -T/ /A

Se asume que Vin(0) tiene una distribución de probabilidad uniforme entre 0 y V. Puede imaginarse un gran número de experimentos, algunos de ellos comenzarán con un valor menor del voltaje inicial que


VDD

VoutVin

Vin

Vout

Vin = Vout

CRA

Vout Vin Vin

T

Vout

t

lineal

V



el calculado antes y tomará un tiempo mayor que T para que la salida se sature en un valor estable, esto se considera un ensayo fallido; los experimentos que comienzan con un valor mayor se consideran exitosos. Por otra parte, en un determinado intervalo las conmutaciones se producen en una fracción del tiempo; esto contempla que no todo el tiempo se están efectuando transiciones. Sea f la fracción del período del reloj durante la cual el voltaje de entrada esté sufriendo una transición. f se expresa como el cuociente de lo que dura una transición, dividido por el intervalo entre transiciones, y es la probabilidad que el voltaje de entrada esté efectuando una transición. Entonces la probabilidad que en una transición, no se llegue a estado estable en un tiempo T, queda dada por: p(transición no estable en T) = f e -T/ /A Con los siguientes valores: A = 10(una ganancia razonable), con una constante de tiempo de 1 nseg, con f = 0,1; y una frecuencia de cambios de 100MHz puede calcularse el valor de T para cumplir con cierta probabilidad.Si asumimos un caso en un año, en que no se alcance el estado estable en T, podremos calcular el tiempo T. Se asume 100*106 cambios por segundo(sólo cantos de subida o de bajada), en un año se tendrán: 365*24*60*60 segundos, y por lo tanto:p = 1/ (3,15 *1015) resulta T = 31 ns.Con una frecuencia de 100 MHz, y esperando 100 ns, se puede calcular que habrá un caso en que no se llegue a estabilidad en 1030 años. Puede concluirse que con "buena" probabilidad no se entra al estado inestable.

Entonces tenemos que dos inversores forman una celda de memoria estática, lo que resta es un método para almacenar valores lógicos en la celda:El siguiente esquema ilustra la forma de hacer llegar valores y guardarlos en una celda estática.

Existen dos circuitos que cumplen los requerimientos anteriores, y se denominan latch(cerrojo, picaporte, pasador); uno en base a NAND , el otro en base a NOR.


dato

grabar

cargar

valor almacenado

Q

Q'

S'

R'

Q

Q'

R

S



Los siguientes diagramas muestran valores estables almacenados en las celdas estáticas de 1 bit, o latchs.

16.1. Latch asincrónico S-R. (Latch de NAND)

Se tiene el siguiente circuito:

Se emplea el nombre latch para referirse a una memoria de un bit, y cuando no existe una señal de reloj. En éstos, las salidas cambian cuando las entradas cambian. En flip-flops las salidas cambian respecto al reloj.

Las compuertas se asumen ideales. Y se modela el retardo de propagación, mediante una componente externa.Apenas ocurran cambios en las entradas R', S', q y qn se producirán simultáneamente los cambios en las salidas Q o Q n, éstas compuertas no tienen retardo. El próximo valor que toma q, después de S, será el valor de Q. Dicho de otra forma: el valor presente de Q será el próximo valor que tome q. Análogamente para Qn.

Analíticamente:

Q(t) = q(t + S)

Q n(t) = q n(t + R)

Obviamente: q(t) = Q(t - S) qn(t) = Qn(t - R)

Gráficamente: Q(t)

to t q(t)

to t S

Denominaremos:estado presente al conjunto: {q, qn}


qn

q

R'

S'

S

R

Q

Qn

1

0

1

1

0

1

1

1

1

0

0

0

0

1

0

0



estado próximo al conjunto: {Q, Qn}Salida al estado presente (máquina de Moore).

Debido a que, como se verá, los eventos que inician los cambios están asociados a los cantos de bajada de las señales de entrada, se las denomina S´ y R´, siguiendo el convenio general para identificar a señales de lógica negativa.

En el esquema general de máquina secuencial: x Combinacional z ideal y Y

Se destaca que los retardos pueden considerarse como una memoria de corto plazo. Memorizan el valor anterior de una entrada al bloque de retardo, durante segundos.

Para estudiar el circuito secuencial se emplea un diagrama de estados o una matriz de transiciones.

En el caso del latch de nand, se tienen las siguientes ecuaciones asociadas a la red combinacional ideal: Q = (S' qn)' = S''+qn'

Qn = (R' q)' = R'' +q'Representándolas en un mapa, se logra la matriz de transiciones siguiente:

En la matriz de excitaciones o tabla de transiciones está toda la información para analizar el latch.Se denomina de excitaciones, notando que las columnas describen las señales de entrada o estímulos.Matriz de transiciones hace referencia al hecho de que el contenido de cada columna son las transiciones al estado próximo. No confundir con la tabla de transiciones vista anteriormente.

Si las entradas no cambian, se está en una de las columnas. Un cambio de una de las entradas implica un cambio de columna.


q qn

S'R'00 01

00

01

11 11

11 111

0 4

5

11 10

11 11

01 0113

12 8

9

11

10

11 10

11 102

3 7

6

00 01

10 1114

15 11

10

Q, Qn



En una determinada columna, si el próximo estado es igual al estado presente, se dice que ese estado es estable. En caso contrario, se produce una transición o cambio de estado.

Suelen encerrarse, con círculos, los estados estables.En el diagrama se aprecian tres estados estables. Si el objetivo es usar el circuito para emplearlo como memoria de un bit(flip-flop), no deberá usarse el estado estable 11; para lo cual basta restringir que ambas entradas puedan ser cero simultáneamente.Para simplificar el análisis se define un modo fundamental de operación. En el cual, las entradas pueden cambiarse sólo cuando se está en estado estable; y sólo un cambio de una entrada por vez. Otra forma de plantearlo es que los cambios ocurran con una separación mínima en el tiempo; pero no concurrentes.

Si el próximo estado es inestable ocurre una transición, o cambio de estado.

Si dos o más variables de estado deben cambiar, se dice que se produce una “carrera”.

Se denomina “ciclo” a la ocurrencia de una secuencia de dos o más estados inestables.

Si la carrera origina diferentes transiciones(dependiendo de qué entrada cambia primero), pero finalmente se llega a un mismo estado estable, la carrera se denomina no-crítica. Si se llega a estados estables diferentes es una carrera crítica.

Si nunca se llega a estados estables, se denomina oscilación.

La información de la matriz de transiciones puede verse también con un diagrama de estados:

Secuencias de interés

Con la condición S'+R'=1, el sistema sólo puede estar en uno de los dos estados estables, que llamaremos set y reset. En este caso, y una vez terminadas las transiciones, se cumple que qn es q'.

set = {q = 1, qn = 0}


00

11/0110 01

11,10

1100

00,10 00,01

11

1001

11,10,01,00



reset = {q = 0, qn = 1}

Nos interesa estudiar secuencias de las entradas, que llevan de un estado estable al otro. Y que no se ocupe el estado estable 11, ya que en este caso qn no es la negación lógica de q.a) Transición set a reset

Entradas en S'=1, R'=1; estado inicial: q=1, qn=0.Se analiza cuando ocurre un canto de bajada en R':

Las salidas Q, Qn pasan por la secuencia: 10, 11, 01El estado q, qn pasa por la misma secuencia, pero con retardo: 10, 11, 01

Después de R más S se produce el cambio a reset.Durante un corto tiempo, S, se pasa por estado 11. Que no es set ni reset.

Las entradas no pueden cambiar, cuando se están produciendo cambios en el estado interno; es decir cuando están cambiando las señales q y qn.

Estando en reset, un canto de subida en R', no produce cambios. Tampoco se producen cambios de estado con pulsos en R'. Sólo responde al primer canto de bajada en R', estando en set.


q qn

S'R'00 01

00

01

11 11

11 111

0 4

5

11 10

11 11

01 0113

12 8

9

11

10

11 10

11 102

3 7

6

00 01

10 1114

15 11

10

Q, QnR

S

S'

R S

R'

Q

t

t

t

Qn

qn

q t

t

t

|reset.set|



b) Transición de reset a setEstado inicial: q=0, qn=1. Entradas en S' = 1, R' = 1. Se analiza cuando ocurre un canto de bajada en S'.

Cuando ocurre canto de bajada de S', estando en reset, después de un tiempo (S +R) se llega al estado set.

Estando en set, un canto de subida en S', no produce cambios. Tampoco pulsos en S', cambian el estado.

Análisis del estado 11 en latch S-R

Con entradas S'=0 y R'=0, después de un tiempo el sistema permanece en estado estable q=1, q n=1. Pero no es set, ni reset.

a) Si ocurre un canto de subida en S'.Se tiene S' = 1, R' = 0 y se pasa en forma confiable a reset. Ya que cambia una variable de estado por vez.

b) Si ocurre un canto de subida en R'.Se tiene S' = 0, R' = 1 y se pasa en forma confiable a estado set.

c) Si cambian simultáneamente S' y R' a 1.Pueden suceder 3 casos, considerando “carreras” en las entradas.


q qn

S'R'00 01

00

01

11 11

11 111

0 4

5

11 10

11 11

01 0113

12 8

9

11

10

11 10

11 102

3 7

6

00 01

10 1114

15 11

10

Q, Qn

R

S

R'

S R

S'

Qn

t

t

t

Q

q

qn t

t

t

reset| |set



c1) S'R' pasa por secuencia: 00, 10, 11 Se llega a reset.

c2) S'R' pasa por secuencia: 00,01, 11

Se llega a set.

c3) Cambio simultáneo: 00, 11

Se produce oscilación.

Si se excitan ambas variables de estado a la vez, dependiendo de los retardos de las compuertas puede que una u otra cambie primero, (pero no se queda en un estado estable) ya que inevitablemente se producirá el cambio de la más lenta. En cualquier caso se llega a un estado inestable en que ambas variables de estado vuelven a excitarse, generando una oscilación.

En los casos c1 y c2 (con tiempo entre cantos de subida menores que los retardos) también se producen problemas. Para evitar esta incertidumbre, se suele evitar el estado 11. Esto se logra con la condición S'+R'=1. (Es decir, que ambas entradas no estén simultáneamente en cero). Además, en estas circunstancias del caso c), el latch cambia con cantos de subida.

Normalmente se ocupan 8 de los 16 casilleros de la matriz de transición. Las transiciones de set a reset y viceversa que se analizaron antes.

Los cambios pueden describirse mediante lenguajes.

i) En lenguajes tipo procedurales (imperativos), las acciones se describen mediante funciones

flip-flop S-R:repeat if (estado == set) then {espera cb(R'); estado = reset;}

else {espera cb(S'); estado = set ; }forever.

ii) En lenguajes no procedurales (declarativos), se establecen condiciones para los cambios.

(estado = =reset) S' | estado = set;(estado = =set) R' | estado = reset;


mayor que S

S'

R'

mayor que R

S'

R'

R'

S'



La primera se lee: cuando ocurre un canto de bajada en S', estando en estado reset, se produce cambio de estado a set.

Si se cumple la condición para funcionamiento confiable, Qn se puede anotar como Q'.Las casillas del mapa por las que nunca se pase, pueden ser consideradas superfluas.

Entonces puede escribirse: Q = S'' + q R' + q qn' El último término sólo interviene cuando q = 1, qn = 0, S' = 1 y R' =0; pero esta situación es transitoria, en forma estable queda q = 0 y qn = 1, por esta razón puede no considerarse al plantear la ecuación del próximo estado. De este modo resulta, usando notación abreviada:

Q+ = SQ' + R' Q

Formando grupos: (0, 1, 4, 5) y (6, 7, 14, 15).Nótese que también puede escribirse, agrupando (0,1,2,3,4,5,6,7) y (6,7,14,15): Q+ = S + R'QTanto las tablas como la ecuación característica, pueden obtenerse conceptualmente a través del funcionamiento normal del circuito, sin usar la matriz de transiciones.

La ecuación característica puede plantearse según:Q(k+1) = S(k) + R'(k)Q(k)

Nótese que esta expresión puede obtenerse a partir de: Q = S + qn’ y Qn = R + q’ deducidas anteriormente, si se hace Qn = qn, y se eliminan estas variables.La tabla característica, para el latch SR, pueden plantearse:

Con S' + R' = 1:


Q, Qn

q qn

S'R'00 01

00

01

111

0 4

5

11 10

01 0113

12 8

9

11

10

10

102

3 7

6

01

10 1114

15 11

10

S' R' Q(k+1)1 1 Q(k)1 0 00 1 10 0 ?



No cambia de estado con entradas altas. Pasa a reset con canto de bajada en R'.Pasa a set con canto de bajada en S'. Entradas bajas causan indeterminación.

La tabla de excitaciones, para el latch SR, pueden plantearse:

Si está en reset: permanece en reset si ocurren pulsos en R'; pasa a set con canto de bajada de S'.Si está en set: permanece en set si ocurren pulsos en S'; pasa a reset con canto de bajada de R'.

Resumen Latch de NAND:

Con: S'+R' = 1

a >

b >

= S + R

Normalmente S' y R' están en uno lógico, un pulso de corta duración en una de las entradas produce el correspondiente cambio de estado. La duración del pulso debe ser mayor que el retardo de ambas compuertas. El evento que inicia la conmutación es el canto de bajada.Ambas entradas no pueden ser ceros. El latch de NAND recuerda la última entrada que tuvo un canto de bajada.

Puede inferirse el funcionamiento del latch de NAND, mediante un análisis simplificado, éste consiste en asumir una sola variable de estado:

Se tiene para el próximo estado, asumiendo ambas compuertas ideales, que:Q + = ((R' q)' S')' = S + R' q

Nótese que el retardo de q, respecto de Q, es ahora (S +R).La matriz de transiciones resulta:


Q'

Q

R'

S'

a

b

S'

R'

Q

S'R'Q

SR

q

Q(k) Q(k+1) S' R'0 0 1 0 1 0 11 0 1 01 1 1



Y el diagrama de estados asociado se muestra a continuación:

Sin embargo esta simplificación no muestra los problemas del estado 11, y los riesgos de oscilación al tener ambas entradas bajas. Esto se debe a que el efecto de la carrera entre las entradas no se puede observar con un modelo obtenido con sólo un retardo de propagación, en el cual sólo puede observarse Q. Puede restringirse la columna 00, y colocar próximos estados superfluos.

La simulación de estos circuitos, presenta problemas a los programas simuladores. Pero puede emplearse el siguiente esquema:

Si se marca el cuadro de mostrar el estado de las líneas, se verán todas no iniciadas o en tercer estado, esto en el simulador. Si se hiciera correr la simulación, mostraría una oscilación en el estado.Para evitar un estado inicial indeterminado, se emplea un nand de tres entradas.Donde el switch V1 se emplea para dejar en un estado inicial, para esto basta comenzar la simulación con V1 = 0, y luego de algunos ticks (basta uno) se pasa V1 a uno. El flip-flop queda en set (1).


V3

V2

V1

Init

1

QN

Q

R'

S'

1

qS'R'

00 01

0

1

1 1

1 11

0 3

2

11 10

0 0

1 07

6 4

5

Q+

11/100 1

11,01,00

00,01

10



Si se generaran pequeños pulsos en S, mediante V2, no se producen cambios de estado. Un pulso en R, inicia el cambio de estado (2). La simulación muestra los retardos entre las señales que conmutan. Posteriores pulsos en R, no modifican el estado. No importa la duración de estos pulsos.Un canto de bajada en S', inicia el cambio a set (3). Posteriores pulsos en S, no modifican el estado. No importa la duración de estos pulsos (4).Estando en set, un pulso angosto de reset (5), en el caso de la figura de un tic, que también es la propagación de una compuerta, confunden al simulador y se inicia una oscilación. Sucede que se efectúa un cambio en las entradas antes de que hayan ocurrido todas las transiciones asociadas al cambio de las entradas; es decir, no se cumple la condición para trabajar en modo fundamental de operación.

Las siguientes formas de ondas ilustran el funcionamiento no deseado del latch:

Si se excita con R'=0 y S'= 0, pasa a estado 11 (1). Se muestra el efecto de un canto de subida en S' (2). En estas condiciones habría cambio de estado con canto de bajada y también de subida, lo cual no es deseable.Un cambio simúltaneo de ambas entradas a uno (3), produce oscilación.

16.2 Elimina rebotes (debounce)

Una aplicación común del latch de NAND es eliminar los rebotes mecánicos que se producen en un interruptor. El siguiente circuito ilustra el funcionamiento.


Init

QN

Q

R'

S'

1 2 3 4 5

Init

QN

Q

R'

S'1 2 3



Se colocan resistencias de pull-up para fijar un uno lógico en las entradas al aire. Se emplea un interruptor de dos posiciones. Se denomina SPDT (polo simple, doble garganta), es decir existe un punto común, por donde se ingresa la señal, y normalmente un contacto está cerrado (obviamente el otro está abierto). Se marcan NO (normaly open) y NC (normaly closed). Al operar el interruptor se produce un movimiento mecánico que impactará al conector en la otra posición. En forma microscópica, y debido a choques semi-elásticos, se producen rebotes. Pueden ser varios rebotes, el proceso mecánico termina después de 5 mseg aproximadamente. El contacto móvil no produce problemas al despegarse del otro contacto.La forma de onda en el interruptor, al hacer contacto, exhibe un canto de bajada seguido de varios pequeños pulsos hasta que se estabiliza en un valor cero, esto debido a que el interruptor ha dejado de moverse. Entre el primer canto de bajada y el primer canto de subida debido a los rebotes transcurren 500 nanosegundos aprox. Pero este tiempo es mucho mayor que el de propagación a través de dos compuertas. En la figura anterior se está en set, al cambiar el interruptor, el latch conmuta y permanece en reset, ya que absorbe múltiples pulsos en reset. Igual cosa sucede al volver a operar el interruptor, se cambiará de estado a pesar de los rebotes. Las salida Q y Qn están libres de rebotes.Este elimina rebotes requiere un interruptor de tres terminales, que suele denominarse SPDT. Existen otros diseños, basados en interruptores de dos terminales(SPST simple polo, simple throat), que pueden conectar o desconectar dos puntos.

16.3 Sincronización de un S-R

El esquema siguiente ilustra cómo se agrega un reloj a un latch SR, en base a NAND.Mientras enable esté bajo, las señales S' y R' estarán en uno, por lo que cumplen las condiciones para funcionamiento normal del latch.Se ilustran señales de preset' y clear', de lógica negativa, que permiten dejar en un estado inicial al latch. Su operación sobrepasa a las excitaciones S' y R', en este sentido se dicen que son asincrónicas con ellas, apenas ocurra un canto de bajada en estas señales, el latch permanecerá en un estado determinado hasta liberar el control asincrónico, llevándolo a uno. Al igual que con las señales R’ y S’, debe evitarse mantener preset’ y clear’ en cero al mismo tiempo.


S1 5V

5V

1

S'

R'

Q

QN

1

2.2k

2.2k

2.2k



Ahora cuando enable tenga un canto de subida dejará pasar las excitaciones externas Set y Reset, hacia las entradas del latch S' y R'. También puede pensarse que enable es una señal de reloj, que sincroniza al latch. En esta situación, las entradas Set y Reset deben ser estables antes de un canto de subida del reloj. En el canto de subida se inspeccionan las entradas y después de un tiempo de propagación, ocurre el canto de bajada en S' o R'. Lo cual implica que para funcionamiento determinístico, no pueden estar altas ambas entradas externas. Si se cumplen estas condiciones, sólo podrá existir un canto de bajada en S' o R', garantizando la operación del latch SR.

Se ilustran las formas de ondas para un funcionamiento normal:

La señal S’ es sincrónica con clk; Set es asincrónica con respecto a clk.


clear'

preset'

R'

S'

Q'

QSet

enable

Reset

clk

Set

S'



16.4. Latch asincrónico S-R. (Latch de NOR)

Se tiene el siguiente circuito:

Las compuertas se asumen ideales. Y se modela el retardo de propagación, mediante componentes externas, ubicadas en el lazo de realimentación..Apenas ocurran cambios en las entradas R, S, q y qn se producirán simultáneamente los cambios en las salidas Q o Q n, estas compuertas no tienen retardo.

Denominaremos:estado presente al conjunto: {q, qn}estado próximo al conjunto: {Q, Qn}Salida al estado presente (máquina de Moore).

En el caso del latch de NOR, se tienen: Q = (R + qn )' = R'qn'

Qn = (S + q )' = S'q'

Representando en un mapa, se logra la matriz de transiciones siguiente:


q qn

SR00 01

00

01

11 01

01 011

0 4

5

11 10

00 10

00 0013

12 8

9

11

10

00 00

10 002

3 7

6

00 00

00 1014

15 11

10

Q, Qn

q

qn

R

S

Q

Qn



En el diagrama se aprecian tres estados estables. Si el objetivo es usar el circuito para emplearlo como elemento de memoria, y por lo tanto que q y qn sean el complemento la una de la otra, no deberá usarse el estado estable 00; para lo cual basta restringir que ambas entradas puedan ser uno simultáneamente.

La información de la matriz de transiciones puede verse también con un diagrama de estados:

Con la condición SR=0, el sistema sólo puede estar en uno de dos estados estables, que llamaremos set y reset. En este caso, y una vez terminadas las transiciones, se cumple que qn es q'.

set = {q = 1, qn = 0}reset = {q = 0, qn = 1}

Nos interesa estudiar secuencias de las entradas, que llevan de un estado estable al otro. Y que no se ocupe el estado estable 00, ya que en este caso qn no es la negación lógica de q.La figura ilustra algunas secuencias:

El canto de subida en S (1), inicia el cambio de estado de reset a set.Luego entre (1) y (2) ocurre una entrada a la columna 11, lo que lleva al estado 00, que no es adecuado para utilizar el circuito como flip-flop. En esta situación un canto de bajada (2) también conmuta el latch. No es deseable tener conmutaciones con cantos de subida y de bajada.Luego se vuelve a condiciones normales de operación, ambas excitaciones en cero, y se tiene una conmutación normal a set, en (3).


11

00/1010 01

00,01

0011

11,01 11,10

00

0110

11,10,01,00

S

RQ'

Q

1 2 34 5



Estando en estado 00, un cambio simultáneo de las entradas a cero, produce una oscilación (4), la cual se detiene al llevar el latch a reset. Finalmente en (5) se coloca en modo normal.El diagrama de transiciones, marcando como superfluas los estados por los cuales nunca se pasará, si se cumplen las restricciones para operación normal, se indica a continuación:

Formando grupos: (8, 10, 12, 14) y (2, 3, 10, 11), se logra:Q+ = Sqn' + R' q

El mintérmino 8, que cubre la expresión que contiene qn', ocurre sólo durante la transición. En estado estacionario se tiene qn = 0, por lo tanto, la ecuación característica puede plantearse según:

Q(k+1) = S(k) + R'(k)Q(k)

La tabla característica, para el latch SR en base a nor, pueden plantearse:

Con SR = 0No cambia estado con entradas bajas. Pasa a set con canto de subida en S.Pasa a reset con canto de subida en R. Entradas altas causan indeterminación.

La tabla de excitaciones, para el latch SR en base a nor, pueden plantearse:

Si está en reset: permanece en reset si ocurren pulsos en R, pasa a set con canto de subida de S.Si está en set: permanece en set si ocurren pulsos en S; pasa a reset con canto de subida de R.


Q, Qn

q qn

SR00 01

00

01

01

01 011

0 4

5

11 10 10

0013

12 8

9

11

10

10 002

3 7

6

1014

15 11

10

S R Q(k+1)0 0 Q(k)1 0 10 1 01 1 ?

Q(k) Q(k+1) S R0 0 0 0 1 1 01 0 0 11 1 0



Resumen Latch de NOR:

Normalmente S y R están en cero lógico, un pulso de corta duración en una de las entradas produce el correspondiente cambio de estado. La duración del pulso debe ser mayor que el retardo de ambas compuertas. Ambas entradas no pueden estar altas. El evento que inicia la conmutación es el canto de subida. Este latch recuerda la última entrada que tuvo un canto de subida.

Puede inferirse el funcionamiento del latch de NOR, mediante un análisis simplificado, éste consiste en asumir una sola variable de estado:

Se tiene: Q += ((S +q)' + R )'Entonces: Q+ = R’( S + Q) que es la ecuación característica. El retardo entre Q' y q' es la suma del retardo de las componentes individuales.

El siguiente circuito elimina rebotes empleando un latch de nor:

Puede verse un diseño de este tipo en el chip 7475.


R S Q

q

+V

S1

0.33k

0.33k

S

R

Q'



16.5. Diseño de latch JK en base a Latch de NOR

Diseño de JK en base a SR:Se tiene la tabla de transiciones de un JK. Que es la matriz que se desea diseñar.

Y la tabla de transiciones del SR, que es el flip-flop que se empleará::

Empleando el método tabular, se logra el programa del SR:

Leyendo del mapa se logra: S = JQ' ; R = KQ

El siguiente circuito implementa un JK en base a un SR.


0 0 10 10

0 01 01 00

1

S,R

JKQ(k) 00 01 11 10

J

K

S

R Q

Q'

Q(k) Q(k+1) S R0 0 0 0 1 1 01 0 0 11 1 0

0

1

0 0 1 1

1 0 0 1

Q(k+1)

JKQ(k) 00 01 11 10



Se tienen las siguientes formas de ondas:

El latch de nor inicialmente está en set. En (1) llega un canto de subida en K, el cual origina un canto de subida en el control interno del latch de NOR, llevando a uno la excitación R; lo cual hace cambiar a Q y luego a Q'. El cambio de Q también origina un canto de bajada en R, lo cual deja en condiciones normales al latch de NOR.En (2) se aprecia una orden de set, en J. Lo cual lleva a excitar S, que inicia la conmutación del latch interno; y el cambio de Q' lleva a cero a S, dejando en condiciones predecibles al latch.En el instante (3) se inicia el modo toggle, que se detiene al llevar a modo hold al JK, en (4)

En el modo toggle, con J y K iguales a uno, se puede dejar pasar sólo una de las entradas hacia el latch. Esto puede lograrse dejando pasar K si Q=1, ya que esto implica resetear el flip-flop. Y dejar "pasar" J si Q=0.

16.6 Diseño de un flip-flop JK sincrónico.Al circuito del punto anterior se le agrega un reloj.

Este diseño tiene restricciones del ancho de pulso del reloj. Como puede comprobarse esta restricción se requiere en el modo toggle; es decir con J y K iguales a uno. Para el análisis se asume que el flip-flop está en modo reset.


J

K

S

R

QQ'

1 2 3 4

clk

J

K

S

RQ

Q'

J S

RK



Cuando el reloj sube, habilita la excitación S, después de J. A su vez este cambio desencadena la conmutación del latch, bajando Q' después de S, y luego subiendo Q después de R. Al mismo tiempo que se levanta Q, se inicia la propagación, a través de la compuerta habilitada por K y el reloj de un canto de subida en R, lo cual ocurre después de K. Si se llega a producir la excitación R, el latch volverá a conmutar; salvo que el reloj sea angosto y baje antes que Q suba. Es decir ancho del pulso del reloj debe ser menor que : S + J+ R

Si se cumple el requerimiento del ancho del reloj, además se requiere que J < R +K, para que no se dé el caso que Sy R sean iguales a uno.El problema de este diseño es que al cambiar de estado, necesariamente se pasa por estado 00; es decir los cambios se producen con el reloj en alto.Para mantener conducta predecible, las entradas no deben cambiar estando el reloj en alto. Y si dichas entradas provienen de otro flip-flop similar (es decir son salidas de éste), se llega a la conclusión que para un flip-flop cualquiera: No se pueden cambiar entradas y salidas, de un mismo flip-flop, en el mismo pulso de reloj.

Para disolver estas restricciones hay dos soluciones.

Flip-flops disparados por cantos

El pulso angosto se obtiene mediante redes de disparo; que básicamente derivan un pulso de entrada. En estos circuitos, se requiere buena pendiente del reloj (no un pulso angosto), para operación correcta.Diseños de este tipo se encuentran en el chip 7470.

También puede explicarse el funcionamiento de los disparados por canto mediante un circuito que genera un reloj muy angosto, que se produce asociado a un canto. El ancho del reloj generado debe ser de menor ancho que S+J+R; si esto es así, cuando ya haya pasado por estado 00 el reloj comenzará a estar en bajo, y no se activará R.


clk

S

Q

Q'

R

J

S R

K

ancho máximo del reloj.



Con fines didácticos se muestra cómo puede lograrse un reloj angosto con una perturbación:

Y las formas de ondas:

El reloj cp (clock pulse) tiene un ancho de pulso igual a un retardo de compuerta.

Se pueden cambiar entradas y salidas en el mismo pulso del reloj.Estos flip-flops suelen tener entradas asincrónicas de set y reset, que sobrepasan las entradas sincrónica. De esta forma la típica ecuación para un JK: Q(k+1) = J(k)Q'(k) + K'(k)Q(k) queda, con S y R controles asincrónicos de lógica positiva:

Q(k+1) = S + R' ( J(k)Q'(k)+K'(k)Q(k) )Master Slave.

Una solución al problema de sincronización, mediante un pulso angosto, de un flip-flop JK es la estructura master-slave, que consiste en dos latch que operan con dos relojes, uno el complemento del otro. El latch maestro, captura las entradas con el canto de subida del reloj. El esclavo inspecciona sus entradas con el canto de bajada del clk, es el reloj clk' en la figura. De esta forma el master-slave cambia sus salidas cuado ya ha almacenado confiablemente las entradas registradas por el maestro.

Se ilustra la señal init, que inicia los latch, para la simulación, puede considerarse como una señal asincrónica de preset.A continuación se ilustran algunas secuencias de valores:


clkcp

Generador

11

clk

cp

J

K

clk

Smtr

Rmtr

clk'

Sslv

RslvQ

Q'

init



La señal de inicio setea a ambos latch, en el punto (1) se inicia la simulación con valores iniciales correctos. Como K está inicialmente alto, el primer canto de subida del clock, produce Smtr, que setea el master. Ese nivel es inspeccionado en el canto de subida de clk' (2), lo que origina el canto de subida de Rslv, el que a su vez origina la conmutación del latch esclavo. El flip -flop cambia sus salidas, quedando en estado reset. De esta forma se deshabilita la entrada K.

En (3) se cambia las entradas J =1 y K = 0. J puede pasar, habilitado por Q', y se genera con el canto de subida de clk, la señal Rmtr que resetea el master. Ese cambio sólo es tomado en cuenta por el slave en el canto de subida de clk' (que es el canto de bajada de clk) que genera el set del esclavo (a); lo que a su vez inicia la conmutación del segundo latch, conmutando la salida.

En (4) se ingresa a modo hold, donde se advierte que no cambia el latch maestro, y que en el latch esclavo se generan pulsos de set, que no cambian las salidas.

Desde (5) se inicia modo toggle. Donde se aprecian las secuencias de set, reset, set y reset del maestro y las correlativas reset, set, reset, y set en el esclavo.

Los flip-flops de tipo maestro esclavo tienen asociado un pequeño pulso en la señal clock en la tabla de funcionamiento. Algunos ejemplos: 7471, 7472, 7473, 7476.

Puede comprobarse que si una señal de entrada está alta durante el reloj será interpretada como uno en la salida, cuando los latch son en base a nor. (se denomina captura de unos). Estos flip-flops no pueden ser alimentados con salidas que tengan perturbaciones de cero. Lo dual ocurre para latch en base a nand, en que se capturan ceros.


J

Kclk

Smtr

Rmtr

clk'Sslv

Rslv

Q

Q'

1 23 4 5

a



En (1), estando el reloj alto y en modo set, se captura un uno en la entrada K. Esto podría ser una perturbación en cero de dicha entrada. Esto ocasiona la conmutación del flip-flop master-slave.Nótese que el latch maestro puede estar en cero o en uno, por esta razón en cada canto de subida de clk' se origina un cambio de estado del latch esclavo.En (2) se aprecia una captura de un uno en la entrada J, estando en reset la perturbación que viene en la entrada J hace conmutar al flip-flop. Para un correcto uso de este tipo de flip-flops las entradas no deben tener perturbaciones en cero, si son en base a latch de NOR, y en uno si los latchs son de NAND. Los flip-flops maestro-esclavo no tienen requerimiento de pulsos angostos, ni de pendiente del reloj.Los flip-flops disparados por cantos no tienen la dificultad de los anteriores, pero requieren que el tiempo de levantamiento (en los disparados por cantos de subida) o el de bajada (en los disparados por canto de bajada) cumpla cierta pendiente mínima; en caso contrario la derivada no genera un pulso de suficiente magnitud para comandar los cambios internos.

Master Slave de tipo D.Tiene la ventaja de no capturar unos o ceros. Ver Horowitz


J

K

clk

Smtr

Rmtr

clk'

Sslv

Rslv

Q

Q'

1 2

D

clk

Smtr

Rmtr

clk'

Sslv

RslvQ

Q'

init

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