lógica digital y diseño de computadores - 1ra edición - m. morris mano.pdf

Números ina
ios 4
Números exadecimalesoctales
Referencias
70
CONTENIDO
S I M P L I F I C A C I O N
DE
E
75
AND
de
|
t44
Las
d e l
va r i ab les
g O
e
e
fos
|
|
3 l3
o p s 2 l O
D ispa ro
e l os
t r i gge r i ng )
Aná l i s i s
e los
ecuenc ia les
ln t roducc ión
3 57
ar i tmét ico
39O
9-7 Registro
e desp lazamiento
e l
acumu lado r 406
R e f e r e n c i a s 4 1 7
P r o b l e m a s
4 1 7
componen tes
464
D E
4g
1
1-6
Diseño
de
e computador
S l2
D E L
D E L
e l
12-3 Organizac ión
modos
534
12-5
55
579
e l t rans is tor
ipo lar
RTL
y
625
http://libreria-universitaria.blogspot.com
y
duce
los
principios
entre
registros
para
describir
cir-
venimiento
de
los
circuitos
integrados
y
en
paralelo
y
puede
ser
al
por
revisar
La mayor
de lectura
un
número
decimal
tal
como
T3g2
epresenta
una
cantidad
igual
a
T
uni-
ades
de
mil,
más
3
center,as,
5
En
general,
un
número
expresado
+
Los
primeros
mul t ip l icador :
x l0 l
minuen-
do).
muy simple.
son
siempre
los
productos
parciales
plo:
( 1 0 1 0 , 0 1 l ) z : 2 3 2 t + 2 - 2 + 2 - 3 :
( 1 0 , 3 7 5 ) r 0
El número binar io t iene cuatro
unos
y'el
mejor manera
en el
siguiente ejemplo:
EJEMPLO f
I
r e s p u e s t a : ( 4 1 ) r o ( a r a . a s a z a
t a o )
El
proceso
aritmético
puede
llevarse
a
el número
I
0
I
a - z = 0
e n v e z d e 0 y l .
EJEMPLO
f
-4. '
0,832
8:
6,656
0,656
I N A R I O S
CAP.
de
( r
unos
01001011 gregando
complementode r
de
prestar.
es más
que
continuación.
La
sustracción
de
de
N
:72532
complemento
finul---
2
(b)
M:03250
N
:72532
complemento
N: 1000100
1 de 1 { : 0 l l l 0 l l
l leva final
I
0010000
r000100
ninguna
lleva
___Jh07n
respuesta:
Al
del complemento
de 2
de
poseer
dos
l l 0 l n l
*
Los
sistemas
digitales
electrónicos
usan
señales
que
tienen
nacionesde bits; 00, 01, 10, 11. Un
grupo
elementos
asignados
uno
y
sólo
uno de los sigr¡ientes: 00, 001, 010, 011, 100, 101, 110, 111. Los ejernplos
muestran
que
las
pueden
gunas
de un
bits
pueden
combinaciones
estantes
no
se
usan
y
un
a combinaciónde bits 0001000000.
Los
códigosbinarios
para
rearreglando
osibles.
la Tabla 1-2.
asignada
a
acuerdoa sus
el
n
la
Tabla
12,
este código
que
los
t¡asmisión de señales
de un lugar a
se detectará
un error.
C ó d i g o s d e d e t e c c i ó n
d e e r r o r
La información binaria, siendo señales
de
pulsos
modulados
detección
de detecta¡ los errores
cuando, aleatoriamente
trasmitida, o no se hace nada
o
con el mensaje
Tabla 1-3. En
(en
todos los
bits entrantes
"ve-
Una combinación
generación
de
Sección 4-9.
de 1 a 0
en forma bina¡ia, es necesa¡io ener un código
binario
para
un
grupo
26 caracteres
del alfabeto
(2 ' j
de siete
todos
modos
para
efectos
de
paridad.
directa me-
perforada
-
.-
010 l
0lt 000
I l0 100
l l 0
l l l
l l t
100
1000
r00
l00l
0 l l
010 l r00
l
l
0r0 | I100
0 l
la Tabla 1-5 da
perfora
un
hueco
(dando
nterno de seis
bits. Como ejemplo
se usa la
Doe" a con-
digital deben
de
infor-
binaría es un elemento
que
cantidad ñsica
y
flip-flops,
la
memoria
y
las
posiciones
perforadas
almacena un
bit de
información
que
contenga
n bits.
El estado del re$stro es un número enésimo de unos o ceros con cada brt
.ndicando el estado de una celda en el registro. El cc,ntenido de un
registro
registro
0
7
8
9 l 0 1 l 1 2 1 3 1 4 1 5 1 6
Físicamente se
b ina¡ ias , con cada ce lda
a lmacenandoun 1ó un 0 . Supongamos
ue
se muestra en la figu¡a. El estado
ALMACENAMIENTOE EINARIOS
REGISfROS 23
puede
posibles.
Ahora
rio, obviamente el registro
0 a 2¡6
que
el
registro
almacena
del registro es
En el código
os 2 caracteresC
dos
por
el
primero
ta el núme¡o
decimal 9096.En el código
tiene ningún
interpretada,
realizan operaciones, a
y
salida
operación básica en
almacenadade un registro a otro. La Figura 1-2 lustra la
trasferencia de
re-
gistro
que
teletipo
control
t¡ada un código de carácter
alfanumérico
las ocho celdas me-
que
registro
procesador
r o H
0 1 0 0 1 0 1 0 0 1 0 0 1 1 I
I 1 0 0 1 0 0 0 1
0 0 1 1
mación
del
los registros
8.
0 0 0 0 0 0 0 0 0 0
0 0 1 1 1 0 0 0 0 1
0 0 0 1 0 0 0 0 1 0
UNIDAD
0 0 0 1 0 0 0 0 r 0
Circui tos
0 1 0 0 1 0 0 0 r l
0 0 1
2 7
en términos
ó 0 y n a d a m á s . )
2. OR:
x : l
: 0
y
: 0 ,
entonces
:0 .
de
o
_v
1-27. Muestre
las señales
s a l i d a s F y G d e l a
B , C y D .
conjunto
y
x
meros naturales
u e
Para
p a r a t o d a x € S
Ejemplo:
. . . 1
Ya
que :
x * 0 : 0 + x : x P a r a t o d a
x € I
El conjunto
e s
(b)
( b )
*
e s d i s t r i b u t i v o
o b r e . :
d e ¡ )
2 . L a l e y
d i s t r i b u t i v a
d e
. ,
d e c i r , r + ( y . z ) : ( x * y )
. (x
-l
z
( b ) l . l : l
lo
0 * 0 ' : 0 +
1 . 1 , : 1 . 0 : 0
l o
fica
el
postulado
5.
0
0
0
I
0
0
I
I
( b )
5 .
De
( 4 ,
( b )
41
1y
que
definida
Sección 1-8.
La representación
heurística es
representación formal
sección,
es
llamada
por
2 -3
TEOREMAS ASICOS
princípio
los
Se
pos-
( a ) x + l : l
O)
(rv)'
:
: x x + x x '
(x
t e o r e m a
d e
D e
( r * J ) ' : ¡ ' y ' s e
0
0
0
I
de l
d e
que
( ry) .
Los
diagramas
de
círculo r
y por
la ley distr ibut iva
r
(y
¡)
F i g u r a 2 - 3 I l u s t r a c i ó n d e l d i a g r a m a d e V e n n p a r a l a l e y d i s t r i b u t i v a
intersección
entre
el
círculo
f
con
el
área
que
contiene
y
ó
, e s
de
t : 0 '
m i e n t a s - e : 1 ' 8 "
l a
2 - 2 ,
:lJn
iteral
es
una
variable
tildada
o
cuando
una
función
de
B o o l e s e e j e c u t a c o n c o m p u e r t a s l ó g i c a s , c a d a l i t e r a l o l e t r a d e l a f u n c i ó n
il."";
";á
entrada
u
""du
compuerta
y
cada
término
se-
ealiza
con
una
compuerta.
La
minimi
zación
def
,rúmeó
de
literales
y
el
número
de
tér-
minos
dará
como
:
FOEMAS
CANONICA
NORMALIZADA
49
(ABCD ' ' '
F ) '
A '
+ B '
yz) ) '= x '
y
ceros.
EJEMPL ,2 .S . .Encon t ra re l comp lemen tode la func iónF1
y
E l dua l
M o ' M r ' M t ' M s ' M u
De
igual
manera,
es
=
El
símbolo
de
sumatoria
I
implica
los
términos
El símbolo
se.
expresa
respectivamente'
Su
suma
es
en
efecto
una
operación
oR'
r Jnp roduc tod .esumasesunaexp res ióndeBoo lequecon t i ene té rm i -
nos
OR,
llamados
OR
con
la
suma
aritmética
(adición).
U n a f u n c i ó n d e B o o l e p u e d e S e r e x p r e s a d a e n u n a f o r m a n o n o r m a l i -
zada.
Por
ejemPlo
a
función:
F,,
* * y : y + x
c o n m u t a t i v o
( x
lo
cual.indi_cg
ue
las
compuertas
de
( "
+
xlylz
+ DE
La
segunda
expresión
se
obtiene
del
teorema
de
De
Morgan'
Esta
mues-
tru
q.,1
se
puede
,"ilii^,
una
expresión
en
suma
de
productos
por
medio
de
(a)
Usando
compuertas
FAMILIAS
DE
CIRCUITOS
NTEGRADOS
OGICO
IGITALES
63
sEC.
2-8
s i óna lasp rop iedadesgene ra les ' de lasd i f e ren tescompuer tasenc r r cu l .
;;:'i"t"
g;"df
s
disponibles
omercialmente'
Debido
u
ru
urtu'áJ"tiá;e
con
l1
qü.
puedatt
740<t-Seis
nverso¡es
4050-Seis
separadores
zss
NC
l/ss
voo
4002-Dos
compuertas
NOR
de
4
entradas
(c)
Compuertas
CMOS
Figura
2-9
Algunas
compuertas
ípicas
en
circuitos
integradoa
1 2 3 4 5 6 . 7
Y
negativa
La
señal
binaria
a
la
entrada
ó
salida
de
cada
compuerta
puede
tener
uno
dedosva lores, . * . "p to-At"ante la t rans ic ión 'E lva lordeunaseñal repre-
senta
lógica
r
v
"r
oiro'ü;;;b:,
óoÁá
Tabla
2'7
Niveles
HyL
en
las
familias
de
CI
lógicos
Nivel
alto
de.'/oltaje
v)
2,4
5
3,5
con
H
en
t é ¡ m i n o s d e H y L .
Tabla
de
verdad
para
la
lógica
positiva;
FAMILIAS
DE
CIRCUITOS
NTEGRADOS
OGICO
DIGITALES
67
comportamiento
físico
de
la
compuerta
con
H
con
un
valor
típico
de
3'5
v o l t i o s y L d e 0 , 2 v o l t i o s . E s t a c o m p u e r t a f í s i c a p u e d e f u n c i o n a r c o m o
una
compuerta
NAND
a
función
NoRapesardeq. . " , . , , .ent radasestén l is tadasa l revés.E ls ímbolográf ico
para una
disenador
desea
emplear.
Demaneras imi lar ,espos ib ledemost raroue. l -aNoRdelóg icapos i t iva
es
la
mism"
"ornp,r.irJ
todos
los
termlnales
de
una
polaridad
a
o t r a d a r á e l m i s m o r e s u l t a d o q u e t o m a r e l d u a l d e l a f u n c i ó n ' E I r e s u l -
tadode" . t " "or r ro" r . ió r r " .quetodasrasoperac iones.ANDseconv ier tena
operaciones
on
v-ri.L""r.".
Ad"-á",
SEC.
2.8
FAMILIAS
DE
CIRCUIfOS
NTEGRADOS
OGICO
IGITALES
69
señales
binarias
cambian
de
valor'
Las
señales
en
una
compuerta
oman
cierta
cantidad
de
tiempo
para
propag"i."
a"
las
entradas
a
la
salida'
Este
intervalo
de
tiempo
se
define
t";;l;
demora
de
propaga"tul
9:'11
"
de
Cl
lógicos
E l c i r cu i t ob ¡ í s i code la fam i l i a l óg i cadeTTLes lacompue r taNAND.Hay
muchas
versiones
g".r"rut""-d"
ias
familias
de
CI
lógicos'
Los
v a l o r e s l i s t a d o s S o n t e p r e s e n t a t i v o s c o , ' b a s e e n l a c o m p a r a c i ó n . P a r a
.""fq"l"t
familia
o
ut"ión
los
valores
pueden
variar'
La
compue,,"
fii
normalizada
fue
la
primera
versión
de
la
familia
TTL.
S.
"g.ug"io;
;;"r*
u
*"¿ia"
qrre'tu
tecnología
ha
progresado.
La
TTL
Schottü
e";;;'a;
t""
ltti*".
innovaciones
en
ras
compuerras
Mos.
a
mayor
desvenraja
de
las
cnros
v
el
-utge.,
áur.uiao-."
esrima
en
un
40iz
det
valo¡
dól
potencia'
La
versión.TTr
Schottky
de
PROBLEMAS
7I
2 .Shannon ,C.E . , "ASymbo l i cAna- l ys i so fRe layandSwi tch ingCi rcu i t s " 'T rans '
tn"
AIEE,
vol.
57
(1938), 13-23'

Co' '
1966.
? . W h i t e s i t t , J . E . , B o o l e a n A l g e b r a a n d i t s A p p l i c a t i o n s , R e a d i n g , M a s s . : A d d i .
son-WesleY
ub.
Co',
1961'
S . T h e T T L D a t a B o o h f o r D e s i g n E n g i n e e r s , D a I I a s , T e x a s : T e x a s l n s t r u m e n t s
Inc. ,
1976.
g . M E C L I n t e g r a t e d C i r c u i t s D a t a B o o h . P h o e n i x , A r i z . : M o t o r o l a S e m i c o n d u c -
tor
Products,
nc.'
1972'
1 0 . R C A S o l í d S t a t e D a t a B o o k S e r j e s l C O s / M O s D i g i t a t l n t e g r a t e d C i r c u i t ' .
Somerui l le,
ies
bir.,arios
istados
a
continuación?
2 - 2 . D e m u e s t r e q u e e l c o n j u n t o d e l o s t r e s e l e m e n t o s l 0 ' 1 ' 2 l y l o s d o s o p e r a -
d o r e s b i n a r i o s + y d e l a m a n e r a d e f i n i d a e n l a t a b l a a n t e r i o r , n o c o n s t l -
tuyen
el
álgebrJ
S""it '
EtluUtt"u
cuál
de
los
postulados
de
Huntington
no
se
cumple.
2 - S . D e m u e s t r e p o r m e d i o d e t a b l a s d e v e r d a d l a v a l i d e z d e l o s s i g u i e n t e s t e o -
remas
del
álgebra
de
Boole'
2-4.
Repita
el
Problema
2-3
usando
ios
diagramas
de
Venn'
@)
2
10'
Ex'rese
ulas
funciones
de
Boole
simplificadas
del
problema
2-6
con
compuer_
2-ll.
Dada
la
función
de
Boole:
(a)
Exprésela
con
compuertas
AND,
OR
y
NOT.
(b)
Expresela
con
compuertas
OR
y
NOT
solamente.
(c)
Exprésela
con
compuertas
xz)
2 . L 4 . C o n v i e r t a l a s s i g r r i e n t e s e x p r e s i o n e s a l a o t r a f o r m a :
(a) F(x,Y,z)
ó'
(b)
Sugiera
un
procedimiento
para
una
prueba
general'
2 - | 7 ' E l p r o d u c t o d e t o d o s l o s t é r m i n o s - á * i . o . d e u n a f u n c i ó n d e B o o l e d e n
variables
es
0'
l;]:ü:n'ilTü,üffi
'"':"""111,:"""1g"-i3¡;'Á\-¿l'-r
pr inc ip io i ' t ' ¿ i " i i r¿ iadespué td t - ; ; "ü t lapár te (b )de lProb lemaz- ro :
2-1g.
Demuestre
que
el
dual
de
la
oR-exclusiva
es
gual
a
su
complemento'
2-19.
Por
sustitución
de
la
función
de,
Boole
equivalente
a
las
funciones
binarias
definidas
en
la
Tabla
2-6
demuestre
ue:
( a ) L o s o p e r a d o r e s d e i n h i b i c i ó n e i m p l i c a c i ó n n o s o n n i c o n m u t a t i v o s n l
,r,
ilJt:il:ilres
oR_exclusiva
de
equivalencia
on
conmutativos
aso-
ciativos'
(c)
El
operador
NAND
no
es
asocratrvo'
NOR
y
NAND
no
son
distributivos'
2-20'
Una
compuerta
mayorista:t:l
: i"tito
digital
c'uya
salida
es
l
si
Ia
ma-
voría
de
las
entradas
son
l.
De
"i;i;;;"i"
¡uriáa,será
0'
Por
medio
de
u n a t a b l a d e v e r d a d . E n c u e n t r e , j ' " ñ " . i ¿ ' d e . B o o l e l l e v a d a a c a b o c o n
una
compue'ta
mayotitaria
de
3
"tit"átt'
Simplifique
a
función'
2-21'
srifique-
la-tabla
d"
yq'd'".d
: r " é i
O
En consecuencia,
Una
combinación
x ' z ' ( y ' +y ) +
EJEMPLO
3-3..
+
términos mínimos,
se
combina
binarias
mínimos
y
los
cua-
I
"t
I
de Boolede cua-
usado
para
minimizar
dando un
a 1.
mapa
de
Entre ma-
y'
+ w'z' *
xz '
yor
D E
C I N C O Y
S E I S V A R I A B L E
S
28
100
con un 1 en
las
seis variables
se determina
uno de ellos
el centro de
palabras,
5 variables
es ad-
a 1
l 5
27 26
20
-
=
>(0, ,
F
En otras
se
saca
La
función
la
expresión
simplificada
del
complemento
La
ejecución
con
NAND
en
la
Figura
3-19(b).
Las compuertas
la función
r '
EJECUCION
ON
NAND
F normal'
P a r a o b t e n e r e l p r o d u c t o d e S u m a s s i m p l i f i c a d o a p a r t i r d e u n m a p a '
es
necesario
ombinai
los
ceros
en
el
mapa
y
luego
complementar
a
fun-
ción.
para
obtener
ia
erpre.ión
en
producto
de
sumas
simplificadas
para
;i';;;pl;;ento
de
la
función,
es
necesario
ombinar
los
unos
en
el
mapa
y
luego
complemen;
I"
funciór,.
El
siguiente
ejemplo
demuestra
el
pro-
cedimiento
para
una
ejecución
on
NOR'
E J E M P L | S - 1 0 : E j e c u t a r l a f u n c i ó n d e l E j e m p l o 3 - 9 c o n
compuertas
NOR.
El
Este
es
el
complemento
de
la
función
en
suma
de
productos'
Se
complemenü
i:i
simplificada
en
producto
d e s u m a s d e l a m a n e r a n e c e s a r i a p a r a l a e j e c u c i ó n c o n N o R :
F:
(x
La
ejecución
(a)
AND-cableado
en
compuertas
NAND
TTL
(b)
OR-cableado
en
compuertas
ECL
(OR.AND
NVERSOR)
OR-AND
NOR-NOR
NAND-AND
AND.OR
r
y
a función:
diagrama
de
es comple-
produc-
símbolo
gráfico
alterno
para
a
compuerta
NAND
se
OTRASEJECUCIONES
ON
La salida
normal de
esta función
AND-OR
invertida.
La salida normal F
OR-AND invertida.
3 - 8
C O N D I C I O N E S
D E
Los
unos
y
ceros
en
el
verdadera
que
adecuada-
la función.
contr ibuye
al cu-
En
.las
y
aquellos
forma
conveniente
al
que
se
combinación
que
da
C o m b i n a n d o
unos
y
+ , ,2
)1
,f
ya
00
( b )
C o m b i n a n d o c e r o s y X
I ' : z ( u ,
que
el
número
es muy dificil estar seguró
que
realmente
y
llaman
primeros-implicados.
La
segunda
opdración
mos
que
especifican
la
función.
La
primera
los restantes
proceso,
constituyen
los
primeros
por
5 )
/ 0 6
S I M P L I F I C A C I O N
E L A S F U N C I O N E SE B O O L E
CAP,
3
Paso
números
que
y
Ia
términos
mínimos
g
el
proceso
\ /
-
1 0 , 1 4 l
-
\ /
1 0
D E T E R M I N A C I O N
E L O S P R I M E R O SM P L I C A D O SO 7
este caso mo
:
combina
sec-
(b)
variables.
Un
significa
que
reamiento
y
uy
de
los
primeros
implicados
Vale
la
pena
( 1 , 4 )
( 1 , 4 )
l 0
l l
t 4
10 , l '
1 5 )
D E L O S
P R I M E R O S
I M P L I C A D O S
La selección
X
X
X
X
X
X
X
X
X
mal
del
primer
implicado
en
cada
fila
y
conveniente
para
terminar
con
que
bit entre cuadradosadyacentes,
00
i
I
número
drado
en
(b)
pertenece
a
la
con estos mapas es exactamente el
mismo
que
el
descrito
en
Ia
Figura
literatura sobre tales
vez
de
los
usados
en
este
libro.
----y-
\-J
i
S E C .
3 - 1 2
O B S E R V A C I O N E S
O N C L U Y E N T E SI 5
se simplemente
como una
variación de
mínimos
de
Veitch, E. W.,
Dada
a
tabla
( c )
(A '+
B '+
simplificadas,
usando
as
compuertas
AND
y
OR.
3-9.
funciones
y
(a)
4
que
DB(AC'+ A 'C)
3-13. Haga
d : B 'CD ' +
A 'BC 'D
i ( t ,
Simpl i l ique ¿r uuc,¡ i r r e Boole
i
usando
A C D
A ' C ' D E
+
+ B ' C ' E ' + A ' B C ' D '
d : BDE '
3-18.
Boole:
BL
e
¿cuáles
A ' B ' D ' +
A B ' C D ' + A ' B D + A B C 'D
con
ocho
o
j l
suma de
: l -22.
S impl i f ique la f 'unc i r jnde Btx¡ lede l Prob lemaS-2(a) usando
el mapa def in ido
en
con
3-30(b).
3-24.
G): >(20,28,52,60)
3-25. Repita
3-26. Repita
en
combinacional
que
no
can
por
cualquier
método
disponible,
v ienen
(4)
número
minimo
una
aceptable.
En
la
mayoría
comienza
wr
lograr
un
comporta-
para
compuertas.
4 - : i S U M A D O R E S
I
,o
acen una
var iedad
¡ t t , r t r t l samten t< l
ck . in f i r rmacr r ln .
l r r t r e
la . , l r rnc iones
bás icas enc( )n t radas
s tá I l
ar i tmét icas.
( ' ,
s
- - ¡ ¿ ¡ ¡ 1 d c s
i ' , r l l t i e n e t t
m á s
e l i ; l i i , , .
s l g l l r l i . , r t i r , r ; l - .
e i
q L
obt iene
ontpl , ' lu.
dos
st l l l r i r , i r : i ' i : 'S
, r
suniaclores
S u m a d o r
m e d i o
i ) t ,
I a
erba l
de l
que es te
¡ecesi ta dos
cle
de
'
de a r ras t re i
pa r¿ i
Una
vez
que
e l n r imer ,
1 '1 , ,1 ,
e
l is to
para f r r r i ¡ iu i¿t i a tabl¡
de
p a r a
exac tamente
sumat l ¡ r r
de verdad
se muestra
de
c : ry
1 24
pero
como
c:
xy
El
sumador
medio
cada
mapa
debe
tener
ocho
Se
pueden
diferencia.
L O G T C A
o M B t N A C t O N A L
c A P .
_ó :0 ,
1_6 :1
S E C . 4 - 4
S U S T R A C T O R E S
2 9
y:0
y
:
r e s t a r
e
n u e v o a c i e n d o : l y
x : 2 . Y a
y z : 0 1 ,
- y - z : 0 l o
c u a lh a c e : 0
y
men te
ue
para
plificadas
De nuevo se nota
parece
x 'yz l
0 0
se
obtienen
de
la
tabla
3
w : A + B C + B D : A + B ( C + D )
Pl
diagrama
I 3 4
L o G I c A c o M B I N A C I o N A L
CAP.
4
A,
B
y
c
y
T t : A + B + C
T Z :
4 . 6
P R O C E D I M I E N T O
E
1 3 5
I 3 6
L O G I C A C O M B I N A C I O N A L
CAP. 4
Considérese hora
un circuito
AND-OR
y
I 3 8
L o G I c A C o M B I N A C I o N A L
CAP. 4
manipulaciones
de
circuitos
y
reglas
sencillas
las
cuales
se
esbozan
a
continuación:
C o n f i g u r a c i ó n
d e l a s
f u n c i o n e s
d e
M é t o d o
d e l
d e
I,a
configuración
e I ' :A
La
configuración
Boole
d e l a
d e v e r d a o
El
procedimiento
para
obtener
I^.
tabla
de
verdad
de
I
l '
I
cuales
será:
D
F : A I J T I . J C , _ A C t )
Figura
4-14
Deducción
de
F
a
partir
de
de l
I 4 4
{
1 4 6
L O G ¡ C A C O M B I N A C I O N A L
CAP
4
La
operación
NoT
se
obtiene
de
una
compuerta
NoR
de
una
sora
entrada
F-A(B+CD)+BC'con
compuer tas OR
diante varias sustitucionesse obtiene la variable de salida
como
función
de
ma lógico sin
148
LOGICA
COMBINACIONAL
CAP.
4
c i e n d o u n a l i s t a d e l a s n v a r i a b l e s c o n 2 ' f i l a s d e u n o s y c e r o s . L a t a b l a
de
verdad
de
las
,piiá",
de
las
diferentes
compu-ertas
NoR
se
deducen
en
cadena
hasta
obtenrri"Lui"
de
verdad
de
salida.
La
función
de
salida
de
una
compuerta
NOR
trpü;,
¿r
lu
forma
T
pares de
cí rcu lospequeños"nr r t t "mismal íneaseel iminan 'sequi tan lascompuer '
tas
AND
u
OR
de
una
.ola
entrada
a
no
ser
que
tengan
un'pequeño
círculo
a
t
salida
las
variables
e
entrada
orrespondientes,
a
compuerta
ene ln ive lsseconv ie r teenunacompuer taANDdeunaso laen t rad
tanto
se
elimina.
El
diagrama
ógico
ÁÑó-on
buscado,
e
muestra
n
a
Figura
-20(c).
4-9
LAS
FUNCIONES
R
EXCLUSIVA
Y
DE
EOUIVALENCIA
L
a
o
R
e
c
us
v
a
v
de
equ
v
"l'-Y:,
".1"ff
1
:"3.t"?.
fiH
(AoBoc) ' :
AoB
@c
La
BC
00
A
0
I
Figura
El diagrama
Este
consiste
El
es
152
El diagrama
lógico de
ogic.
Englewood
1975.
y
G.
R.
nd LogicalDe-
glewood
l i f fs ,N. J. : Prent ice-Hal l ,nc. , 1963.
Fr iedman,A. D.,
f
Sui tching
Circui ts.Wood-
land Hi l ls , Cal i f . : ComputerScience ress, nc. , 1975.
PROBLEMAS
4-1.
(3)
un
g o 8 , 4 , - 2 , - 1 a B D C .
4-12.
Diseñé
un
circuito
combinacional
que
convierta
un
dígito
decimal
del
código

I 5 6 L O G I C A C O M B I N A C I O N A L
r l l ,
lógico de la
Figura 4-8 a
las
funciones
S . : C ' ( x + y + z ) + r y 2
4-20. Determine
NOR.
salida
de
I 5 8
L o G I c A c o M B I N A C I o N A L
CAP.
4
4-24.
obtenga
el
diagrama
ógico
equivalente
AND-oR
u e
X 0 , 3 , 5 , 6 , 9 , 1 0 ,
2 , 5 ) .
E :
5 -
1
I N T R O D U C C I O N
E l p r o p ó s i t o d e l a s i m p l i f i c a c i ó n d e l a s f u n c i o n e s d e B o o l e e s o b t e n e r u n a
expresión
algebraica
ql-r"
"uuttao.
se
configure
resulte
en
proc.di-iunto
de
diseño
para
los
circuitos
combinacionales
p.?r."ira"
en
la
secci
ón
4_2
minimiza
el
número
de
las
compuertas
nece-
s a r i a s p a r a e j e c u t u , - u n u f u n c i ó n d a d a . E s t e p r o c e d i m i e n t o c l á s i c o a s u m e
que, dados
debido
a
que
cuesta
menos'
Esto
no
es
.,u".ru.iurnénte
cierto
cuando
se
usan
circuitos
integrados'
C o m o s e i n c l u y e n v a r i a s c o m p u e r t a s l ó g i c a s e n u n a s o l a p a s t i l l a . . d e
CI
se
vuelv"
".onO--i"";;;;
la
máyoría
de
pastil la
u t i l i z a d a a u n q u e a l h a c e r l o s e a u m e n t e e l t o t a l d e c o m p u e r t a s . M á s a ú n '
algunas
de
las
y
es
más
económico
usar
tantas
interconexiones
i,.,i".rru.
posiblés
pu.u
Sd"t
minimizar
el
número
de
conexiones
entre
pa-
t i l l a s e x t e r n a s . O o n l o s c i r c u i t o s i n t e g r a d o s ' n o e s l a c a n t i d a d d e c o m p u e r .
tas
lo
una
función
dada.
H a y n u m e r o s a s o c a s i o n e s c u a n d o e l m é t o d o c l á s i c o d e l a S e c c i ó n 4 - 2
no
produce
el
mejor
q.re-el
obtenido
al
seguir
el
método
de
diseño
clásico.
La
p o s i b i l i d a d d e u n p , o " " a i , , ' i " ' ' t o d e d i s e ñ o a l t e r n o d e p e n d e d e u n p r o b l e m a
il;;;;ilii;l
i""g""¡
á"r
diseñador.
l
método
clásico
constituve
n
procedimiento
geneál
tal,
que
si
se
usa
se
garantiza
producen
resul-
t59
I N A R I O
1 6 1
todo clásico
necesitaría una
método
iterativo
circui to combina-
EJEMPLO
5-I:
Diséñese
4-5
por
se muestra en
Ia Figura 4-8
4 bits mos-
a las entradas A,
0011 constante.
Esto se
y
y
l ó g i c a0 a B j , B t y
C t . L a
1 y l a
lógica 0 son señales
darán
entrada en
BDC. Esta
conf iguración
Propagac ión de l
La
cualquier
Se escribe
1 6 7
B D C
L O G I C A
O M B I N A C I O N A L
ON
0
I
2
A
5
6
7
8
9
0
I
0
I
0
I
0
I
0
I
I
0
0
I
I
0
0
I
I
0
0
0
0
0
0
I
I
I
I
0
0
0 '
0
0
0
0
0
0
0
0
0
0
0
U
0
0
0
0
0
I
I
0
0
0
0
0
0
I
I
I
I
0
0
0
I
0
I
0
I
0
I
0
I
r0
para la
lóe]c1
d e c o r r e c c i ó n c a b e n " " " " " p a s t i l l a s s l . s i n e m b a r g o , e l s u m a d o r B D C
se
obtiene
en
un
.i..,-,ito
úSt.-
Para
alcanzar
demoras
de
propagación
más
cortas,
un
sumador
MSI
BDC
incluye
los
( A : B ) : x r x r x r x o
la
variable
binaria
(A
Esta es una
combinacional
que
convierte
Ia
información
entradas más
Entradas
L O G I c A
o M B I N A C I o N A L
o N M S I Y
L S I
de BDC
t iene
l l \
5 - 5
D E C O D I F I C A D O R E S
7 5
mostrado
en
ia
Figura
5-10.
De
esta
manera
los
t á r m i n o s d e n o i m p o r t a c a u s a n u n a r e d u c c i ó n e n e l n ú m e r o d e
entradas
en
de
con
0 0 1 0 0 0 0 0 1 0
0 0 0 1 0 0 0 0 0 1
0 0 0 0 1 0 0 0 1 0
0 0 0 0 0 1 0 0 0 1
0 0 0 0 0 0 1 0 1 0
0 0 0 0 0 0 0 1 0 1
y
7.
La
compuerta
OR
para
l i s ta Ia rga de té rm inos
mín imos
compuerta NOR
t ienen
cant idad
de tér-
minos mínimos.
D e m u l t i p l e x o r e s
Algunos
compuerta
NAND
produce
ncluyen
una
a 4
activación E es
4
decodi f icador con
su estado es
en
pequeño
que
el
El
pequeño
círculo
como línea de
E
E
F i g u r a
5 - 1 3
1 7 8
s E c . 5 - 5
D E C O D I F I C A D O R E S
7 9
de
acuerdo
lJn
codificador
r D |
D 5 l
0
0
0
0
o
cuádrup le
los
Como
cuenta
es una
función MSI
La
función
puede
ser
L O G I C A
O M B I N A C I O N A L
O N M S I
Y L S I
C A P . 5
Si e l
Si e l término mínimo super ior está
encerradoen
un
círculo
y
correspondiente
Este
procedimiento
durante
as
conexiones
el
multiplexor
e
de la extrema
para
las
entradas
del
t iene en cuenta la modi f icación de
la
tabla
y
so,
y
la
C
se
pares y
en
la
secuenciade
las
5-19(a). Encerrando
posible
con multiplexores. De
l íneas
o
can a las
(
p a r a
5 - 2 0
e
l ( ,s
mostrado.
Compárese
ahgra
el
método
del
combinacio¡ales.
usa
u l l
p a r a
sumi r
combinacionales
combinacionales,
debe
tetrerse
y,

1 8 8 L O G I c A O M B I N A C I O N A LO N M S I Y L S I
CAP.
5
queños
circuitos
combinacionales
especiales
que
adecuado
y
este
se
pre-
5-7
MEMORIA
DE
SOLO
LECTURA
ROM)
Se
vió
en
la
Sección
5-5
que
variablesde entrada
se llama
una direccírín.Cada
ógica
de
una
ROM
de
32x
4
i
'l
:il
* l
ljl
f
¡ l
Él
e n u n a R o M , h a y 2 " p a l a b r a s d i f e r e n t e s q u é s e d i c e q u e . e s t á n a c u m u l a .
áu,
u"
L O G I C A
C O M B I N A C I O N A L
C O N
M S I
una
tabla
del
programa
RoM
que
da
la
info.mación
para
los
caminos
necesarios
n
a
RoM.
L
programación
ctual
ur-u.r
pro""dimiento
del
L O G I c A
o M B I N A C I o N A L
o N
CAP. 5
una compuerta
com-
puertas
OR
y
como
consecuencia
ROM
d e
o EAROM.
O G I C O
R O G R A M A B L E
P L A )
1 9 5
se usa
que
tenido
de
una
bi ts
mícroprogramada.
El
Capítulo
con
con
un
guión
Para
el
ene l t é rm inop roduc tosemarcaconungu ión .Cada té rm inop roduc tose
asocia
con
una
.o-prrarü
AND.
Los
caminos
entre
las
entradas
y
las
c,m-
puertas
AND
se
entre
la
entrada
correspondiente
complementada
y
t"
"rri."d"
de
la
compuerta
AND'
Un
guión
no
especifica
conexión.
Los
enlaces
adecuados
e
rompen
.y
los
que
quedan
forman
los
caminos
deseados
como
se
muestra
"n
ü
Figura
5--26-
Se
asurne
que
los
terminales
abiertos
;;1"";";;"erta
AND
se
óomportan
como
una
entrada
de
1.
Loscam inosen t re l ascompue r tasANDyoRseespec i f i canba jo l asco
lumn'rs
llamadas
sat'idas.
as
variables
de
salida
se
marcan
con
unos
para
aquellos
érminos
pr"J".t"
B
-r--/
L
B,C,
\____Y_/
o{
L
I
I
,t
a
cabo
por
complemento.
5-9
NOTAS
CONCLUYENTES
Este
capítulo
resenta
2 0 2 L O G I c A
o M B I N A c I o N A L
o N M S I Y
L S I
en
Yu.lo'-M.
M.,
computer
S-ysfem
rchitecture.
Englewood
riffs,
N.
J.:
prentice-
eds. ,
Deslgn
ng
with
emíconductor
TL
Data
Book.
Mountain
View,
y
d e 2 . )
(b)
El
diagrama
ógico
del
primer
estado
del
sumador
en
paralero
agregar
101'
C o n s t r u y a e ] s u m a d o r c o n d o s s u m a d o r e s b i n a r i o s d e 4 b i t s y u n i n v e r s o r .
5 . 1 3 , D i s e ñ e u n c i r c u i t o q u e c o m p a r e d o s n ú m e r o s d e 4 b i t s A y B , p a r a c o n s t a t a r
s i e l los
son
iguales.
iene
una
Ft
2 O 7
presentes
combinacionales,
de
memoria en
del circuito
binaria de
los elementos
que
función no
una
las
entradas,
salidas
y
estados
nternos.
Hay
dos
hecho de
E C U E N C I A L
C A P .
se
mencionó
'_lr
9
l - J S ( p u e s t a a u n o )
(después
e
estado
de
puesta
un
operación normal de un
pulso
del
reloj.
de
las
S R : 0
2 1 3
D
JK
f
NOR
y
1 en aquel laa basede NAND) antesde apl icarieel segundo
is-
paro.
salida,
entre los
y
Figura 6-8, a transi-
Pulso
positivo
empezará a responder
maes t ro
maestro
se
:
La
ecuación
de
estado
puede
derivarse
directamente
a
partir
del
diagrama
ógico.
por:
se
de un f l ip - f lop
El diagrama
or
rese
K A : B + y
derechode cada ecuación
el diagrama lógico de
del circuito combinacionalse
y
van
una expresiónalgebraica
combinacional.
la
entrado
(designada
por
la
primera
problema
flip-flops
y
el
secuencial
se
conoce
como
lo
m flip-flops
se
Esto
los
estados
que puede
ser apli-
única
de
ó 1
grama
y
secuencia
con el
produce
y
el
sigue:
e s t a d o a a b c d e J Í C f g a
e n t r a d a 0 l 0 l 0 l l 0 l 0 0
s a l i d a 0 0 ' 0 0 0
I I
y
el
que
en sí mismos son
por
de estado iene
la Figura
y
dice
que
un circuito
de
entrada-salida.
Se
procederá
reducir
el
número
convenienteaplicar
los
procedi-
mientos
para
Tabla 6-2 Tabla de estado
Estado
siguiente
Salida
Estado
presente
x : l
cinco estados
que
resulte
Sin
embargo,el
hecho
de
que
reducida a
circuito
secuencial
es
posible
externas de entrada-salida.Cuando las salidas externas se toman direc-
tamente
de
por
Si
usa,
de
estado
i
FS
La
tabla
de
excitación
del
flip-flop
RS
se
muestra
en
la
Tabla
6-8(a)'
La
primera
fila
muestr"
"f
nip-noP
"l
"l
estado
a
a
tener
u.r.
trur,rüiór,
d"t
".luao
1
al
estado
0
se
debe
ener
S:
0
y
R
en
el
e s t a d o l y p e r m a n e c e r e n e s e m i s m o e s t a d o . C i e r t a m e n t e R d e b e s e r 0
ya
se
llevará
e l f l i p . f l o p a l e s t a d o l c o m o . " d " . " u . A s í , s s e l i s t a c o m o u n a c o n d i c i ó n
de
no
importa.
JK
La
tabla
de
excitación
D
La
tabla
de
excitación
para
u.n
y
La
tabla
de
excitació"
p1rq
el
flip_flop
s E c . 6 - 7
P R O C E D I M I E N T O
E
ninguna
variable
en-
que
derivar
Tabla
6-9
y
en
la
tación
0 1 1
o x x
1 0 0
l 0 0
0 0 1
0 x 0
0 0 1
0 I 0
0
I
0
I
0
t
0
1
0
I
Ia Tabla 6-6.
la
fl ip-flop
la
de
de
es
r
y
la
y.
La
toda
nar ios
000, 110
no importa:
no se listan
presente y
importa.
a
parte
mapas en
el diagrama,
seis mapas
drados de
El
diagrama
lógico
la Figura
factor olvidado hasta este momento en el diseño es el
estado
ini-
potencia
.tc
Es
cos-
tumbre
suministrar
una
entrada
maestra
de
puesta
a
uno
lmastei:re.set)
cuyo
propósito
inicial?
O
lo
que
es
peor,
¿qué
pasa
si
debido
a
la
es-
tados
inválidos?
para
regresar
a
la
ope-
circula dentro
se
puede
asumir
que
un
diseño,
para
asegurar
que
E C U E N C I A L
C A P . 6
estado
será
ABC:001.
Los
mapas
mostrarán
también
que
el
término
mínimo
ABCx:0001
D l s E Ñ O
D E C O N T A D O R E S
2 5 1
comienza
de
110
ó
D E
C O N T A D O R E S
Un
circuito
secuencial
sus
columnas,
de
tal ,
manera
que
esas
entradas
sean
siempre
l .
Las
otras
funciones
de
entrada
Si
hay
estados
sin
usar
en
el
circuito
secuencial,
deben
considerarse
onjuntamente
con
ras
entrada*
"o-o-
"o-binaciones
'd;-;;
importa.
Los
érminos
mínimos
de
no
i-portu
a.i-
A
DISEÑO
B ( t + r ) : A
C ( t + t ¡ : 3
JK*
La
ecuación
característica
para
6-6(d) : .
eQ
+ t ) :
(J)e,
(K,)e
Las
cuales se han
B
J :
Las
tünciones
de
entrada
derivadas
pueden
acumularse
y
l i s t a r s e c o n j u n t a m e n t e . L a c o n v e n c i ó n d e d o s l e t r a s p a r a d e s i g -
n a r l a u u , i a b t " d e e n t r a d a d e l f l i p - f l o p , n o u s a d a e n l a a n t e r i o r
der ivación,
N.J . :
JB :
xA,
z:
xyA
PROBLEMAS
263
6 . 1 5 ' C o m e n z a n d o c o n e l e s t a d o o d e l a t a b l a d e e s t a d o e n e l P r o b ] e m a 6 - 1 4 , e n .
cuentre
la
secuencia
de
salida
generada
con
la
secuencia
de
entrada
01110010011.
6 - 1 6 . R e p i t a e l P r o b l e m a 6 . l s u s a n d o l a t a b l a r e d u c i d a d e l P r o b l e m a 6 - 1 4 . D e -
muestre
obtiene
la
misma
secuencia
de
salida'
6 - | T . s u b s t i t u y a l a a s i g n a c i ó n b i n a r i a - 2 d e l a T a b l a 6 - S a l o s e s t a d o s e n l a T a b l a
6_4
y
obteng^
l;t?;i;
de
estado
binario.
Repítalo
con
la
asignación
binaria
3.
6 - 1 3 . o b t e n g a l a t a b l a d e e x c i t a c i ó n d e l f l i p - f l o p J K ' d e s c r i t a e n e l P r o b l e m a 6 - 4 .
6 - 1 9 . o b t e n g a l a t a b l a d e e x c i t a c i ó n d e u n f l i p - f l o p c o n d o m i n i o d e p u e s t a a u n o
(set-dJminate)
descrita
en
el
Problema
6-5'
6-20.
un
circuito
secuencial
(b)
flip-flops
'RS
v
(c)
flip-flops
Jl('
6 - 2 | . D i s e ñ e e l c i r c u i t o d e u n r e g i s t r o d e 3 b i t s q u e c o n v i e r t e - e l n ú m e r o a c u m u .
lado
en
.f
1'
L o s f l i p - f l o p s d e l r e g i s t r o s o n d e l t i p o f i s T ' E s t e f l i p - f l o p t i e n e t r e s e n t r a d a s :
d o s e n t r a d a s t i e n e n c a r a c t e r í s t i c a s R s y u n a t i e n e . c a r a c t e r í s t i c a s T . L a s
entradas
nS
*.-"ü"
la conversron'
6 . 2 2 . R e p i t a e l E j e m p l o 6 . l c o n I a a s i g n a c i ó n b i n a r i a S d e l a ' | a b l a 6 . 5 . U s e l o s
flip-flops
JK.
6-23.
Diseñe
un
contador
BDC
con
000
Figura
P6-20
6 . 2 4 . D i s e ñ e u n c o n t a d o r q u e c u e n t e d í g i t o s d e c i m a l e s d e a c u e r d o a l c ó d i g o 2 ' 4 '
2,
1,
(Tabla
1-2)'
Use
fliP-floPs
T'
G-ru.
Diseñe
los
contadores
binarios
?.
. = '
7 - 1 I N T R O D U C C I O N
Un
circuito
secuencial
temporizado
consiste
MSI
que

\
2 6 6 R E G I S T R o S ,
o N T A D o R E S
U N I D A D
D E M E M o R I A
CAP
7
res
son
R E G I S T R O S
6 7
no es
posibledist inguir
remplazo
se
hace
con
cuidado
con
el
fin
á"
á."gururr.
qu"
las
salidas
del
retenedor
nunca
vayan
a
otras
entradas
d e f l i p . f l o p s q u e e s t é n a c t i v a d a s c o n e l m i s m o p u l s o d e r e l o j c o m ú n . E r r
iu,
ai...,.iones
subsiguientes,
e
asumirá
siempre
que
cualquier
correspondientes
on
S:0,
con lóg ica
secuenc ia l
7 - 4
de
secuenc ia l
las, ,sal idas, ,
REGISTROS
flip-
de un estado
la FiguraT- i .La
dado,
plazamiento
pulso
de
pulso
flops.)
Si
minal CP del
vez de a t ravés del terminai CP. Si
se
usa
el
registro
de
la
Figura
7-7
se
puede
controlar
Se-,dice
que
seJrasf ie ie.y,g.e
^á" ipu1á-un bi t ea cadá i iempo. EI conte" iaó
a" un"re-
los
La información se
trasf iere bi t a bi t , uno cada vez
desplazando
os
del
registro
A se le hace
su terminal de entrada ser ia l . El
con-
Entrada
7-8(b). La
Asúmase
que
el
contenido
binario
REGISTROS
salida de este fl ip-flop se
usa entonces
derecha
por
un
período
el ex-
un
nú-
La operación
del sumador en ser ie es como sigue. In ic ia lmente, los
registros
el otro
f l ip- f lop
de borrado se l leva a 0. Las sal idas ser ia les
(SO)
para
el
sumador
da el arrastre
desplazamiento
y
de arrastre; de esta manera, en el siguiente
pulso
de
reloj
S
de
la
ex-
al
Q.Ei
derecha
cada
pulso
de
reloj
sucesivo, se trasfiere un bit suma nuevo a A, un nuevo bit
de arrastre a
una vez a
derecha
se
Desplazar
U N I D A D
D E
C A P . 7
inhabi l i ta.
nistra.el
D
para
Q,
que
S : x @ y @ e
AI
este
complementa
Ar.
se l lama
15
y
i l as
sa l idas
tanto,
3.
Qn
ó Q 2
v a d e l a 0 '
Para
verificar
que
estas
condiciones
resultan
en
I
tg
F i g u r a ? - l s D i a gr a m a d e t i e m p o p a r a e l c o n t a d o r d e c im a l d e l a F i g u r a T - 1 4
285
L-rL-n-[
Q4
I o
?-13.
Otra
manera
que
Q,
:0.
Cuando
Q¡
muestra en la Figura
de 1 a 0,
C O N T A D O R E S
S I N C R O N I C O S
Los
contadores
sincrónicos
se
permanece
se complementa.
a cabó en
previos
son
1.
Nótese
que
Con tador
b ina r io c rec ien te -dec rec ien te
En un contador
la
posición
de
e l
es tado
presen te
carga
en
Ia entrada
se
asocia
con

2 9 4 R E G I S T R O S ,
O N T A D O R E S
U N I D A D
D E
C A P 7
0 ,
1 ,
0
CP
Las
entradas
no
0 0 1 1
7 -19
Contador de
14
13
de
iurgu,
e
carga.
Esto
carga
al
registro
el
valor
0011
y
normalmente
en
señales
de
G e n e r a c i ó n
d e u n
d e
Primero,
se
muestra
un
Q'
La
suministra
; ;
; " ; ;
d e
Fln.un
SECUENCIAS
po
de la transición
los cuatro esta-
dos del contador
Las señales de tiempo,
compuerta
genera
os
pul-
de
n
el
primer
se
necesitan
cuatro
flip-flops
y
de anillo
de
final
conmutado
del
A. Comen-
final conmutado
final
conmutado
en 0, cada
A-bits con 2k compuertas
d e
l va l r l r
n i c ia l
=
(b)
Contador
y
decodificador
a"
a,
n
l--l
completa;án
donde
DC
es
DE
Los
registros
de
un
computador
digital
pueden
ser
clasificados
der
tipo
operacional
o
de
almacenamiento.
n
circuito
circuitos de control
y
registro
palabra
que
se
va
de
Lectura,
En cada caso el contenido del
registro
de un ejemplo se
de 1.024
contener
diez
flip-flops.
El
registro
separador
registros
con
números
1r, ¡ de direcciones
de la
-palab¡a
de lectura.
ria
0 0 0 0 1 0 1 0 1 0
Registro
1 0 0 1 0 0 1 0
Direcciones
AR
(a)
Operación
de
lectura
Figura
7-26
MBR
(b)
Operación
e
escritura
las
operaciones
de
MBR
Cualquier
cosa
Lectura
destructiva
nicial
Lectura
destructiva
Figtra
7-27
0 l l 0 l
I
1 0 0 1 0 0 1 0
Inic ia l
Unidad
de
memoria
0 1 0
t iempo
energía.
una
propiedad
no
volátil
es
deseable
; " j
ki
U N I D A D
D E M E M o R I A
C A P .
D E
D E
A L E A T O R I O
La
d e c i r c u i t o
i n t e g r a d o
La
construcción
interna
se muestra
internamente
se
construye
celda
para
lectura
en-
tradas
al terminal
de
de
memoria
Lectura,,

3 1 0 R E G I S T R o S ,
o N T A D o R E S
U N I D A D
D E
CAP,
7
rándola
3 1 2
R E G I S T R O S ,O N T A D O R E S
U N I D A DD E
M E M O R I A
CAP. 7
coincidencia de dos medias corr ientes de un accionador de
pala-
bra
y
La
dirección
palabra y
están borrados
por
otro
ciclo
que
precedida por
un ciclo
previa-
ciclo de escritura es equivalente a una
operación
y
tura no destructiva.
R E F E R E N C I A S
The
Wiley
John Wiley
to
IntegratedElectronics.
Nueva
Co.,
1975.
El

3 1 4 R E G I S T R O S ,
O N T ; A D O R E S
U N I D A DD E
M E M O R I A
CAP.
7
contador de
demora de 20
7-15
para
¿Es
Determine
creciente
y
de-
?-20.
f l ip-f lop del contador
BDC sincrónico
especif icado
cont¡rdor
BDC e
T 21.
con
las
entradas
d e s e l e c c i ó n
y Y .
estado,sería muy
realiza
para
descri-
bir
un
Para describir un
ri-
y
de
registros
sEc.
8-1
1 7
E
T R A S F E R E N C I A
N T R E
C A P .
digi ta les
8 - 2
E N T R E
R E G I S T R O S
Los
asigna la
de diagrama
de bloque
de t i empo T t :1 .
Cada
proposición
escrita
'cj
il
F i g u r a S - 2 C o n f i g u r a c i ó n c o n c o m p o ne n t e s d e l a p r o p o s i c i ó n x , T ' . .A _ B
Aunque
no
se
muestra,
sEc.
8-2
N T R E
2 3
registro C.
T r a s f e r e n c i a
d e m e m o r ¡ a
La
operación
direccionado
y
las
B
Su
ma ¡
Incrementa¡
RegistroA
(Fie .
7-19)
f
T2
Figura
8-9
Corifiguración
para
que
la Figura
das de A
tiempo T2 carga la suma al registro A. La varia-
ble
operación
de
multiplicación
puede
configuran
por
computadores,
la
una secuencia
binar ia. Como
i lustración, Ia
por
0l l0
últimos
dos
símbolos
son
para
A
el
La
microoperación
OR
requiereun
grupo
de
compuertas
S E C . 8 - 4
P R O P O S I C I O N E S
O N D I C I O N A L E S
E
ces
se
ejecuta
la
microoperación
(o
microoperaciones
encerrada
ent
e
njgglyg
el
signo
se
representa
por
un
répiásariiado
por
cualquiera
de
Signo-complementode2
001001
Un
número
positivo
.\umo
representada
por
sígno-complemento
000110
¡
l
+3
9
9
3
I
* r t
\
sEc S-5
D A T O S B I N A R I O S
D E L
F
+15 0 0 0 l l l l
+
0 001001
+3
I
9
9
- 1 8
La ventaja de
- 0
y
el
negat ivo, es
el. número
ninguna
Signo
complemento
de
2
r
0000010
l
0000001
( t ¿ )
+ 1 2 7 : 0
+
números
e rceD l { '
f inal de
reinic io
En
amb.s
se toma
s E c . 8 - 7
D E S P L A Z A M I E N T O S
R I T M E T I C O S
4 l
mt 'st¡ado
Las var iables
un
de
la
extrema
ezquierda
Ei
y para
un número
negat ivo
eiemolos
numéricos
- 6 :
-6 :
recibe
s igno
veces
despLazamienta
on
extensión
A r < - 0 para
En ia
C'onsidérese
l
número
12
desplazado
para
slgno-magnrtuct
para
signo-complemento
DATOS
signo
después
del
desplazamiento
la
requer idos
complemento
de
10
del
número
decimal
en
el
registro
número
decimal.
progra-
mación.
8-9
binario de
flip-flops. El
del bit más signi-
+
al número expresado como una
fracción
multiplicada
por
primer
gistro
expo-
nente
siempre
tracción
negativos
va lo r b ina r io de l
0 0 0 l l l l 0 l l 0 l 0
coeficiente
exponente
Un
mayoría
de
programas
escritos
para
los
del código
lado
o
sistema
A
B2
1 : x ' y
q u e
l a v a r i á b t e b i n a r i a r p u e d e s e r
complementada
cuando
A < - A @ B
D A T O S
N O N U M E , a t c o s
3 5
uede
enmascarando
A < - B A A
cuatro
Si
cada
una instrucción
una
opera-
ción:
- -
-
70
A . M l D i r e c c i ó n l
operando:
28 '
11
y
12
presentan
y
0 0
0 0 0 1 1 0 0
S E C .8 . 1 2
D I S E Ñ O E U N C O M P U T A D O R
E N C I L L O
5 7
L o G I C A
D E T R A S F E R E N C I A
N T R E
C A P , 8
1 ,
Para
leer
d e
t t I
un
de
.
a d i r e c c i o n
e n s t u c c i o n
A lmacena
r , r
F
LDI OPRD
Si
la
parte
para
leer
el
operando.
el
contenido
E U N
C O M P U T A D O R
E N C I L L O
6 /
incrementarse
l
PC.
Al
trasferir
el
contenido
del
PC
IR
MAR
D I S E Ñ O
E U N C O M P U T A D O R
E N C I L L O
6 3
D i s e ñ o
d e l c o m p u t a d o r
Se
trasferencia
entre
regis-
con
punto
crooperaciones
aso-
ciadas
que
deben
luncior. res e
proposic iones
Ia Tabla
Ia
3&
LoctcA
DE
TRASFERENCTA
NTRE
EGtsrRos
r r : f o + q 2 t 3 + q 3 t 3 l
x2:
Q3t5:
% t 4 :
x t :
x t
x¿
pulso
MBR<-
M
A <_
MBR
1
\1ano.
+
.Cuál
6 2
8 3
L o G I c A
D E T R A S F E R E N C I A
N T R ER E G I S T R o S
C AP
de
30
se
asume
co-
mo
cod i f icado
a in lbrmación
b inar ia
1 l i111001.
ógica que
se va
d e A a :
{ b i
8-2' i .
(b)
¿cuántos
(c)
¿(ruántas
palabras
pueden
acomodarse
d i r e c c i ó n l
R
donde
^R
puede
ser
cualquiera
cie
los
ocho
i I
s
1, - .
tados
en
ia
] 'abia
8-4?
( b ) ¿ C u á n t a s p a l a b r a s d e m e m o r i a s e r e q u i e r e n p a r a a l m a c e n a r l a i n s t r u c .
c i ó n :
O P R D
l a
e
m i c r o o p e r a c i o n e s
a r a e j c (
l t a r
e s l a
i n s t r t ¡ t ' t ' i o n '
g-32.
Repita
el
diseño
del
computador
en
C o d i g o
cle
operación
Mnemónico
Descripción
F-uncion
l ' ¿
* n
00000010
ADI
OPRD
SumareloperandoaA
AeA
+OPRD
00000011
ADA
ADRS
SumarRaA
AeA
+MIADRSI
3-33.
Dibuie
un
cliagrama
de
bloque
mostrando
Unidad
aritmétrca
lógica
ALU)
Registro
de
desPlazamiento
Selector
de
desplazamiento
Salida
de
datos
F i g u r a g - l R e g i s t r o s p r o c e s a d o r e s y A L U c o n e c t a d o s p o r m e d i o d e b u s e s c o m u n e s
375
el
control
debe
suministrar
variables
de
selección
microproce-
sador
llamado
mícroprocesador.
El
primero
completo
encapsulado
cutirán
o un RAM de
se
y
las
di-
recciones
de
palabra
correspondientes
y
y
y
de
palabra
y
Asúmase
que
R l < - - R 2 + R 3
y
activar
las
entradas
fun-
puede
hacerse
dentro
de
un
período
de
un
pulso
i
. " t
sEc.
9-2
O R G A N I Z A C I O N
E L
P R O C E S A D O R
E :
El
registro
acumulador
T s :
A < - A
1 R2
DE
UN
CIRCUITO
RITMETICO
E l c o m p o n e n t e b á s i c o d e l a s e c c i ó n a r i t m é t i c a d e u n A L U e s u n s u m a d o r
"r,
purri"lo.
Ur,
.,r-"dár
en
A O
r - n
e
I
A + 2 n
1 0 0 0 : ( 2 5 6 + 8 ) r 0
Quitando
el
arrastre
de
que
X:8 , .
act ivas
Y,: Br
que
realiza
pri-
mera etapa es el arrastre de entrada, el arrastre de salida de la cuarta
etapa es el arrastre
de
circuitos del sumador
completo como en
directamente a las otras entradas
de
los
de A más
el valor de
operaciones listadas
Agregarel complemento
será:
F : A + 2 n - l - B : 2 n + A - B - l
S i A > 8 ,
A - B \
> 0 y
F > ( 2 " -
r ¡ s
el
cual
es
el
complemento
e
y
- l
Ocurre
sobrecapacidad
e n t o n c e s
A < B
Si A¡8,
r i tmét icopara
ea l iza
e jecuta
de 4
en
en
paralelo
circui to Iógico
or
repetirsen veces
multiplexor
seleccionan
la salida. La tabla de función lista
la
lógicos
y
ALU.
El arrastre
F ,= A¡8,
F ¡ =A i
F , : X , @ Y ,
d"
E
R I T M E T I C A
9 J
se
usa
para
X,
óuan-
d o s r s r s o : 1 1 0 :
F ,
una
cuidadosa
nspección
c:0
lógica aritmética
registro
de condic ión
b i t z
s
Tabla
Z : l
Z : 0
S : 0 , V : l
z : r
z :0
z ' (som
durante
Registrode
condición
Selector
de
destino
Registro
de
desplazamiento
Datos
B D
camposA, B, D, F
F conjuntamente
es
una
abreviación
de
la
proposición:
R
+- shr
R,
Rn<-
C,
C
+- Rt
R s e d e s p l a z a a | a d e r e c h a , s u b i t m e { l g s s i g n i f i c a t i v o R . v a a C y e l v a l o r
a.-C
uu
a
la
posición
del
bit
más
significativo
Rn
Se
necesita
",'|'p"Iil;á
R 3 - R 4
R3
R 2 < - 0
P R O C E S A D O R ^
O 5
los bits
d e c o n d i c i ó n C y V .
Los
ejemplos
Esta
proposición
especifica
riables
DISEÑO
DEL
ACUMULADOR
4O7
. r r - r lup"
g
s E c . 9 - 1 0
O I S E Ñ O
E LA C U M U L A D O R
O 9
es una fun-
completo.
en
nas JA,
flip-flop
y
los
mapasde
y
la
nada
como
de control
pt
esté
habilitada,
por
tanto
+
Las funciones
de en-
B ' i
B¡
I
A ¡ :
(c)
OR-exclusiva
Figura
9-19
Tablas
sEc. 9 -10
¿ :
B,
y
fl ip-flop,
La Figura
fl ip-flop
presente y
siguiente de
A' son
para
JA,
€l cual está una
,
se expresa
Desplazamiento a
la izquierda
de
A,
r ,
el
Et :
ps
Una
etapa
típica
del
acumulador
consiste
de
todos
E ' , -
: '
'
B , ' C ¡ t r +
Ei
C a d a e t a p a e n e l a c u m u l a d o r d e b e g e n e r a r t a m b i é n l o s a r r a s t r e s p a r a l a
siguiente
etaPa:
la de-
r e c h a y A , l l v i e n e a " t n i p - n o p q u ' u t t á u n a p o s i c i ó n a l a i z q u i e r d a ' { l t j
el
arrastre
ae
errtruJa
de
cero.
Acumulador
comPleto
Unacumu lado rcomp le toconnb i t s requ ie renes tadosconec tadosencas -
cada
con
cada
circuito
de
la
Figura
g-zz-
nt
número
de
Ia
pa r tesupe r i< l r c l ecadab loque rep resen ta i apos i c i óndeb i t ene lacumu la -
dor.
Todos
io.
nro-qrres
;;ii""
ocho
variablés
cle
control
pr
/ 7
bloque
son
y
9-4.
una
unidad
procesadora
emplea
una
memoria
tapón
rea l iza
la operac ión
g-12.
Diseñe
un
circuito
aritmético
con
dos
variables
de
selección
t
Y
so
que
ge-
nera lass igu len tesoperac ionesar i tmét i cas .D ibu jee ld iag rama ióg icodeuna
etapa
tíPica.
( c ) x O Y ' : x O Y
Pruebe
que
estas
relaciones
son
válidas'
g-15.
Deduzca
un
circuito
combinacional
mínimo
que
genere
odas
9-23.
(b)
R3 <-
R4
(l)
R2
dos registros
en el
procesador pueden
mente A
y
B:1101.
(c)
(B-A)
(Sección
4-4)
un
registro
que
realice
Ias
diseñe
un
registro
de
4
bits
que
9-30.
se encapsula
cuat ro termina les
s E c . 1 0 - 1
2 5
puede
control. Un diagramade tiempo
ya que provee
bloquede decisión
no
puede
por
Ios demás
de
arreglo cada
número máximo
porque
23
<12(21.
Aun
por
cuito
En cualquier
Este
_
siguiente
Lnformación
de
la
siguiente
dirección
Figura
l0-5
Lógica
e
control
del
microprograma
m o e n t r a d a y l a p a l a b r a c o r r e s p o n d i e n t e c o m o s a l i d a . E l c o n t e n i d o d e l a
;;1"ú;;;peóificaia
p..-ur,"""
en
los
alambres
de
salida
por
el
tiempo
que
;f
;ü,
de
ejemplo
con
un
PLA'
Las
Secciones
0-5
v
10_g
consideran
el'r"átáá?,
A"
.o'trol
del
microprograma
n
más
detalle.
\
1 o - 3 c o N T R o L D E C o M Po N E N T E S A L A M B RA D o S - E J E M P L o I
Es tee jemp lodemues t rae ldesa r ro l l odeuna lgo r i tmoded i seño .Secomien .
,i
ioi
t"
proposición
el
problema
y
se
los circuitos
las variables de entrada
el control informa
e cambia el signo
que
por
y
iguaies.
en este
al arrastre de salida C",, . EI circuito
irá
que
iguales.
A al
E indica
resultado
es
igual
4'.
complemento de 2 del
Capítulo 9
que
selección
de
la
manera
que
se
ilustra
E. Las variables
435
=
- C . , , ,
1 5 : I , + 0
T u : A - A
(a)
Diagrama
de
estado
qa
Sumar
Q
Restar
(b)
Secuencia
de
CONTROL
D
y
se
marcan
sus
D T l :
q " T s *
so:
T, +
Tu
Cin:
T4 +
T.r
/ : T t
para generar
pero
se
puede
obtener
fácilmente de las funciones de Boole en la Tabla 10-1. Este
circuito
puede
ser
construido
tas
OR
y
directamente
a base
10-3
será
remplazado
por
un
mayores
y
com-
plicados.
de control se representa
microinstrucción. El control
en el
Ia memoria de
La inspección
de los
su
control
Esta
a
4)
3
A < - A * B , E < - C o u u v a a 0
4
5
Si
:
CONTROL
EL
MICROPROGRAMA
45
que
debe
ser
almacenada
en
cada
dirección
se
da
en
forma
simbólica
en
la
.="*f,á;
.;irr-ru.
Los
comentarios
0
0
0
0
0
0
0 0
0 l
I O
l l
0 0
0 l
l 0
l l
q . ru
áo,
casos,
a
si_
uiente
dirección
es
aquella
especificada
n
el
campo
de
dirección
si
el
bit
e
condición
seleccion"do
. isurr
u
l.
-si
el
1 O - 5 C O N T R O L
D E L A U N I D A D
P R O C E S A D O R A
La configuración
se nece-
sitan 3
líneas de
Bits
de
condición
lida
del
MIJX
Unidad
procesadora
(Figura
9-16
v
Tabla
9-8)
E LA
UNIDAD PROCESADORA
1. Las
arrastredel ALU va al bit C del
regis-
circular con operaciónde
Se
puede
demostrar
por
se
que
carga
una
número de unos
almacenados actualmente en
para
Se
asume
que
primero
a 0. Se examina entonces el contenido de R1. Si éste
es
0
esto
significa
que
rutina
a 0. Si el contenido de R1
no es 0,
R1
conjuntamente
circular cuantas
Esté
círculo
La rutina
se
presenta
hace
en
la
dirección
10
com-
prueba
los,
valores
del
bit
Z.
Si
Figura 10-12 Flujograma
Si
(Z:1)
entonces
(va
Si
(C
Borrar
Selector
de
MUX
trasf iere
y
multiplicador.
Si
producto
tales
que
almacenen
y
y
cando
previo
multiplicador:
1er. b i t mul t ip l icador: 1, copiar e l mul t ip l icando
desplazamiento a la derecha
producto parcial
2o. b i t mul t ip l icador: 1, copiar e l mul t ip l icando
agregar el multiplicando al
desplazamiento
l 0 l l l
l00l
l000l0l
1000101
0l000lci
001000101
A.
I
I
cador
t
t
""-"""o
q,
P - P - l
A Q - s h r E A Q , E + 0
Figura lO-14
e , = O s i f + O
(a)
Diagrama
de
estado
Tr .
Estado
Q t T 2 :
A * A + B , f
- 4 0 - s h r E A Q . t - + 0 -
(b)
Secuencia
de
trasferencias
T z : P < - P - l
La segunda
si
Q,
una variable
de condición
compuesto EAQ
el
Espec i f i cac ión
de l
p rocesador
microoperaciones
A
y
B
para
Las
entradas
E L O G I C A
E C O N T R O I
c A P . 1 0
para
configurarlo
por
medio
dado en
la Figura
e
To ,7 , ,?2 ,
esta
requeridas
de
la
manera
es-
pecificada
El diagrama lógico
Figura
10-17
(c).
Este
de
parte
del
procesador
de
manera mostrada en
D E L
P L A
O O O X X
O O I X X
O I X X X
I O X X O
I O X X I
I I X O X
I I X I X
0
0
0
0
0
úi . rur io
binar io
para
el
registro
de
Ia
tabla
control.
Desde
este
punto
la
ROM
para
Salidas
7
Comentarios
I
2
4
5
6
7
Q t : l
T t : I ' P , :
pa-
aplica
al
multiplexor
y
al
archivo
de
registro
e microprograma
para
el
J¡ Jg
SECUENCIADOR
ramifica-
c i óncond i c i ona l ( . f z : 0 ) , excep toque lap r ime rause lap i l ay l aú l t imano .
La dirección
l
5 P € S P + \
ción
extraída
dent ro
secuenc iador
canar izador
1 1 - 1
Este
capítulo
presenta
un
computador
digital
pequeño
para
propósitos
ge-
nerales
a
partir
de
sus
especificaciones
funcionales
para
culminar
con
su
diseño.
Aunque
Registrode
I
- -
d e
EI.
contador
de
programa
PC
almacena
la
dirección
el computador'
F l i p - f l o p s E , F V S
cada
uno
t 2
l l
1 0
9 8
8 7
l : 0 ) e n t o n c e s
(PC
l)
M < - P C + 5 0 0 0 , P C < - m * l
P C < - m
binario adoptado
instrucción
de
referencia
(12
en
puede
obtener
contenido
presente
del
gue
Esta
instrucción,
conjuntamente
con
complementando
registro
a
la
BSB)
Esta
instrucción
P C < - m * l
000000
( p C < -
p C
El computador iene cuatro
s ,
instrucción BUN
están
sincronizadas
or
un
generador
de
tiempo
ade-
cuado.
y
ocu-
rre
una
para
memoria
puede
niciarse
con
y
ejecutadaen
de 4 bits, designado
combinacional
que
consiste
de
puede
también
los
decodificadores
dos
decodificadores
BQP)
I
BIAD)
depende
E J E C U C I O ND E
I N S T R U C C I O \ E S
4 9 3
STO
( qz )
y
BS
(qn
almacenan
F(t2 + t):
B(AD)
<- PC,
B(OP)
Microoperación
AND
Microoperación
de
suma
Trasferir
A
a
B
Almacenar
n
Ia
memoria
lncrementar
Ia
Palabra
de
memoria
Almacenar
de
nuevo
en
a
memoria
B < - B *
La
palabra
de
la
posición
M
fue
colocada
en
S + - 0
S E C ,
1 1 - 6 D I S E Ñ O D E L O S R E G I S T R O SD E C O M P L T - I ) C =
J : -
condic iones cS' .&r, , - r i .c : :
La omisión de una
instrucción se logra incrementando
(ver
del
bit
de
condición
para
parte
s i 41o :0
E .
símbolo
contiene
y parada
para
de tiempo. Como
F'úo es
el contenido del
que
los
pulsos
de
reloj
alcancen
Las microoperaciones de trasferencia
trucciones
nueva
va-
riable
p:
ez
¿3
y
instrucción. Las
lo s
P
A t - a< -
U e < - 0
1 1 - 6 D I S E Ñ OD E
LOS REGISTROS E COMPUTADOR
que
operaciónde
iectura
de
memoria
B < _ M
D I S E Ñ O
D E L O S R E G I S T R O S
E C O V P r ' : : ^ :
un
símbolo
en
el
lado
izquierdo
de
extiema
czt
PC
<- B(AD)
bzi
PC
I l = F ( q z +
q t *
a^
PC
.Ay'e
E L
O 3
a lambrados
Lao rgan i zac ióndecon t ro l p resen tadaen laF igu ra l l - 16esesenc ia lmen te
,rrru
+
i t
B < _ M
d e l
1 2 I t F G 2 G l
d t c t R i r . f i c 2 d 2 h r p
r -00
5 - 0 1
9 - 1 0
D E L
i 7
para generar
aquellas unciones
dirección externa
porque
E L
de
conlrol.
Esta
trasformación
causa
que
la
instrucción
AND,
cuyo
código
de
operación
B < _ M
del
microprograma
I n s t r u c c i o n
BUSQL 'EDA
01000
01001
01010
10000
r000t
r0010
t00l
10r00
MAR
PC
0 0 0
0 0
0 l 0 l
0 0 0 0
l 0 r
0 1 0
0 1 0
0 1 0
0 1 0
E L
1
El
microprograma
a una
p " r " ¡ * d e R o M n o u s a d a ; p o r t a n t o c a d a r u t i n a d e b e c o m p l e t a r s e c o n
cuatro
microinstrucciones
o
menos'
La
rutina
AND
la me-
m o r i a a B y s e u j " " " t u l a m i c r o o p e r a c i ó n A N D e n t r e l o s r e g i s t r o s A y B . L a
última
microinstrucción
en
a
una
com_
uerta
AND
externa
con
el
bit
de
condición
B.
para
Después
de
1
¡rs,
5 1 4
D I S E Ñ O E C O M P U T A D O R E S
cAP.
11
I
1973.
ComputerSystems.
uevaYork:John
Wiley
& Sons.
ig i ta l
(Tablas
está en la representación
listadas en la Tabla 2-6.
11-5.
(a)
gares
disposit ivo de
una
de
flujograma
para
un
progra-
E
C O M P U T A D O R E S
Código
Simbolo
hexadecimal
Descripción
si
(l
si
(r
si
(r
r
acumuladordiseñado n
la Tabla
en
com-
plejidad
para
de una
es ade-
s E c . 1 2 - 1
T N T R O O U C C T O N
5 / 9
EI
programa
almacenado
volátil
y
el
programa
almacenado
en
ella
está
disponible
de microcomputador
se llama
también la
que
la
naturaleza
de
las
unidades
de
interfase
de
I/O
que
puede
ser
de
la
programación
dg
los
se
-l
sÉc.
12-2
O R G A N I Z A C I O N D E L M I C R O C O M P U T A O O R
2 3
Para facilitar
el desarrollo
de los
sistemas digitales
para propósitos
El
salida
estuviera
inhabilitada
o
"flotara",
lo
cual
significa
que
no
puede
electrónico
Sección
13-5
conjuntamente
on
a la
entrada normal.
líneas
Y se
1 2 - 3
O R G A N I Z A C I O N D E L M I C R O P R O C E S A D O F
2 7
de memor ia
sEc .
12-3
O H G A N I Z A C I O N
E L
M I C R O P R O C E S A D O R
3 J t
Op-code
para
agregar
ooor r ro
F i g u r a l 2 - ? R e p r es e n t a c i ó n de l a m e m o r i a d et r e s i n s t r u cc r o n e s
malmente
en
leer
el
operando
Ieer
el
código
de accesos
con
po-
Las
instrucciones
de
ripo
operativo
ejecutan
operaciones
ritméticas
y.
dc
desplazamiento
ntre
los
registrosprócesadores
palabras
de
memo-
ria-
Ellas
ponen
a
coro,
a
IncrementarB
Decrementa¡
Incrementar
l
par
A + - A
A< - r
c<-
I
PC
b i ts
seguidas
de
De
S E C .
1 2 . 4
I N S T R U C C I O N E S
M O D O S
D E D I R E C C I O N A M I E N T C
Y '
mente
256bytes
La parte
de la
PILA.SUBRUTINAS
INTERRUPCION
gs
Direccionamiento
indexado:
Las
instrucciones
en
este
electrónicas
computadores
ara
facilitar
la
evaluación
Esta
última
muestran
res
par-
un códigode
llamado en el
sacar
el
segundo
se ejecuta
PILA,
SUBRUTINAS
INTERRUPCION
gg
La
venta

lógica digital y diseño de computadores - 1ra edición - m. morris mano.pdf

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