MICROELECTRÓNICA

LABORATORIO Nº 2

1) Diseñar un sumador completo de 1 BIT usando solamente PUERTAS DE PASO.

(entradas: A, B, C salidas: SUMA y ACARREO) 2) Diseñar la función dada usando el estilo CMOS estático complementario:

3) Diseñar la función dada usando el estilo CMOS estático complementario: 4) Diseñar la función dada usando el estilo DCVSL estático. __ __ __ __ F( X1 , X2 , X3 , X4 ) = X1 X2 X3 X4 + X1 ( X2 + X3 + X4 ) 5) Diseñar F, usando el estilo DCVSL DINÁMICO (*).

6) Diseñar en cascada la función G mediante la función F, usando el estilo DINÁMICO CMOS DOMINÓ (*).

7)

En los circuitos mostrados, las dimensiones W/L se dan en micras. Mediante su curva de transferencia, determinar los parámetros y explicar su significado: VIH , VIL , VT VOH , VOL , VM para cada circuito dado.

8)

Dado el diagrama de STICK simplificado CMOS estático, interprete dicho diagrama, dibuje el circuito esquemático de transistores y obtenga la función lógica de salida. Verifique mediante su tabla de funcionamiento.

(*) Para los diseños en lógica dinámica: -La frecuencia máxima esta dada por φ. Simular a esta frecuencia. - Hallar la máxima frecuencia (considerar iguales tiempos de precarga/evaluación) -Simular considerando las reglas, dadas en clases, para evitar “glitches” en las salidas. -En la simulación es suficiente verificar con 03 combinaciones. -Usar la opción PULSE para generar las formas de onda de las entradas con respecto a la señal φ. Como se muestra:

PREGUNTAS OBLIGATORIAS 9) En los circuitos de la figura y la tabla se define una lógica ternaria (tres niveles de voltaje): GND (DATA0), Vdd/2 (NULL), Vdd (DATA1). El voltaje en la entrada (in), es codificada en DOS bits mediante los circuitos Detec0 y Detec1. A partir del cual se puede implementar puertas lógicas que tendran DOS salidas y representan esta logica ternaria. Analizar el funcionamiento de los circuitos y diseñar la implementación de puertas básicas (en lógica ternaria) NOT, AND, OR. Hacer el layout correspondiente en la tecnología de 0.25 micras, considerar para los transistores MOS con las dimensiones W/L adecuadas. Verificar su funcionamiento mediante la simulación.

INFORME PREVIO: (6 puntos). Máximo 20 hojas en formato Word. Escoger las 04 preguntas pares ó las 04 preguntas impares y resolver dichas preguntas. Hacer el diseño de las preguntas obligatorias. INFORME FINAL: (12 puntos + 2 por presentación). Máximo 10 hojas impreso. Realizar los LAYOUT de las preguntas obligatorias. Realizar el LAYOUT respectivo de las preguntas de las resueltas en el informe previo. Como mínimo 02 preguntas. Seguir las siguientes indicaciones:

- Se revisara en Laboratorio cada layout y con el informe final impreso. - Cada LAYOUT se debe realizar de manera manual (full custom). - Para cada layout, hallar la máxima frecuencia de operación. - La simulación funcional debe hacerse a igual o menor que la frecuencia MITAD

de la frecuencia MÁXIMA (que es la inversa del retraso máximo). - Tratar de tener iguales tiempos de subida y bajada para las señales de salida. - Usar CMOS 0.25 micras ó CMOS 0.12 micras. Fuente de tensión: 5V ó 2.5V. - Tratar de tener un área total mínima y con transistores de dimensiones mínimas. - Para facilitar el layout, se puede asumir que en las ENTRADAS ya se disponen

de las variables negadas y no negadas. - De ser necesario, la simulación SPICE (*.cir) del layout puede realizarse

adicionalmente en Orcad o Pspice. - Para los circuitos en lógica dinámica, leer las indicaciones (*).

IMPORTANTE: Los Informes deben enviarse por e-mail el día anterior para proceder a su revisión en Laboratorio. Enviar simultáneamente por e-mail (ralarcon@uni.edu.pe ramatutti@gmail.com) el Informe Previo y los archivos MSK. Poner en ASUNTO: EE425M………… Se verificará en laboratorio los layouts, es obligatoria la presencia del alumno. Prohibido copiar los layouts. Entregar el informe final impreso al INICIO DE CLASE.