INSTRUMENTOS Y HERRAMIENTAS DIGITALES II

SEÑAL DIGITAL

Se dice que una señal es digital cuando las magnitudes de la misma se representan mediante valores discretos en lugar de variables continuas. Por ejemplo, el interruptor de luz solo puede tomar dos valores o estados: abierto o cerrado, o la misma lámpara: encendida o apagada.Los sistemas digitales, como por ejemplo el ordenador, usan lógica de dos estados: la corriente pasa o no, por los componentes electrónicos del sistema.Estos dos estados son en realidad dos niveles de tensión, alto, H (de High) y otro bajo, L (de Low). Por abstracción, dichos estados se sustituyen por ceros y unos, lo que facilita la aplicación de la lógica y la aritmética binaria. Si el nivel alto se representa por 1 y el bajo por 0, se habla de lógica positiva y en caso contrario de lógica negativa.Un sistema digital es cualquier dispositivo destinado a la generación, transmisión, procesamiento o almacenamiento de señales digitales.Para el análisis y la síntesis de sistemas digitales binarios se utiliza como herramienta el álgebra de Boole Los sistemas digitales pueden ser de dos tipos:

· Sistemas digitales combinacionales: Aquellos en los que sus salidas solo dependen del estado de sus entradas en un momento dado. Por lo tanto, no necesita módulos de memoria, ya que las salidas no dependen de los estados previos de las entradas.

· Sistemas digitales secuenciales: Aquellos en los que sus salidas dependen además del estado de sus entradas en un momento dado, de estados previos. Esta clase de sistemas necesita elementos de memoria que recojan la información de la “ historia pasada” del sistema.Para la implementación de los circuitos digitales, se utilizan puertas lógicas ( AND, OR, y NOT), construidas generalmente a partir de transistores. Estas puertas siguen el comportamiento de algunas funciones del álgebra de Boole.

COMPUTADORA: Dispositivo electrónico digital programable que procesa y/o manipula información.

Dispositivo electrónico: La evolución de la electrónica comparada con otras áreas de la tecnología es impactante. Ley de Moore (la densidad de un integrado se duplica cada 18 meses - > 2010?) vs. Ley de Rock (el costo de desarrollo se duplica cada 4 años).Digital: Utiliza el sistema de representación binario

BIT: Unidad básica de información. Existen dos estados (1: on, encendido; 0, Off, apagado).

BYTE: conjunto de 8 bits que pueden ser manipulados en conjunto (IBM 1964). Nibble.

WORD: Numero de bits adyacentes que pueden ser manipulados Simultáneamente por una determinada arquitectura (8, 16, 32, 64)

Programable: Puede actuar sin intervención humana, según una secuencia de instrucciones.

Procesamiento: Puede ser aritmético o lógico.

Manipulación: Puede tratarse de almacenamiento o entrada/salida

A la secuencia o conjunto de instrucciones se lo denomina programa. Recordando la definición de algoritmo (conjunto de reglas que permite resolver un problema en un numero finito de pasos), podemos decir que un programa es un algoritmo, aunque no necesariamente sea verdadera la afirmación inversa. Cuando un algoritmo puede implementarse como un programa de computadora decimos que es factibleEn este punto se puede hacer una clasificación de las computadoras:Computadora re-programable: se le puede cambiar el programa para que resuelva diferentes problemas (por ejemplo, una PC se puede transformar en un procesador de textos o en una calculadora, según el programa que se utilice).Embedded system (sistema dedicado): el programa esta fijo (por ejemplo, un horno a microondas).Al conjunto de dispositivos electrónicos que integran una computadora se lo denomina hardware. A los programas que se ejecutan en la computadora se lo denomina software.

Organización de computadoras: Estudia los detalles constructivos de la computadora (como funciona). Directamente relacionado con el hardware,Arquitectura de computadoras: Estudia la estructura y comportamiento de la computadora, tal como la ve un programador. Directamente relacionado con el software.Ambas disciplinas están muy relacionadas entre si y el limite entre ambas es bastante difuso.Sin importar su tamaño las computadoras realizan sus tareas según tres pasos fundamentales:

1- Aceptar una entrada (input)2- Procesar según un programa3- Producir una salida (output)

DEFINICION DE CIRCUITO COMBINACIONAL Y CIRCUITO SECUENCIAL

COMBINACIONAL: Se caracteriza por que el estado de su salida depende de la combinación de variables que apliquemos en sus entradas, y, siempre que respetemos la misma combinación de entradas obtendremos el mismo resultado a la salida.SECUENCIAL: Se caracteriza por que el estado de la salida depende de la combinación aplicada a las entradas y además del estado previo de la propia salida, que esta memorizada en el circuito. Esto implica que se requiere memoria y que una misma combinación de entradas usada en distinto momento, puede originar distinto resultado a la salida.

FLIP-FLOPS

Es el circuito secuencial más pequeño y también la celda básica de memoria capaz de memorizar la información de 1 bit.

La forma mas simple de hacer una memoria de un bit es con una compuerta OR realimentada

El “1” que aparece en la salida, gracias a la realimentación, se auto sostiene aunque aunque desaparezca el “1” originalmente aplicado a SEl problema de este circuito es que una vez grabado no puede borrarse. Para poder borrar, hacemos la siguiente modificación.

Si bien este circuito cumple con los requisitos de poder grabar y borrar la información, buscaremos otro equivalente que use compuertas de un solo tipo.

A este circuito se lo llama FLIP-FLOP con NOR o también biestable SR. El nombre de la patita S viene de SET que significa poner “1” o grabar la memoria, y el de R viene de RESET que significa retornar a “0” o borrar la memoria. El punto llamado Q’ se caracteriza por presentar siempre el estado opuesto al de Q salvo que se haga un uso indebido aplicando simultáneamente orden de grabar y borrar. Esta situación debe ser evitada y se la llama estado prohibido.La tabla de verdad podemos obtenerla con la ayuda de los diagramas de tiempo, y en ella Qn y Qntl representan a la misma salida Q respectivamente, en el estado actual y en el estado futuro que adoptara.

S

R

Qn

S = 0 0 0 0R = 0 0 0 1S = 0 0 1 0R = 1 0 1 1S = 1 1 0 0R = 0 1 0 1S = 1 1 1 0R = 1 1 1 1

S R Qn Qn+1

0 1 0 0 1 1 X X

Para realizar la tabla reducida se debe observar la tabla de verdad

La ecuación característica se obtiene por mapa de Karnaugh

X

1

1 X

1

FLIP – FLOP S R con NAND

Lo obtenemos estableciendo la equivalencia a partir del S R con NOR que vimos antes

Así como el SR con NOR era manejado por “1” vemos que el S’ R’con NAND es manejado por “0”

FLIP – FLOP ASINCRONICOS Y SINCRONICOS

En los FLIP-FLOP asincrónicos la salida cambia de estado en forma inmediata al aplicar las señales de comando por S o por R. Así funcionan las que estudiamos antes.En los FLIP-FLOP sincrónicos al aplicar señales a S o R la salida no cambia inmediatamente, sino que se queda esperando la llegada de una señal de habilitación llamada clock o reloj y recién entonces produce el cambio. S y R ahora reciben el nombre de entradas preparatorias ya que permiten prepara al FLIP-FLOP para el cambio que ocurrirá cuando llegue el clock. Este funcionamiento es útil en circuitos con varios FLIP-FLOP para sincronizar la conmutación de todos en el mismo momento. La señal de clock es normalmente del tipo rectangular y se obtiene de un generador adecuado.

FLIP-FLOP SR SINCRONICO POR NIVEL

En este circuito la salida se puede conmutar cuando el clock esta en nivel alto. Se obtiene adoptando indistintamente al S R con NOR y al SR con NAND

S R Qn+1

0 00 11 0

1 1

Qn

01X

Qn+1+ 1 = S + R . Qn

Qn+1

En el circuito con NAND como la adaptación se hace también con NAND, las señales de comando S y R vuelven a ser activos con “1”. Por esto los dos circuitos tienen el mismo funcionamiento y presentan la misma tabla de verdad y7 ecuación que planteamos para el original S R con NOR.En los siguientes diagramas de tiempo se puede ver que S y R solo deben ser activados en el momento en que el clock esta en estado bajo para evitar fallos en la sincronización. Además el ruido que puede aparecer en S o en R provoca conmutaciones erróneas si coincide con el estado alto de clock.

FLIP-FLOP SR SINCRONICO POR FLANCO

Se llama flanco de una señal al instante en que esta conmuta de nivel”0” a nivel “1” (flanco de subida) o al momento en que hace la conmutación opuesta (flanco de bajad)El FLIP-FLOP sincrónico por flanco solo podrá conmutar su salida en el momento en el que ocurren los flancos de la señal de clock y no cuando el clock esta en nivel alto como el que estudiamos antes.Este funcionamiento nos permitirá activar en cualquier momento a las entradas preparatorias S o R sin riesgo de ocasionar conmutaciones fuera de sincronismo. Además resulta una mayor inmunidad al ruido ya que este solo ocasionará errores si se produce en el instante del flanco del clock.Se pueden hacer FLIP-FLOP por flanco de subida o por flanco de bajada y sus símbolos son.

Para obtener un FLIP-FLOP sincrónico por flancos se agrega el siguiente circuito en la entrada del clock del SR sincrónico por nivel. Gracias a los tiempos de demora de los inversores se obtienen dos “1” en las entradas de la compuerta AND durante una pequeñísimo instante de tiempo , así en sus salidas se obtiene un pulsito muy finito que a los fines prácticos se puede considerar que coincide con el flanco del clock. Este pulsito es el que se usa para habilitar la conmutación del FLIP-FLOP

Este circuito se pondrá en la entrada del clock para el FLIP-FLOP sincronizador por niveles y obtendremos un FLIP-FLOP por flancos de subidaPara uno por flancos de bajada se pondrá una NOR en vez de AND

FLIP – FLOP D

Se obtiene partiendo de un SR sincrónico por flancos y agregándole un inversor que da origen a una única entrada preparatoria D

S=0 R=1 S=1 R=0

D = S = R’Reemplazando en la ecuación del F.F. SR

Qn+1 = S + R’. Qn

Qn+1 = D + D. Qn

Qn+1 = D.(D + Qn )Qn+1 = D

FLIP – FLOP D LATCHEs igual al anterior pero sincrónico por nivel en vez de por flancos. Tiene la misma tabla de verdad y ecuación característica.

El siguiente diagrama de tiempo nos permite comprobar los FLIP – FLOP D y D LATCH

D Qn+1

0 10 1

FLIP – FLOP JKCon el agregado de dos compuertas AND en las entradas de un FLIP – FLOP SR sincrónico por flancos se evita que este caiga en el estado prohibido. Las nuevas entradas preparatorias llamadas JK cumplen funciones equivalentes a las de S y R respectivamente excepto para el estado prohibido.

J K Qn+1

J K Qn Qn+1

J =0 0 0 0 0 QnK=0 0 0 1 1 Qn J=0 0 1 0 0 0K=1 0 1 1 0 0J=1 1 0 0 1 1K=0 1 0 1 1 1J=1 1 1 0 1 Qn’K=1 1 1 1 0 Qn’

0 0 Qn 0 1 0 1 0 1 1 1 Qn’

FLIP FLOP T

Es un JK al que se le unen sus entradas para formar una única entrada T.Convencionalmente no existe como circuito integrado y siempre se lo construye a partir del JK.

Aplicando como divisor por dos frecuencias

EJERCICIOS:Dibujar el diagrama temporal correspondiente a la salida Q de los FLIP-FLOP que se indican:1)

2)

3)

4)

5)

6)

ENTRADAS de FUERZAS de FLIP – FLOP

A cualquiera de los FLIP-FLOP asincrónicos que hemos estudiado se le puede agregar un par de entradas de fuerza llamadas “CLEAR y PRESET”. Estas entradas pueden manejar al FLIP-FLOP prevaleciendo sobre las entradas preparatorias y el clock y lo hacen en forma asincrónica pudiendo ser activados con “1” o con “0”. Al activar PRESET hace que tomen estado “1” y al activar CLEAR hace que tome estado “0”

REGISTROS

Son circuitos formados por n FLIP-FLOP capaces de memorizar un dato binario de bits. Según la forma en que el dato se carga (entra) y se descarga (sale) se da la siguiente clasificación de los registros:

A- Carga en serie y descarga en serie

B- Carga en serie y descarga en paralelo:

Este registro además puede hacer conversión de datos serie o datos paralelo

C- Carga paralelo salida en serie

Este registro puede hacer conversión de datos en paralelo o datos serie.

D- Carga en paralelo y descarga en paralelo

Nota: excepto al último de los registros de la clasificación anterior se los llama registros de desplazamiento ya que los datos se tiene que desplazar pasando cada bit de FLIP-FLOP en FLIP-FLOP.Además hay registros que combinan en un mismo circuito dos o mas de los tipos que hemos clasificado.El FLIP-FLOP mas practico para construir registros es el D aunque también se puede emplear el SR y JK

Estos 3 FLIP-FLOP conectados de esta manera funcionan exactamente igual

Registro de Desplazamiento con carga en serie y salida en serie o en paralelo (ejemplo para 4 bits).

Ejemplo con dato = 1001

Registro con carga en paralelo sincrónica y descarga paralelo (no es desplazamiento)

Registro de desplazamiento con carga en serie o en paralelo sincrónico y descarga en serie o en paralelo.

Registro de desplazamiento bidireccional

Registro de desplazamiento con carga en paralelo asincrónica

La carga asincrónica se realiza mediante las entradas de fuerza, existen dos métodos.A- Carga en dos pasos: en el primer paso se aplica un pulso de RESET

MAESTRO para garantizar que todos los FLIP-FLOP tomen estado “0”. En el segundo paso se aplica el dato a las entradas paralelo y luego se aplica un pulso al PRESET - ENABLLE, que actuara como orden de carga haciendo activar a los preset de los FLIP-FLOP en cuya entrada paralelo ( Ep) halla aplicado “1” . es decir que en el primer paso se graban todos los “0” y en el segundo todos los “1”.

Si las patitas de RESET MAESTRO y de PRESET - ENABLE se mantienen en estado de reposo (cero) se puede efectuar la carga en serie y el desplazamiento

B-.Carga en un paso: en este caso la patita PE también controla a las patitas CL de los FLIP-FLOP de modo que al aplicar la orden de carga se graban simultáneamente los “0” y los “1”. Dicha orden hace activar a los CL de los FLIP-FLOP en cuya entrada paralelo hay cero, y a los preset de los FLIP-FLOP en cuya entrada paralelo hay “1”Dejando PE en reposo se puede hacer carga serie y desplazamiento.

Mantenimiento de los datos cargados en un registro.Existen dos métodos básicos que se pueden aplicar a cualquiera de los registros vistos:

A- Generar una patita de control clock enable (habilitación del clock) mediante una AND en la entrada del clock. Al aplicar “0” a esta patita el CK no puede llegar a

los FLIP-FLOP y estos mantienen los datos que

B- Realimentar la salida del FLIP-FLOP hacia su propia entrada para que al recibir CK se recargue el mismo dato preexistente. Esto se puede realizar con ayuda de multiplexores que permiten seleccionar dicha realimentación o establecer la conexión normal para la carga y el desplazamiento.

Registro universalSon registros que combinan en un solo circuito varios de los modos de funcionamiento que hemos visto. La selección del modo de funcionamiento se realiza desde las patitas de selección de los multiplexores que se utilizan para realizar los cambios de conexión que se requieren.Ejemplo: dibujar un circuito de un registro universal de 4 bits modos de funcionamiento dados en la siguiente tabla.

S1 S0 MODOS DE FUNCIONAMIENTO

0 0

0 1

1 0

1 1

Mantenimiento de datos

Carga serie por ES = 0 y desplazamiento a derecha

Carga serie por ES = 1 y desplazamiento a izquierda

Carga en paralelo sincrónica por EPA…EPD

CONTADORES

Son circuitos secuenciales constituidos por FLIP-FLOP que pueden contar los pulsos que se le aplican por la entrada de cuenta que normalmente es la de CK.Se llama modulo a la cantidad de estados distintos que puede tomar la cuenta y siendo N la cantidad de FLIP-FLOP el modulo resulta M = < 2 N .

Dependiendo de que la señal de CK llegue a todos los FLIP-FLOP simultáneamente o de que cada FLIP-FLOP tenga señal de CK distinta de los demás, el circuito puede ser respectivamente sincrónico o asincrónico.Estos últimos tienen la ventaja de ser mas sencillos y económicos pero presentan ciertas limitaciones que los hace inadecuados para determinadas aplicaciones en los que habrá que usar contadores sincrónicos.Según la forma en que se presenta la cuenta en la salida se los puede clasificar en los siguientes tipos:CONTADOR BINARIO: la salida sigue la cuenta binaria natural

Contador BCD: las salidas presentan los códigos BCD:

También se llama contador decimal o contador por décadas

Contador decimal o por décadas con salidas decodificadas:Las salidas del contador propiamente dicho van a un decodificador que nos da una presentación final en la que hay una cantidad de patitas de salida igual al modulo y se muestra el estado de la cuenta mediante una única patita que toma estado “1”.

Los anteriores son los tipos mas usados pero existen otros como el contador Jonson, Aiquen, el BCD exceso 3, el Grey , etc.El FLIP-FLOP mas practico para diseñar contadores es el T o bien el JK, pero también se podrían utilizar el SR y el D.CONTADORES ASINCRONICOS:Se caracterizan por que el CK de entrada solo llega al primer FLIP-FLOP y todos los demás reciben el CK desde la salida del FLIP-FLOP que los presenta

Contador asincrónico binario (ejemplo para M =)

CONTADOR ASINCRONICO BINARIO DESCENDENTE

Contador asincrónico binario ascendente/descendente (up/down)Ejemplo para M = 8

Con la ayuda de los multiplexores (conectados de esa manera), este circuito puede contar de manera ascendente y descendente

Contadores con modulo menor que 2n :Se obtiene agregando un circuito que detecta el estado de la cuenta que corresponde al modulo deseado y en ese momento actúa sobre la entrada de fuerza “CLEAR” aplicándole un pulso de “RESET MAESTRO” para hacer que el contador se reinicie desde “0”.Ejemplo: Contador binario de modulo 6 asincrónico:

En este caso particular se puede agregar una compuerta NAND de 2 entradas, conectando en cada uno de ellos a B y C (en vez de usar una NAND de tres entradas y un INVERSOR).Si en el lugar del detector de modulo se incorpora el siguiente circuito, permite que al completarse la cuenta el contador quede detenido en “0” hasta que nosotros lo disparemos cerrando la llavecita.

Generalizando la idea para cualquier modulo menor que 2n, se puede hacer el siguiente diagrama de bloques.

Contador asincrónico para cualquier modulo menor o igual que 2n programable:Basándose en la misma idea del diagrama de3 bloques anterior se puede utilizar un detector de modulo programable que es un circuito que detectara el momento en que las salidas del contador se igualen con el numero binario aplicado a las entradas de

programación.

Condiciones reales de los contadores asincrónicos

Teniendo en cuenta que desde que recibe el CK hasta que cambia de estado la salida de cada FLIP-FLOP demora un tiempo de propagación (tp) y que el CK de entrada solo llega al primer FLIP-FLOP y luego se va propagando desde la salida de cada FDLIP-FLOP hacia la entrada de CK del próximo, surgen dos problemas

A- La frecuencia máxima de CK queda limitada.B- Aparecen estados intermedios erróneos fuera de secuencia.Podemos apreciar estas dos cuestiones en el siguiente diagrama de tiempo ampliadoEn muchas aplicaciones estos problemas no molestan pero hay aplicaciones que por estas causas no se puede usar el contador asincrónico

Ejemplo para un contador de M4

CONTADORES SINCRONICOSSe caracterizan por que el CK de entrada llega a todos los FLIP-FLOP y hace que todos conmuten simultáneamente (recordar que en los asincrónicos la conmutación era escalonada). De este modo se evitan los estados fuera de secuencia y la acumulación de tiempos de demora pudiéndose usar así frecuencias de CK mas altas.Como todos los pulsos de CK de entrada son recibidos por todos los FLIP-FLOP se debe determinar los circuitos adecuados para excitar a las entradas preparatorias de

manera que cada FLIP-FLOP comúnmente solo en el momento oportuno y no en todos los pulsos de CK. Para esto veremos a continuación un método de diseño que es valido para cualquier circuito secuencial sincrónico ya sea un contador o un generador de secuencia pseudo aleatorio.Para aplicar el método de diseño, primero se debe conocer la secuencia deseada que se puede representar como una tabla de verdad o como un grafico de estados. Con esta información se confecciona una tabla de verdad en la que debe figurar el estado futuro que le corresponde a cada estado de la salida del contador y además la excitación que requieren las entradas preparatorias para cada uno de estos cambios de estado. Luego por simple inspección de la tabla o por algún método de diseño como el mapa de Karnaugh se obtiene las funciones y los correspondientes circuitos para excitar las entradas preparatorias.Ejemplo 1: Contador sincrónico binario de modu8lo 16 (usando F.F.T)

ESTADO ACTUAL

D C B A

ESTADO FUTURO

D C B A

ENTRADAS PREPARATORIAS

D C B A0 0 0 0 0 0 0 1 0 0 0 10 0 0 1 0 0 1 0 0 0 1 10 0 1 0 0 0 1 1 0 0 0 10 0 1 1 0 1 0 0 0 1 1 10 1 0 0 0 1 0 1 0 0 0 10 1 0 1 0 1 1 0 0 0 1 10 1 1 0 0 1 1 1 0 0 0 10 1 1 1 1 0 0 0 1 1 1 11 0 0 0 1 0 0 1 0 0 0 11 0 0 1 1 0 1 0 0 0 1 11 0 1 0 1 0 1 1 0 0 0 11 0 1 1 1 1 0 0 0 1 1 11 1 0 0 1 1 0 1 0 0 0 11 1 0 1 1 1 1 0 0 0 1 11 1 1 0 1 1 1 1 0 0 0 11 1 1 1 0 0 0 0 1 1 1 1

Circuito con transporte en serie

El circuito con transporte en paralelo es el contador mas rápido que hay ya que produce acumulación de tiempo de demora e independientemente de la cantidad de etapas del circuito tarda solamente el tiempo de un F.F. mas el de una compuerta desde que recibe el CK hasta que esta preparado para recibir el próximo CK. Tiene como desventaja que usa compuertas de distinta cantidad de entradas y que la cantidad de etapas esta limitada por la cantidad de cargas que pueda soportar la salida de la primera etapa.El circuito con transporte en serie, si bien desde que se le aplica el CK tarda tiempo de un F.F. en dar el nuevo estado (esto es igual que en el circuito anterior), a partir de aquí se produce la acumulación de los tiempos de las n – 2 compuertas encadenadas (n cantidad de F.F.). Por este motivo el valor de frecuencia máxima de clock es relativamente bajo y parecido al de los circuitos asincrónicos. Tiene la ventaja de usar solo compuertas de dos entradas y de no tener limite para la cantidad de etapas que se pueden usar dado que, independientemente esta cantidad la primer salida solo soporta dos cargas.Ejemplo: aplicación del mismo método anterior para diseñar un generador pseudo- aleatorio que siga la secuencia dada en el siguiente diagrama de estados (usando F.F. JK)

EST. ACTUALC B A

EST. FUTUROC’ B’ A’

ENTRADAS PREPARATORIASJC KC JB KB JA KA

0 0 0 0 0 1 0 0 0 0 1 00 0 1 0 1 1 0 0 1 0 0 00 1 0 X X X X X X X X X0 1 1 1 1 0 1 0 1 0 0 11 0 0 0 0 1 0 1 0 1 1 01 0 1 X X X X X X X X X1 1 0 1 0 0 0 0 0 1 0 01 1 1 X X X X X X X X X

Ejercicio: Diseñar circuitos sincrónicos

1) Contador BCD (usando JK)2) Contador BCD-EX3 (usando T)3) Generador Pseudo-aleatorio (usando JK)

4) Generador pseudo-aleatorio (usando T)

111

001 01

0

100

011

110

D C B A D’ C’ B’ A’ JD KD JC KC JB KB JA KA0 0 0 0 0 0 0 1 0 0 0 0 0 0 1 00 0 0 1 0 0 1 0 0 0 0 0 1 0 0 10 0 1 0 0 0 1 1 0 0 0 0 0 0 1 00 0 1 1 0 1 0 0 0 0 1 0 0 1 0 10 1 0 0 0 1 0 1 0 0 0 0 0 0 1 00 1 0 1 0 1 1 0 0 0 0 0 1 0 0 10 1 1 0 0 1 1 1 0 0 0 0 0 0 1 00 1 1 1 1 0 0 0 1 0 0 1 0 1 0 11 0 0 0 1 0 0 1 0 0 0 0 0 0 1 01 0 0 1 0 0 0 0 0 1 0 0 0 0 0 11 0 1 0 X X X X X X X X X X X X1 0 1 1 X X X X X X X X X X X X1 1 0 0 X X X X X X X X X X X X1 1 0 1 X X X X X X X X X X X X1 1 1 0 X X X X X X X X X X X X1 1 1 1 X X X X X X X X X X X X

1001

0000

1111

0110

1000

0001

1010

0101

0011

1100

D C B A D’ C’ B’ A’ TD TC TB TA0 0 0 1 X X X X X X X X0 0 0 0 X X X X X X X X0 0 1 1 X X X X X X X X0 0 1 0 0 1 0 0 0 1 1 10 1 0 1 0 1 0 1 0 0 0 10 1 0 0 0 1 1 0 0 0 1 10 1 1 1 0 1 1 1 0 0 0 10 1 1 0 1 0 0 0 1 1 1 11 0 0 1 1 0 0 1 0 0 0 11 0 0 0 1 0 1 0 0 0 1 11 0 1 1 1 0 1 1 0 0 0 11 0 1 0 1 1 0 0 0 1 1 11 1 0 1 0 0 1 1 1 1 1 11 1 0 0 X X X X X X X X1 1 1 1 X X X X X X X X1 1 1 0 X X X X X X X X

C B A C’ B’ A’ JC KC JB KB JA KA0 0 0 X X X X X X X X X0 0 1 0 1 0 0 0 1 0 0 10 1 0 1 0 0 1 0 0 1 0 00 1 1 1 1 0 1 0 0 0 0 11 0 0 0 1 1 0 1 1 0 1 01 0 1 X X X X X X X X X1 1 0 1 1 1 0 0 0 0 0 01 1 1 0 0 1 0 0 0 1 1 0

D C B A D’ C’ B’ A’ TD TC TB TA0 0 0 0 1 1 1 1 1 1 1 10 0 0 1 1 0 0 0 1 0 0 10 0 1 0 X X X X X X X X0 0 1 1 1 1 0 0 1 1 1 10 1 0 0 X X X X X X X X0 1 0 1 0 0 1 1 0 1 1 00 1 1 0 1 0 0 1 1 1 1 10 1 1 1 X X X X X X X X1 0 0 0 0 1 1 0 1 1 1 01 0 0 1 0 0 0 0 1 0 0 11 0 1 0 0 1 0 1 1 1 1 11 0 1 1 X X X X X X X X1 1 0 0 0 0 0 1 1 1 0 11 1 0 1 X X X X X X X X1 1 1 0 X X X X X X X X1 1 1 1 1 0 1 0 0 1 0 1

OSCILADORES CON COMPUERTAS

La mayoría de los osciladores con compuertas se hacen bajo el principio de relajación, el cual se basa en un comparador con histéresis cuya tensión proviene de un capacitor que a su vez se carga y se descarga controlado por la salida del mismo comparador. Se coordinan las cosas de modo tal que la tensión del capacitor siempre va variando en el sentido adecuado para provocar la conmutación del comparador. La tensión de salida del comparador tiene forma rectangular y la tensión sobre el capacitor forma de diente de sierra (suponiendo que se lo cargue a través de resistencia)

OSCILADOR CON COMPUERTAS CON HISTERESISEn los siguientes gráficos comparamos la curva de transferencia de una compuerta común con una compuerta con histéresis.

VT+ y VT

- son datos del fabricante, son los valores que hacen que la salida cambie de estado.

Generador de Ráfagas:

Osciladores con compuertas sin histéresis:

Λt = R.C lim Vf-Vi Vf-Vu

TA = R1 . C lim 0 – 3/2 VDD = R1 .C lim 3/2 VDD = R1.C lim 3 0 – ½ VDD ½ VDD

TB = R1.C.lim VDD .(-1/2 VDD) = R1 . C lim VDD – (1+1/2) == R1.C.lim3 VDD – ½ VDD VDD(1- ½)

VALEN SI SE CUMPLE R2>>R1

T= TA + TBF = 1/T ; δ = TA/T

INTEGRADO 555

Si no se conectan resistencias ni se aplica tensión a la pata 5 resulta:

Vs = 2/3 VCC y Vs/2 = 1/3 VCC

V6 V2 R S Qntl<V5 <V5/2 0 1 1 DISPARADO<V5 >V5/2 0 0 Qn MANTENIMIENTO>V5 <V5/2 1 1 X PROHIBIDO>V5 >V5/2 1 0 0 RESETEADO

PUNTA LOGICA CON MEMORIA

OSCILADORES CON EL 555

T = TA + TB f = 1/T δ= TA/T

δ < 0,5

EJERCICIOS

Calcular f y δ y dibujar y acotar Vo y Vc = f.(t)

1)

2)

3)

4)

5)

6)

TIMER

TABLA COMPARATIVA DE LAS CARACTERISTICAS ENTRE COMPUERTAS DE LAS DISTINTAS TECNOLOGIAS

TECNOLOGIA

DENOMINAC.

IOHMAX

(mA )

IOLMAX

(m A )

IIHMAX

(μA)

IILMAX

(μA

VOHmin

(V)

VOLMAX

(V)

VIHmin

(V)

VILMAX

(V)

ICC

TPI

(Ma)

TpLH tip

(nS)TTL

Standard7400 - 0,4 16 40 -1600 2,4 0,4 2 0,8 4 11

TTL Alt..Vel.

74H00 -0,5 20 50 -2000 2,4 0,4 2 0,8 10 5,9

TTLBajo

Conum.

74L00 -0,2 3,6 10 -180 2,4 0,4 2 0,7 0,44 35

TTLB.C.

Schotky

74LS00 -0,4 8 20 -400 2,7 0,5 2 0,8 0,8 9

TTTSchotkyAlt. Vel:

74S00 -1 20 50 -2000 2,7 0,5 2 0,8 10 3

CMOS 74C00 -1,75 1,75 0,005 -0,005 4,5 0,5 3,5 1,5 0,01. 10-3

50

CMOS 4011 -0,88 0,88 10-5 -10-5 4,95 0,05 3,5 1,5 0,04.10-3

110

CMOSAlt. Vel.

74HC00 -4 4 0,1 -0,1 4,9 0,1 3,5 1 2.10-3

8

De los manuales de cada tecnología se han tomado los datos del integrado de cuatro compuertas NAND, alimentando en todos los casos con tensión de fuente de 5 V. max74F00 Motorola 74 AS00 y 74HCT00 NationalIOHMAX: Es la corriente de salida máxima para el estado alto. Si se aumenta el valor de esta corriente (disminuyendo la resistencia conectada a la salida), la tensión de salida disminuirá.IOLMAX: Es la máxima corriente que puede tomar una salida en estado bajo para que se mantenga el nivel de tensión adecuado al estado bajoIIHMAX: Máxima corriente que toma una entrada al aplicarle estado alto.IILMAX: Máxima corriente que se requerirá absorber desde una entrada al aplicarle estado “0”FAN OUT: Es la cantidad de entradas de compuertas de la misma familia que se pueden conectar a una salida, y depende de la relación entre IOHMAX o IOLMAX y IIHMAX o IILMAX

VOHMIN: Es la tensión de salida en estado alto que se garantiza como mínimo, siempre que no se exceda la IOHMAX.VOLMAX: Es el valor de tensión para la salida en estado bajo máximo que garantiza siempre que no se excedaVIHmin: Valor mínimo de la tensión que se debe aplicar a una entrada para que esta tome estado uno (“1”)VILMAX Valor máximo que puede tener la tensión aplicada a una entrada para que esta entienda estado lógico cero (“0”).Margen de Ruido: Es la diferencia entre la tensión que requiere una entrada y la que le suministra una salida de la misma familia tanto en estado bajo como en estado alto.

TTL (74XX) CMOS(40XX)

MRH = 2,4 V.- 2V = 0,4 V MRH = 4,95 V. – 3,5 V. = 1,45 V.MRL = 0,8 V. – 0,4 V. = 0,4 V. MRL = 1,5 V. – 0,05 V = 1,45 V.

Se puede ver a simple vista que los CMOS poseen un margen de ruido mayor a el de los TTL.Icc : Es la corriente que consume cada compuerta desde la fuente de alimentaciónTp: Tiempo de propagaciónTpLH : Tiempo que tarda en conmutar la salida del estado bajo al altoTpHL : Tiempo que tarda la salida en conmutar del estado alto al bajo. Se mide desde que las señal de entrada esta al 50 % hasta que la salida esta al 50 % de su valor

CONEXIÓN ENTRE COMPUERTAS DE DISTINTAS FAMILIAS

Verificar

VOHmin 1 > VIH min 2

VOLMAX 1 < VILMAX 2

IOHMAX 1 > IIHMAX 2

IOLMAX1 > IILMAX 2Si se cumplen estas verificaciones se pueden conectar directamente entre si las compuertas de distintas familias. Si alguna de las cuatro verificaciones no se cumple, no es posible realizar la conexión directa y si fuera imprescindible se debe utilizar un circuito intermedio denominado interfase para realizar la adaptación que se requiera

Dependiendo del caso la interfase requerida puede ser una simple resistencia de pull up o de pull down, o una etapa con un transistor adecuadamente polarizado, o alguna compuerta especial para actuar de interfase cuya entrada es compatible con una familia y su salida es compatible con otra familia. Por lo general en los apéndices de los manuales figuran los metodos aconsejados para las interfaces con las distintas familias CIRCUITO INTERNO DE LA FAMILIA TTL

Ejemplo para una compuerta NAND de 2 entradas