guía digitales 2012
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ELECTRÓNICA DIGITAL GUÍA TEÓRICA Esta guía teórica es una recopilación de los temas de la clase de Electrónica Digital de la tecnología en electrónica y mecatrónica del Centro Colombiano de Estudios Profesionales, los temas son tomado de varios textos.
2012
ROBERT PORTOCARRERO GAMBOA CECEP
01/01/2012
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CONTENIDO 1. Introducción 2. Señales Análogas y Digitales 3. Sistemas de numeración 3.1 Binario 3.2 Hexadecimal
4. Álgebra de Boole 5. Compuertas Lógicas 6. Técnicas de Simplificación de Funciones Lógicas 7. Diseño de Circuitos digitales
1. Circuitos Combinacionales
10.1 Códigos 10.1.1 BCD 10.1.2 Exceso tres 10.1.3 Gray 10.1.4 ASCII
10.2 Codificadores 10.3 Decodificadores 10.4 Multiplexores 10.5 Demultiplexores 10.6 Operaciones Aritméticas 10.6.1 Suma 10.6.2 Resta 10.6.3 Multiplicación 10.6.4 División 10.7 Sumadores 10.8 Comparadores
11 Circuitos secuenciales 11.1 Flip - Flops 11.2 Registros de Corrimiento 11.3 Contadores 11.4 Memorias
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1. INTRODUCCIÓN La Electrónica Digital es el conjunto de determinadas técnicas y dispositivos integrados, de distinto grado de complejidad, que se utilizan fundamentalmente para la construcción de circuitos de control de procesos industriales, de equipos informáticos para procesamiento de datos y, en general, de otros equipos y productos electrónicos. La Electrónica Digital se ha impuesto a la Electrónica Analógica o, más tradicional, en aquellos casos donde la solución a un problema puede efectuarse de ambas formas. Además, su aplicación ha mejorado sistemas y productos ya existentes y ha dado lugar al desarrollo de otros nuevos que antes no era posible construir. La utilización y proliferación de las técnicas y circuitos digitales es debido, en gran medida, a la enorme analogía con nuestras mentes, que utilizan de forma continua la lógica para resolver problemas, tomar decisiones, almacenar conocimientos en nuestra memoria, etc. A todo esto hay que añadir las ventajas de toda la amplia gama de dispositivos digitales disponibles en el mercado de la electrónica ofrece frente a los dispositivos analógicos o lineales. Dichas ventajas se concretan en una mayor inmunidad al ruido eléctrico, elevada densidad de integración, facilidad de acoplamiento de unos bloques con otros, etc. Las técnicas digitales y los circuitos lógicos son, cronológicamente, anteriores a la aparición y posteriores al desarrollo de la Electrónica Digital integrada. Su origen se remonta a los tiempos en que surgió la necesidad de construir automatismo, optimizando el número de elementos necesarios. Los primeros circuitos lógicos se construyeron con relés electromagnéticos, siendo una de sus primeras aplicaciones las redes telefónicas.
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2. SEÑALES ANÁLOGAS Y DIGITALES
Una Señal Analógica, y en general cualquier magnitud analógica, es aquella que puede tomar infinitos valores a lo largo del tiempo; dicho en otras palabras, es aquella que cambia en forma continua. Una Señal Digital, es aquella que tiene un número finito de valores definidos y cambia de valor por saltos.
(a) (b) Figura 1: (a) Señal Analógica, (b) Señal Digital Los fenómenos físicos son señales análogas, como por ejemplo la presión, la temperatura, el sonido, etc., Las señales digitales son más fáciles de manejar, ya que solo tienen dos valores denominados estados o niveles lógicos, por eso la electrónica digital busca convertir las señales análogas a digital para su fácil manejo. A los estados lógicos se les llama Bits, A una agrupación de 4 bits se le denomina Nibble. A una agrupación de 8 bits (2 Nibble) se le denomina Byte. A una agrupación de 16 bits (2 Byte) se le denomina Palabra.
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2.1 ESACALAS DE INTEGRACION En la actualidad las funciones lógicas se materializan mediante bloques integrados más o menos complejos y con mayor o menor densidad de integración respectivamente. Desde el punto de vista de la densidad (componentes /mm²), la clasificación de los actuales circuitos integrados disponibles en catálogo, en sus diferentes familias, es la siguiente:
a) SSI (Small Scale Integration o Integración a pequeña escala). En este grupo están comprendido los circuitos de funciones lógicas elementales y algunos dispositivos algo más complejos. El número aproximado de componentes por circuito es de 100; el número máximo de compuertas lógicas es aproximadamente 10.
b) MSI (Medium Scale Integration o Integración a escala media). Comprende
circuitos de aplicación general que realizan funciones lógicas más complejas que las anteriores. Son ejemplos los Codificadores, Multiplexores, Contadores, etc. El número aproximado de componentes por chip está comprendido entre 100 y 1000. El número máximo de compuertas lógicas es de, aproximadamente, 100.
c) LSI (Large Scale Integration o Integración a gran escala). Son circuitos que
realizan funciones lógicas muy complejas. En este grupo se encuentran los dispositivos propios de la lógica programable: memorias, microprocesadores, etc., y otros más específicos, tales como los empleados en calculadoras. El número de componentes por circuito está comprendido entre 1000 y 10000, aproximadamente 1000 compuertas lógicas.
d) VSI (Very Large Scale Integration o Integración a muy gran escala). Esta es la
tecnología de punta (en la actualidad se construyen circuitos con más de 10 millones de componentes.
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012 ,,, ddddn
3. SISTEMAS DE NUMERACIÓN
n electrónica digital es necesario el estudios de los sistemas numéricos Binarios y Hexadecimal, ya que ellos nos facilitan comprender la funcionamiento de los circuitos digitales.
Los sistemas numéricos en general se pueden expresar en forma poli nómica como:
Los coeficientes etc., representan ordenadamente las cifras del número, R es la base del sistema numérico y la potencia es el número de la posición de la cifra. Todos los sistemas numéricos tienen un número determinado de dígitos, que se denomina Base del sistema numérico. Por ejemplo el sistema decimal, también es llamado de base 10, ya que tiene diez dígitos (del 0 al 9).
3.1 NUMEROS BINARIOS El sistema es también llamado sistema de Base 2. Utiliza únicamente los símbolos 0 y 1. A cada cifra o dígito binario se le denomina Bit, abreviatura de Binary Digit. Un número binario puede representarse en forma poli nómica:
En este sistema existe un cierto desperdicio de espacio ya que necesita cuatro dígitos para representar un número que sólo requiere un dígito en decimal. Ejemplos: a) El número binario 101101 equivale a 45 en decimal
b) Pasar 0,1001 a decimal
Para pasar un número decimal entero a binario se realizan divisiones sucesivas por dos hasta que el último cociente sea inferior a dos.
E
0
0
1
1
2
2····· RdRdRdRd n
n
0
0
1
1
2
2 222·····2 dddd n
n
451048032212021212021 012345 xxxxxx
5625.00625.0005.016
11
8
10
4
10
2
1121202021 4321 xxxxxxxx
7
El número binario será el formado por el último cociente, que será el bit de mayor peso o bit más significativo (MSB) y los restos de cada división. Ejemplo: Pasar 38 decimal a binario: Luego, el número en binario es 100110 Para convertir a binario un número decimal fraccionario se multiplica éste por dos. La parte decimal del resultado se vuelve a multiplicar por dos y así sucesivamente hasta que el resultado del producto sea un valor entero o hasta que se obtenga la precisión deseada. El número binario quedará formado por la sucesión de las partes entera resultantes de los productos. Ejemplo: Convertir a binario el decimal 0.5625
0.5625 x 2 = 1.1250 0.125 x 2 = 0.25 0.25 x 2 = 0.5 0.5 x 2 = 1.0
El número binario equivalente será: 0.1001
2 38
0 19
1
2
2 9
1 2 4
0 2
0
2
1 MSB
LSB
Sentido de lectura
del número binario
MSB
8
Ejemplo: Convertir a binario el decimal 274.1875 Se realiza por partes; primero la parte entera y luego la fraccionaria. El decimal 274 es equivalente al binario 100010010 0.1875 x 2 = 0.3750 0.3750 x 2 = 0.7500 0.75 x 2 = 1.5000 0.5 x 2 = 1.0000 El decimal fraccionario 0.1875 es equivalente al fraccionario binario 0.0011 El número mixto decimal 274.1875 es igual al binario mixto 100010010.0011
3.2 SISTEMA NUMÉRICO OCTAL Para el sistema numérico octal, la raíz o base es 8 y los dígitos va de 0 a 7. Los dígitos 8 y 9 no existen en octal. Dado que el octal es un sistema numérico, se puede escribir como:
Donde los dígitos son 0, 1, 2, 3, 4, 5, 6 ó 7. Un número octal tal como (46)8, se lee 46 base 8, también se puede escribir como: Otro ejemplo es el número (132)8,
La conversión de números octales fraccionarios a decimal, requiere añadir los valores apropiados a las posiciones octales fraccionarios.
2 274
0 137
1
2
2 68
0 2 340
0 17
1
2
8
0
2
2 4
0 2
0
2
1
0
0
1
1
2
2 888·····8 dddd n
n
012 ,,,...., ddddn
10
01 )38(6328684 xx
10
012 )90(22464828381 xxx
9
Ejemplo, (0.32)8
Para pasar un número decimal entero a octal se realizan divisiones sucesivas por ocho hasta que el último cociente sea inferior a dos. El número octal será el formado por el último cociente, que será el dígito de mayor peso dígito más significativo (MSD) y los restos de cada división. Ejemplo: Pasar 75 decimal a binario:
Luego, el número en octal es 113 Para convertir a octal un número decimal fraccionario se multiplica éste por 8. La parte decimal del resultado se vuelve a multiplicar por 8 y así sucesivamente hasta que el resultado del producto sea un valor entero o hasta que se obtenga la precisión deseada. El número octal quedará formado por la sucesión de las partes enteras resultantes de los productos. Ejemplo: Convertir a octal el decimal 0.1875 0.1875 x 8 = 1.500 0.5000 x 8 = 4.000 El número octal equivalente será: 0.14
8 75
3 9
1
8
1 MSD LSD
Sentido de lectura
del número binario
n
ndddd 8.....888 3
3
2
2
1
1
10
21 )40627.0(03127.0375.0015635.02125.0364
12
8
138283 xxxxxx
MSD
10
Tabla 1
Decimal Binario Octal
0 000 0
1 001 1
2 010 2
3 011 3
4 100 4
5 101 5
6 110 6
7 111 7
3.3 NUMEROS HEXADECIMALES
El sistema numérico Hexadecimal o base 16, actualmente se usa en la mayoría de las computadoras. A primera vista parece muy extraño, ya que requiere símbolos numéricos adicionales a los dígitos 10, 11, 12, 13, 14 y 15, además de los dígitos del 0 al 9. Los dígitos del sistema Hexadecimal van del 0 al 15. Usando la terminología IBM adoptada comúnmente, estos dígitos se representan así:
Tabla 2
Decimal Hexadecimal
0 0
1 1
2 2
3 3
4 4
5 5
6 6
7 7
8 8
9 9
10 A
11 B
12 C
13 D
14 E
15 F
Un número Hexadecimal puede representarse en forma polinómica:
Donde son 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, A, B, C, D, E ó F.
n
n
n
n ddddddd
16...1616161616·····16 2
2
1
1
0
0
1
1
2
2nn ddddddd ,....,,,,,,...., 21012
11
16 567
7 35
3
16
2
Ejemplo: El número hexadecimal 1F es el mismo decimal 31
El número hexadecimal 0,8 es igual al decimal 0,5
Para convertir un número decimal entero a hexadecimal se realiza divisiones sucesivas entre 16
Ejemplo: convertir 152 El número en Hexadecimal es 98 Convertir el decimal 249 El número en Hexadecimal es F9
Para convertir un número decimal fraccionario a Hexadecimal se realiza multiplicaciones sucesivas entre 16.
Ejemplo: convertir el decimal 0.325 a Hexadecimal 0.325 x 16 = 5.2 0.200 x 16 = 3.2 0200 x 16 = 3.2 El número en Hexadecimal es 0.52222 - Convertir el decimal 567.1875 a Hexadecimal
0.1875 x 16 = 3.0
El número hexadecimal es 237.3
Para convertir un número binario a Hexadecimal se deben agrupar los bits en grupos de 4, empezando por la derecha y cada grupo equivale a un número hexadecimal.
16 152
8 9
16 249
9 15
31151611516116161 01 xxFxx
5.016
8
16
18168 1 xx
12
Ejemplo: Convertir el binario 011011011110 0110 1101 1110 6 13 14 6 D E El número hexadecimal es 6DE
Tabla 3
Decimal Binario Hexadecimal
0 0000 0
1 0001 1
2 0010 2
3 0011 3
4 0100 4
5 0101 5
6 0110 6
7 0111 7
8 1000 8
9 1001 9
10 1010 A
11 1011 B
12 1100 C
13 1101 D
14 1110 E
15 1111 F
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TALLER No. 1
1. Convierta los siguientes números Binarios enteros a Decimal: a) 110111 b) 1011011 c) 01010111 d) 1111011 e) 111001010
2. Convierta los siguientes números Decimal enteros a Binarios: a) 28 b) 340 d) 1257 d) 689 e)3219
3. Convierta los siguientes números Binarios fraccionarios a Decimal: a) 0.101 b) 0.1101 c) 0.0101 d) 0.11001 e) 0.1010
4. Convierta los siguientes números Decimal fraccionarios a Binarios: a) 0.825 b) 0.350 d) 0.125 d) 0.64 e) 0.75
5. Convierta los siguientes números Binarios a Decimal: a) 11.011 b) 1011.1011 c) 11011.111 d) 10111.1101
6. Convierta los siguientes números Decimal a Binarios: a) 38.375 b) 144.875 d) 325.625 d) 27.75
7. Convierta los siguientes números Hexadecimales a Decimal: a) 3A b) 1F.C c) 42Dd) FB8 e) 26E.2A
8. Convierta los siguientes números Decimal a Hexadecimales y a octal: a) 128 b) 43.25 d) 78.125 d) 960
9. Convierta los siguientes números Binarios a Hexadecimal y octal: a) 1011.011 b) 11001011.1011 c) 1101011 d) 101111101
10. Convierta los siguientes números Hexadecimales a Binario: a) B2A b) FC.2 c) 65.D3 d) 87.95 e) 140
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4. ALGEBRA DE BOOLE
El Álgebra de Boole es la técnica matemática usada cuando se resuelven problemas de naturaleza lógica. En principio, el Álgebra Booleana describe proposiciones cuya respuesta sólo puede ser del tipo cierto o falso. El álgebra de Boole, como el álgebra convencional, tiene, en principio, como objeto definir una serie de símbolos para representar objetos o fenómenos que encadenados convenientemente dan lugar a expresiones matemáticas más complejas, denominadas funciones. Posteriormente deben ser precisadas las leyes que gobiernan tales funciones, así como las relaciones entre ellas, mediante un conjunto de enunciados, postulados, teoremas, etc. En el álgebra de Boole las variables, denominadas variables Binarias. Pueden tomar solamente dos valores distintos: verdadero o falso. Estos dos valores se representan simbólicamente con los signos 1 y 0, respectivamente. Los signos 1 y 0 no representan cantidades, sino estados de las variables. Los estados de las variables se pueden considerar como estados estables de funcionamiento de cualquier elemento eléctrico o electrónico. Una lámpara puede estar prendida o apagada, un transistor puede estar en conducción o abierto.
4.1 DEFINICIONES BÁSICAS 4.1.1 Función Lógica o Booleana: Es toda variable binaria cuyo valor depende de una
expresión algebraica formada por otras variables binarias relacionadas mediante operaciones lógicas.
4.1.2 Variables Binarias: Es todo elemento que puede tomar dos valores (1 ó 0).
4.1.3 Tabla de Verdad: Es una representación gráfica de una función, mediante un cuadro formado por tantas columnas como variables contenga la función más la correspondiente a ésta y por tantas filas como combinaciones binarias sea posible construir con dichas variables.
El número de posibles combinaciones será 2ⁿ, siendo n el número de variables. Entonces, el número de filas de una tabla de verdad está determinada por la formula 2ⁿ y el número de columnas por n+1. Por ejemplo veamos la siguiente tabla:
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Tabla 4
a b c S
0 0 0 0 0 0 1 1 0 1 0 0 0 1 1 1 1 0 0 1 1 0 1 0 1 1 0 0 1 1 1 1
4.1.4 Operación Inversión: La operación lógica de inversión cambia de un estado
lógico 1 a estado lógico 0 y viceversa. Si una variable se denomina A, su inversión lógica se denomina Ā (se lee no A, A inversa o A negada).
4.1.5 Operación Lógica AND (Intersección): La operación AND se realiza entre dos o
más variables y es similar a la operación aritmética multiplicación. Su expresión para dos variables es la siguiente: S = a · b
La tabla de la verdad es la siguiente:
Tabla 5
a b S
0 0 0 0 1 0 1 0 0 1 1 1
4.1.6 Operación OR (Unión): La operación OR es conocida como la función suma y su
expresión matemática para dos variables será: S = a + b
Su tabla de verdad es:
Tabla 6
a b S
0 0 0 0 1 1 1 0 1 1 1 1
4.1.7 Operación EXOR (OR Exclusiva): Esta compuerta es una compuerta que
describe una función exclusiva de la OR. La expresión matemática para dos variables y la tabla de verdad es:
Variables = 3 (a, b y c)
Columnas (n+1) = 3 + 1 = 4
Filas 2³= 8
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Tabla 7
a b S
0 0 0 0 1 1 1 0 1 1 1 0
4.1.8 Postulados: Es una proposición que debe ser demostrada. Aunque pueden
parecer evidentes por sí mismos, y de echo son muy simples, es necesario demostrarlos formalmente, dado que con ellos se construyen las reglas del álgebra de Boole.
Postulado 1: La suma lógica de una variable más un 1 lógico da como resultado un 1 lógico a + 1 = 1.
Postulado 2: La suma lógica de una variable más un 0 lógico da como resultado el valor de la misma variable a + 0 = a.
Postulado 3: El producto lógica de una variable por un 1 lógico da como resultado el valor de la misma variable a · 1 = a.
Postulado 4: El producto lógica de una variable más un 0 lógico da como resultado un 0 lógico a · 0 = 0.
Postulado 5: La suma lógica de dos variables iguales da como resultado el valor de la misma variable a + a = a.
Postulado 6: El producto lógico de dos variables iguales da como resultado el valor de la misma variable a · a = a.
Postulado 7: La suma lógica de una variable más la misma variable negada da como resultado un 1 lógico a + ā = 1.
Postulado 8: El producto lógica de una variable por la misma variable negada da como resultado un 0 lógico a · ā = 0.
Postulado 9: Si una variable es negada dos veces, ésta no varia su valor. Este postulado es válido para cualquier número par de inversiones. ā = a.
Postulado 10: Si se invierten los dos miembros de una igualdad, ésta no sufre ningún cambio. S = a + b ; S = a · b ;
4.1.9 Propiedades: Al igual que en el álgebra convencional, en el álgebra de Boole se cumplen las siguientes propiedades:
baS
baS
··
BABABAS ···
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Propiedad Conmutativa: a + b = b + a a · b = b · a
Propiedad Asociativa: a + b + c = a + (b + c) a · b · c = a · (b · c)
Propiedad Distributiva: a · (b + c) = a · b + a · c a + b · c = (a + b) · (a + c)
4.1.10 Teoremas: Un Teorema en álgebra Booleana es una regla que concierne a una
relación fundamental entre las variables booleanas.
Teorema 1. Ley de Absorción a) a + a · b = a b) a · (a + b) = a
Teorema 2. a) a + ā · b = a + b b) a · (ā + b) = a · b
Teorema 3. Leyes de Morgan
a b)
baba
baba
··
··
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4.2 SIMPLIFICACIÓN Y MANIPULACIONES ALGEBRAICAS En electrónica digital es muy importante, la simplificación y manipulación algebraica de una función, ya que con éstas, podemos reducir un circuito ó implementarlo según la conveniencia. Una función siempre representa un circuito digital, si reducimos la función sin que se alteren sus valores, estamos reduciendo el circuito. Los siguientes son ejemplos que demuestran cómo se realiza esta manipulación. Ejemplo: Simplifique A · (A · B + C) Solución: A · (A · B + C) = A · A · B + A · C Propiedad. Distributiva = A · B + A · C Postulado 6 = A · (B + C) Propiedad Distributiva Ejemplo 2: Simplifique Ā · E + A · E + Ā · Ē Solución: Ā · E + A · E + Ā · Ē = E · (Ā + A) + Ā · Ē Prop. Distributiva = E · 1 + Ā · Ē Postulado 7 = E + Ā · Ē Postulado 3
= E + Ā Teorema 2a Ejemplo 2: Simplifique A + A · Ē + Ā · E Solución: A + A · Ē + Ā · E = (A + A · Ē) + Ā · E Propiedad Asociativa = A + Ā · E Teorema 1 = A + E Teorema 2
4.3 FORMA CANONICA DE UNA FUNCIÓN BOOLEANA Se llama forma Canónica de una función Booleana a todo producto de sumas o sumas de productos en los cuales aparecen todas las variables en cada uno de los términos que constituyen la expresión, bien sea en forma directa, bien en forma complementaria (invertida). Existen dos clases de formas canónicas: Maxiterminos (Productos de suma) y Mini términos (Suma de Productos). Ejemplos: Mini términos
Maxiterminos Para obtener una función canónica de Mini términos, a partir de la tabla de verdad, Se debe: 1. Tener en cuenta sólo las combinaciones en las cuales la función sea igual a 1.
))·()·((
······
cbacbacba
cbacbacba
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2. Convertir en términos las combinaciones. Se multiplicaran las variables, de tal manera que cuando las variables sea igual a 0, ésta aparecerá en el termino como negada y cuando se 1 aparecerá en forma directa.
3. Se suman los términos Para obtener una función canónica de Maxiterminos, a partir de la tabla de verdad, Se debe: 1. Tener en cuenta sólo las combinaciones en las cuales la función sea igual a 0. 2. Convertir en términos las combinaciones. Se suman las variables, de tal manera que
cuando la variable sea igual a 1, ésta aparecerá en él termino como negada y cuando sea 0 aparecerá en forma directa.
3. Se multiplican los términos. Las formas Mini términos y Maxiterminos se pueden expresar de una manera concisa, usando la equivalencia decimal de los términos y los símbolos sigma “∑” y pi “∏”. Ejemplo:
Tabla 8
Decimal a b c F
0 0 0 0 1 1 0 0 1 0 2 0 1 0 0 3 0 1 1 0 4 1 0 0 0 5 1 0 1 1 6 1 1 0 1 7 1 1 1 0
Mini términos Maxi términos F(a,b,c) = ∑m (0,5,6) F(a,b,c) = ∏ M(1,2,3,4,7)
))()·()·()·((
······
cbacbacbacbacbaF
cbacbacbaF
)(
··
··
)(
)(
)(
)(
··
cba
cba
cba
cba
cba
cba
cba
cba
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TALLER No. 2 1. Emplee la tabla de verdad para determinar cuáles de las
siguientes expresiones son verdaderas: a) b) c)
2. Realice la tabla de verdad y simplifique las siguientes
expresiones lógicas: a)
b)
c)
d)
e)
f)
g)
h)
i)
3. Determine las formas canónicas de las siguientes expresiones
a) b)
CABABCCBA
YXYX
YXXYYXYX
)(
)(
CBACBAY
cbaX
)(
))()((
)()(
)()(
)(
))((
))(()(
)(
)()(
)(
DABDCBA
cbacab
zxyzxyx
baacba
abcba
bacacba
yzxxy
cbcabca
abcbcba
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5 COMPUERTAS LÓGICAS
Las Compuertas lógicas son circuitos electrónicos que realizan operaciones lógicas (AND, OR y NOT). Éstas se fabrican principalmente como unidades de circuitos integrados (CI), usando tecnología SSI. Las compuertas lógicas tienen una o más entradas y una sola salida. Los símbolos de la Asociación Americana de Normas (ASA, American Standard Asociation) y tablas de verdad son los siguientes: NOT AND OR EXOR
A Ā A B C A B C A B C
0 1 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 1 1 0 1 1
1 0 0 1 0 1 1 0 1 1 1 1 1 1 1 1 1 0
La combinación de las compuertas básicas AND, OR y EXOR con la NOT da como resultado las siguientes compuertas: YES NAND NOR EXNOR
A A A B C A B C A B C
0 0 0 0 1 0 0 1 0 0 1 1 1 0 1 1 0 1 0 0 1 0
1 0 1 1 0 0 1 0 0 1 1 0 1 1 0 1 1 1
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5.1 Características Generales de las Compuertas Integradas
Son muchas las tecnologías de fabricación de circuitos digitales integrados. Sin embargo, las más importantes son: la TTL y la CMOS. Estas dos son las más utilizadas y las que ofrecen una mayor variedad de bloques.
Los principales parámetros que los fabricantes indican en las hojas de características para todas las familias son: a) El voltaje de alimentación y su tolerancia b) La temperatura máxima de trabajo.
c) Fan-Out o abanico de salida. Consiste en el número máximo de entradas de
otras compuertas que se pueden conectar a una salida.
d) Niveles de entrada y salida. Se indican los valores de tensión de los estados lógicos 1 y 0. VIL es la tensión de entrada a nivel bajo VIH es la tensión de entrada a nivel alto VoL es la tensión de salida a nivel bajo VoH es la tensión de salida a nivel alto
e) Margen de ruido en los estados lógicos 1 y 0. Indica las variaciones máximas que se pueden producir a la entrada sin que la salida varíe su estado.
f) Tiempo de propagación medio. Es el retraso, es decir, el tiempo que transcurre
desde que se produce el cambio lógico a la entrada hasta que lo hace a la salida.
g) Disipación de potencia. Normalmente se indica la disipación por función.
También se proporcionan los consumos de corriente de alimentación y los de entrada y salida para los dos valores lógicos. Cada una de las familias lógicas tiene sus ventajas y sus inconvenientes frente a las demás, por este motivo, en cada caso, se elegirá la más adecuada al diseño que se vaya a desarrollar.
Las características ideales de una familia lógica integrada serían las siguientes. Gran densidad de integración. Alta velocidad de conmutación (tiempo de propagación bajo). Mínimo consumo. Máxima inmunidad al ruido y a las variaciones de temperatura. Compatibilidad con otras familias lógicas. Bajo costo.
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5.2 Familia Lógica TTL
Las siglas TTL son las iniciales de Transistor-Transistor-Logic, que traducido quiere decir Lógica Transistor, Transistor. Las compuertas están construidas mediante resistencias, Diodos y Transistores bipolares. El nombre de Transistor – Transistor le viene dedo por el transistor multiemisor que posee.
Esta familia es aún la más popular, debido a su bajo costo y a la gran variedad de circuitos que se han desarrollado por la práctica totalidad de los fabricantes de semiconductores.
Es esta tecnología se fabrican además de las compuertas lógicas básicas, otros circuitos de mayor complejidad, tales como decodificadores, contadores, etc., que se conocerán más adelante. La escala de integración en estos casos es la de MSI.
La familia TTL comprende varias series que han sido desarrolladas progresivamente para mejorar algunas de las características de las fabricadas con anterioridad.
La primera serie que se creó fue la denominada TTL Standard, que es conocida
por la mayoría de los fabricantes como la serie 54/74 y cuyas principales características son:
Tensión de Alimentación entre 4,5v y 5,5v (5v nominales) Temperatura de trabajo de 0 a 70ºC. Fan.Out igual a 10 Niveles de Tensión:
VIL max = 0,8 V.
VIH min = 2,0 V
VoL máx = 0,4 V
VoH mín = 2,4 V. Margen de ruido en ambos niveles, 0,4 V. Tiempo de propagación medio, 10 ns. Disipación de potencia, 10mW por función.
La serie 54 presenta prácticamente las mismas características. Se diferencia fundamentalmente en la temperatura de trabajo, que en este caso está comprendida entre –55ºC y 125ºC. Esta serie se reserva para aplicaciones especiales. Su precio es más elevado que el de la serie 74.
Tomando como referencia la serie estándar y con el fin de mejorar, principalmente, los tiempos de conmutación o la disipación de potencia o ambas cosas a la vez, los fabricantes de circuitos integrados lógicos han desarrollado las siguientes series:
a) Serie 54/74 (Low power), obteniéndose menor consumo (1 mW por función9 a
costa de sacrificar el tiempo de propagación, que en este caso pasa a ser de 33 nsgs.
b) Mediante la incorporación de un componente denominado diodo Schottky se crea la serie 54/74 (schottk), que mejora el tiempo de conmutación (3 nsgs), obteniéndose una disipación de potencia por compuerta de 19 mW aproximadamente.
24
c) Posteriormente se desarrolla la serie 54/74LS (Low-power, Schottky (LS)), cuyas características son: - Potencia disipada por compuerta, 2 mW. - Tiempo de conmutación, 5 nsgs
d) Por último, SIGNETIC ha sacado al mercado, como familia, la serie 54/74F (fast (H)), con una disipación por compuerta de 4 mW y un tiempo de propagación de 3 nsgs.
5.3 Familia Lógica CMOS Su nombre se debe a la utilización de un componente básico denominado transistor MOS (Metal-Oxido-Semiconductor). Los circuitos integrados de la familia CMOS ofrece una fuerte competencia a los de tecnología TTL, debido a las mejores características que presentan en algunos aspectos. La principal ventaja es la menor disipación de potencia por función, lo que supone una mayor densidad de integración. Por otra parte, esta familia tiene una mayor inmunidad al ruido eléctrico que la TTL. Por el contrario, los tiempos de propagación, en general, son superiores y el número de bloques integrados disponibles es menor. La tecnología CMOS es la síntesis de otras dos familias que utilizan también el transistor MOS como elemento básico. Estas son la NMOS, constituidas por transistores de canal N y la PMOS, cuyo elemento fundamental es el transistor MOS de canal P.
La letra C, que forma parte de las siglas CMOS, es la abreviatura de COS (Complementary Simetry), Esto quiere decir que la familia CMOS utiliza una estructura heterogénea, mezcla de NMOS y de la PMOS.
Las características más significativas de esta familia son: Tensión de Alimentación entre 3v y 18v Temperatura de trabajo entre –45ºC y 85ºC. Fan.Out generalmente superior a 50 Niveles de Tensión (para una tensión de alimentación de 5V):
VIL max = 1,5 V.
VIH min = 3,5 V
VoL máx = 0,05 V
VoH mín = 4,95 V. Gran inmunidad al ruido, no le afectan los impulsos del 30% de la tensión de
alimentación. Los Tiempo de propagación varían inversamente a la tensión de alimentación,
siendo de 125 nsgs para 5 V y de 45 nsgs para 15 V. Disipación de potencia por compuerta es de 10mW.
La familia CMOS básica aparece en los catálogos como serie 4000 y en ella se incluyen, además de compuertas lógicas, otros dispositivos de mayor complejidad, tales como
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contadores, registros, memorias, microprocesadores, etc. La escala de integración en estos casos son la MSI, la LSI y la VLSI.
Como en la familia TTL, dentro de la tecnología CMOS se incluyen un conjunto de series desarrolladas con posterioridad a la serie básica. Todas ellas son compatibles con las de tecnología TTL e intentan aproximarse a ésta en cuanto a tiempo de propagación, sin perder las características propias de la familia CMOS. De entre ellas se destaca la serie High-Speed CMOS, que para una alimentación de 4,5 V presenta un tiempo de propagación de 7 nsgs aproximadamente.
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4. TÉCNICAS DE SIMPLIFICACIÓN DE FUNCIONES LÓGICAS
Como se vio anteriormente, en electrónica digital es muy importante la simplificación de funciones, ya que cada función representa un circuito lógico. Estas técnicas nos permiten reducir circuitos complejos a circuitos más sencillos y fácil de manejar. Existen tres métodos básicos de simplificación de funciones: El Método Algebraico (visto antes), El Método Gráfico (Mapas de Karnaugh) y El método numérico (de Quine-McCluskey). Estudiaremos los dos últimos.
4.1 METODO GRAFICO DE MAPAS DE KARNAUGH El método gráfico de Karnaugh es una técnica sencilla y corta para manipular y simplificar expresiones booleanas. Aunque esta técnica se puede usar para cualquier número de variables, cuando una función tiene más de cuatro variables, este método presenta más problemas que soluciones. Para utilizar adecuadamente este método es necesario seguir las siguientes reglas: 1. Construir un cuadrilátero, que a su vez se divide en 2ⁿ , donde n es el número de
variables de la función. Cada división corresponde a una posible combinación entre las variables.
Mapa para 2 Variables Mapa para tres Variables
0 1 00 01 11 10
0 00 01 0 000 001 011 010
1 10 11 1 100 101 111 110
Figura 2: Mapas de Karnaugh de a) de 2 b) de 3 y c) de 4 variables
00 01 11 10
00 0000 0001 0011 0010
01 0100 0101 0111 0110
11 1100 1101 1111 1110
10 1000 1001 1011 1010
2. Tener la función en forma canónica (Mini términos o Maxiterminos)
B BC
A A
CD
AB
a) b)
a)
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3. Colocar 1 en la casilla correspondiente. (tanto si se trata de mini términos como de maxitérminos), es decir, en la casilla en donde la combinación produce un 1 a la función.
4. Realizar enlaces. Para formar los enlaces es imprescindible que los unos se encuentren
en casillas adyacentes. Existe adyacencia algebraica cuando hay dos casillas consecutivas. No se puede realizar enlaces diagonales. Un uno puede enlazarse las veces que sea posible. Es posible realizar enlaces distintos y todos estar bien hechos. El objetivo es construir el menor número de enlaces posibles y recoger el mayor número de unos en cada uno de ellos, siempre que se cumpla la condición expuesta en este mismo punto.
5. Definir los términos de cada enlace. De cada grupo se elimina la variable que interviene
con su doble valor (1 y 0). Para obtener los términos reducidos, representar las variables en forma negada, cuando el valor que le corresponda sea un 0. Cuando el valor sea un 1, aparecerán en forma directa.
6. Agrupar los términos con la función OR. Ejemplo: Simplificar, usando el método de Mapas de karnaugh, la función descrita por la tabla de verdad siguiente.
Tabla 9
a b c F
0 0 0 0 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 0 1 0 1 1 1 1 0 0 1 1 1 1
Solución: 1. Construir un cuadrilátero En este caso es un mapa de tres variables
00 01 11 10
0 000 001 011 010
1 100 101 111 110
2. Formas canónicas: Miniterminos
Maxiterminos
bc
a
cbacbacbaF
abccbabcacbacbaF
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3. Colocar los unos:
00 01 11 10
0 1 1 1
1 1 1
4. Realizar enlaces:
00 01 11 10
0 1 1 1
1 1 1
5. En el enlace 1 intervienen las combinaciones 011 y 010 vemos que el ultimo bit es el único que cambia entre una combinación y otra, luego éste se elimina quedando una sola combinación 01, como el ultimo bit corresponde a la variable c, ésta es la única que se elimina del término, quedando a negada y b sin negar. Luego el término queda: (āb) El segundo enlace se realiza con 4 unos. Y las combinaciones que intervienen son: 001, 011, 101 y 111. El único bit que no cambia entre una combinación y otra es el ultimo (1) los demás se eliminan que dando el término con una sola variable (c). 6. Agrupar términos con la función OR: ā · b + c Quedando la función simplificada como F = ā · b + c
bc
a
bc
Enlace 2
Enlace 1
a
29
4.2 METODO NUMÉRICO DE QUINE-McCLUSKEY El método de Quine-McCluskey es el adecuado para simplificar funciones de más de cuatro variables, aunque su aplicación implica un proceso más largo que en el anterior. Debido a la sistematización del método, es posible utilizar un computador con el programa adecuado para ejecutar el proceso de simplificación. Esto supone, sin duda alguna, una enorme ventaja frente al de Karnaugh. Para poder aplicar el este método, de la misma manera que en el anterior, es necesario partir de la función expresada en forma canónica en cualquiera de sus dos modos posibles. La mejor manera de ver la aplicación de este método es mediante un ejemplo. Ejemplo: Obténgase una expresión lógica mínima de las 4 variables w, x, y, z para realizar una función formada por los Mini términos: F(w,x,y,z) = ∑ (0,2,5,6,7,10,13,14,15) Solución: Para empezar, se hace una tabla listando los Mini términos en binario, ordenando a partir de los términos que tengan menos unos.
Tabla 10
# de unos
∑ Valor binario
w x y z
0 0 0 0 0 0
1 2 0 0 1 0
5 0 1 0 1 2 6 0 1 1 0 10 1 0 1 0
7 0 1 1 1 3 13 1 1 0 1 14 1 1 1 0
4 15 1 1 1 1
Segundo, se realiza una reducción: Se comparan cada uno los términos de cada fila con todas los términos de la fila siguiente. Si al comparar las combinaciones binarias se observa que sólo difieren en un bit, éste se sustituirá por un guión y el resto quedará como estaba inicialmente. Puede ocurrir que, a veces, al comparar dos términos no se produzca reducción, diremos entonces que estos términos no son reducibles.
30
Tabla 11
Repetir esta reducción tantas veces como sea posible, combinando cualquier par de términos que difieran por un solo bit.
Tabla 12
1ª Reducción 2ª Reducción
Combinación Valor Binario Combinación Valor Binario w x Y z w x y z
(0,2) 0 0 - 0 (2,6 y 10,14) - - 1 0
(2,6) 0 - 1 0 (2,10 y 6,14) - - 1 0
(2,10) - 0 1 0 (5,13 y 7,15) - 1 - 1
(5,7) 0 1 - 1 (6,7 y 14,15) - 1 1 -
(5,13) - 1 0 1 (6,7) 0 1 1 - (6,14) - 1 1 0
(10,14) 1 - 1 0
(7,15) - 1 1 1 (13,15) 1 1 - 1 (14,15) 1 1 1 -
Habiendo repetido la reducción tantas veces como sea posible, se colocan, los términos ya reducidos y los que no se pudieron reducir más, en la tabla final.
Tabla 12
w x y z 0 2 5 6 7 10 13 14 15 Combinación
0 0 - 0 x x (0,2) 0 1 - 1 x x (5,7) 1 1 1 - x x (14,15) - - 1 0 x x x x (2,6 y 10,14) - 1 - 1 x x x x (5,13 y 7,15) - 1 1 - x x x x (6,7 y 14,15)
Para determinar los términos esenciales, una columna que contiene una sola “x”, indica que el mini termino particular se puede incluir en la función lógica en conjunto. Por ejemplo, el mini termino 0 se cubrirá sólo si el grupo 00-0 se emplea. Se debe tener en cuenta las combinaciones que más términos abarcan, por ejemplo –-10 y -1-0; entre estas tres combinaciones se abarcan los términos 2, 5, 6, 7, 10, 13, 14 y 15.
Combinación Valor binario
w x y z
(0,2) 0 0 - 0
(2,6) 0 - 1 0 (2,10) - 0 1 0
(5,7) 0 1 - 1 (5,13) - 1 0 1 (6,7) 0 1 1 -
(6,14) - 1 1 0 (10,14) 1 - 1 0
(7,15) - 1 1 1 (13,15) 1 1 - 1 (14,15) 1 1 1 -
31
Ya que el empleo de los tres términos proporciona la cobertura de todos los mini términos, no se requieren términos adicionales. La expresión lógica final que produce la salida, describe con los mini términos usados.
Tabla 13
w x y z Combinación
0 0 - 0 (0,2) - - 1 0 (2,6 y 10,14) - 1 - 1 (5,13 y 7,15)
Cuando la variable sea igual a 0 se expresa como negada y cuando sea 1 como directa.
xzzyzxwF ······
32
TALLER No. 3
1. Simplificar las funciones de las tablas siguientes, usando el método de Karnaugh.
a) b) c)
A B X A B C F A B C F
0 0 0 0 0 0 0 0 0 0 1 0 1 1 0 0 1 1 0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 1 1 0 0 1 1 0 0 1 1 1
1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 0 1 1 1 1 0 1 1 1 0
2. Simplificar las siguientes funciones por el método de Karnaugh. a) F (w,x,y,z) = ∏ (0,4,7,11,12,15) b) X(a,b,c,d) = ∑ (1,2,3,5,14,15)
c) F(a,b,c) = ∑ (1,2,3,5,7)
3. Use el método de Quine-McCluskey para simplificar las siguientes funciones. a) F (w,x,y,z) = ∏ (0,4,7,11,12,15) b) X(a,b,c,d) = ∑ (1,3,5,7,14,15)
c) Y(a,b,c,d,e) = ∑ (0,1,2,3,6,7,10,11,12,13,18,19,21,26,27,28,29)
33
5. Implementación de Lógigramas o Circuitos Lógicos
Los lógigramas son circuitos que realizan funciones lógicas y se implementan con compuertas lógicas. Para implementar un circuito lógico se debe tener bien claro que función lógica realiza cada compuerta, (por ejemplo la AND es igual a un producto entre variables). Las entradas de las compuertas representan las variables y la salida el resultado de la operación lógica. Ejemplo: La función F = (a·b·ĉ + ā·c) se implementa así: Cada término de la función representa una compuerta. El termino a·b·ĉ representa una compuerta AND de tres entradas, en la cual, la variable c pasa primero por una compuerta NOT, la salida de ésta es el resultado de la operación lógica.
El termino ā·c representa una compuerta AND de dos entradas, en la cual la variable a pasa primero por una compuerta NOT, la salida de ésta es el resultado de la operación lógica.
Las salidas de ambas compuertas van a las entradas de una tercera compuerta, la cual es una OR (así lo determina el símbolo +) de dos entradas, la salida de ésta compuerta es el resultado de toda la operación que se realiza en la función.
Figura 3
Figura 4
Figura 5
34
5.1 Compuertas NAND y NOR como compuertas Universales. Todas las operaciones lógicas se pueden realizar utilizando exclusivamente compuertas NAND o compuertas NOR. En la figura siguiente se muestran las operaciones básicas AND, OR y NOT implementadas mediante estos dos tipos de compuertas.
Función Compuertas NAND Compuertas NOR
NOT
AND
OR
Figura 6
5.2 Implementación de Funciones Mediante Compuertas NAND El proceso que se debe seguir para transformar cualquier tipo de función en una expresión algebraica tal que se pueda implementar con compuertas NAND solamente es el siguiente:
a) Se debe aplicar a la expresión en su conjunto una doble inversión (postulado 9). b) Si la función es un producto, las dos negaciones deben dejarse tal cual. Si es una
suma, se elimina una de ellas mediante la aplicación del Teorema de Morgan. c) Se continúa invirtiendo doblemente los términos o partes de la función hasta que
todas las sumas y productos se conviertan en productos negados.
35
Ejemplo 1: Implementar con compuertas NAND de dos entradas, la siguiente función: D = ĀB + C
Se reemplaza cada compuerta por su equivalente NAND
Ejemplo 2: Implementar con compuertas NAND la función siguiente.
Ejemplo 3: Implementar con compuertas NAND la siguiente función
5.3 Implementación de Funciones Mediante Compuertas NOR El proceso que debe seguirse es semejante al expuesto en el apartado anterior:
a) Se aplica una doble inversión. b) Si la expresión original es una suma lógica, no se opera ninguna inversión. Si es
un producto, se elimina una de ellas por aplicación del teorema de Morgan.
YXXZYXW
YXZYXW
)(
))()()((
)(
BACBCAABD
BACBCAABD
BACBCAABD
BACBCBAD
Figura 7
Figura 8
Figura 9
YXXZYXW
YXXZYXW
36
c) Se continúa invirtiendo doblemente los términos hasta que todas las sumas y productos se hayan convertido en sumas negadas.
Ejemplo 1: Realice la siguiente función mediante compuertas NOR
F = (U + V)(X + Ŷ +Ź)
Ejemplo2: Implemente la siguiente función mediante compuertas NOR F = XŶ +Z
El término X Ŷ se puede reemplazar por
Y la expresión se puede escribir
)()(
))((
ZYXVUF
ZYXVUF
YXYX
ZYXF
ZYXF
)(
)(
Figura 10
Figura 11
37
TALLER No. 4
1. Convierta a NAND y Nor, reemplazando por su equivalente, las siguientes funciones a)
b)
c)
d)
e)
2. Convierta a Nand y Nor, algebraicamente, las siguientes funciones
a)
b)
c)
d)
e)
dbca
decab
cacba
cacba
cbba
)(
dcba
edcab
cbacb
cadba
edcba
)(
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6. DISEÑO DIGITAL Un diseño de circuito lógico se puede realizar mediante un procedimiento de paso por paso. Como sigue:
1. Obténgase una descripción verbal del problema con las definiciones lógicas claramente definidas.
2. Prepárese una tabla de verdad lógica de la
descripción verbal.
3. Obténgase de la tabla de verdad la función canónica.
4. Simplifique si es posible la función
5. Obténgase la expresión lógica simplificada.
6. Adécuese la expresión lógica a la forma deseada (como para operación NAND o NOR).
Ejemplo: Supongamos una prensa que se pone en marcha mediante la actuación simultánea de tres pulsadores: A, B y C (un solo contacto cada uno). Si se pulsan solamente dos cualquiera, la prensa funcionará, pero se activará una lámpara indicando una manipulación incorrecta. Cuando se pulse un solo dispositivo, también se encenderá la lámpara, pero no se activará la prensa. Diseñar el circuito de control correspondiente mediante compuertas NAND de tecnología TTL. Solución: El primer paso es traducir el enunciado del problema en una tabla de verdad P representa la Prensa, L la lámpara y A, B, y C los pulsadores Analizando el enunciado tenemos que: P se activará cuando dos o más pulsadores se activen L, solamente, no se activará cuando el sistema esta funcionando bien o no se a puesto a funcionar.
39
Tabla 13
A B C P L
0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 1 1 0 0 0 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 0
Las funciones canónicas son: Y la simplificación se hace por el método de Karnaugh:
00 01 11 10
0 1
1 1 1
1
La función P simplificada es: P = AB + AC + BC La función L no se puede simplificar. Para utilizar compuertas NAND exclusivamente transformaremos las funciones:
Por último, dibujamos el circuito lógico. Para su construcción serán suficientes tres bloques de la familia TTL, dos 7400 (compuertas NAND de dos entradas) y uno 7410 (compuertas NAND de tres entradas).
))(( cbacbaL
abccabcbabcaP
BC
AB
AC
BC A
)()()()(
)()())((
····
cbacbacbacbaL
cbacbacbacbaL
bcacabcbacabcbacabP
40
Figura 12
41
TALLER No. 5 1. Dibuje el diagrama lógico de cada una de las funciones del
punto 3 del taller No. 4.
2. Convierta las funciones del punto 3 del taller No. 4, en funciones NAND y NOR.
3. Diseñe un circuito que realice la multiplicación de dos
palabras, cualquiera, de 2 bits cada una. 4. Una alarma contra robos esta diseñada de modo que perciba cuatro líneas de señal de
entrada. La línea A es del interruptor secreto de control, la línea B es del censor de presión de una caja fuerte en un gabinete cerrado, la línea C es de un reloj alimentado por baterías y la línea D está conectada a un interruptor en la puerta cerrada del gabinete. Las siguientes condiciones producen un nivel alto (1 lógico) en cada línea.
A: El interruptor de control está cerrado B: La caja está en su posición normal C: El reloj marca entre la 1200 y las 1400 horas D: La puerta del gabinete está cerrada.
Diseñe el circuito que dispara la alarma contra robos cuando la caja se mueve y el interruptor de control está cerrado, o cuando el gabinete se abre después de horas hábiles, o cuando el gabinete está abierto con el interruptor de control abierto. 5. Juan y María tienen dos hijos, José y Susana. Cuando salen a comer, deben escoger si
comer en Macdonal que sólo sirven comidas rápidas o en kokorico. Antes de salir, la familia vota para elegir el sitio.
Gana la mayoría, excepto cuando los papás están de acuerdo, en cuyo caso ellos ganan. Cualquier otro empate implica ir a Kokorico. Diseñar un circuito lógico que seleccione en forma automática el sitio elegido cuando toda la familia vota.
6. Para matricularse en un colegio industrial en la modalidad de electrónica, una institución de educación secundaria ofrece una confusa información en la que se establece la necesidad de reunir todos los requisitos señalados en cualquiera de los siguientes puntos:
A. Haber estudiado en un colegio Industrial, haber elegido una materia optativa de Electrónica y tener un buen expediente académico.
B. Haber estudiado en un colegio industrial, haber elegido una materia optativa de Electrónica y tener un informe favorable del Área de electrónica.
C. Haber elegido una materia optativa de Electrónica aunque no se haya estudiado en modalidad industrial, ni se tenga un buen expediente académico.
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D. Tener un buen expediente académico y un informe favorable del área de electrónica.
E. Haber cursado una materia optativa de Electrónica aunque no se tenga un informe un informe favorable del área.
Diseñar un circuito lógico que recoja las condiciones y que los estudiantes puedan comprobar fácilmente la idoneidad para cursar el ciclo.
43
7. CÓDIGOS Un código es, en general, un conjunto de unidades de información relacionadas de forma sistemática y biunívoca con otro conjunto de signos y símbolos según unas determinadas reglas de traducción fijadas de antemano. Los códigos que se utilizan en electrónica digital son binarios, es decir, combinaciones de unos y ceros. Los códigos más comunes son:
Decimal codificado Binario (BCD)
BCD Exceso tres
Código Gray
Códigos de Detección y Corrección de errores
Código ASCII
7.1 DECIMA CODIFICADO EN BINARIO (BCD) En este código se usa el sistema binario para representar los dígitos decimales del 0 al 9, donde, cada dígito decimal se representa con cuatro bits.
Tabla 14
Decimal BCD
0 0000
1 0001
2 0010
3 0011
4 0100
5 0101
6 0110
7 0111
8 1000
9 1001
Obsérvese que el código requiere del uso de caracteres binarios de cuatro posiciones (4 bits) para representar un carácter decimal de un dígito; por lo cual este código es menos eficiente que el sistema decimal, pero tiene la ventaja de que esta dado en 1´s y 0´s, y por lo mismo, puede utilizarse en sistemas electrónicos digitales. Los siguientes son algunos ejemplos de cómo se representan los números en este código. Decimal BCD 23 0010 0011 45 0100 0101
44
876 1000 0111 0110 2575 0010 0101 0111 0101
7.2 EXCESO DE TRES El código exceso de tres (EXC3) es una forma modificada del BCD, y se muestra en la siguiente tabla para los dígitos del 0 al 9.
Tabla 14
Decimal BCD Exceso 3
0 0000 0011
1 0001 0100
2 0010 0101
3 0011 0110
4 0100 0111
5 0101 1000
6 0110 1001
7 0111 1010
8 1000 1011
9 1001 1100
Si se compara cuidadosamente los códigos BCD y Exceso tres, se verá claramente la diferencia, así como la derivación del exceso tres. Como su nombre lo indica, cada carácter codificado en el código exceso de tres es mayor numéricamente por tres respecto a la correspondencia en BCD; esto es, seis se escribe 1001 y no 0110 como corresponde a BCD. Aquí se tienen algunos ejemplos usando el código exceso de tres. Decimal BCD Exceso de tres 23 0010 0011 0101 0110 45 0100 0101 0111 1000 876 1000 0111 0110 1011 1010 1001 2579 0010 0101 0111 1001 0101 1000 1010 1100 Para pasar un número en BCD a Exceso de tres basta con sumarle (binariamente) tres al dígito en BCD y para pasar de Exceso tres a BCD se debe restar tres al dígito en Exceso tres. Ejemplo: Pasar a Exceso de tres el número que está en BCD 0101 0110 (56) 0 1 0 1 0 1 1 0 + 0 0 1 1 0 0 1 1 1 0 0 0 1 0 0 1 (Exceso de tres de 56)
45
Ejemplo: Pasar a BCD el número de exceso de tres 0111 1011 (48) 0 1 1 1 1 0 1 1 - 0 0 1 1 0 0 1 1 0 1 0 0 1 0 0 0 (BCD de 48)
7.3 CÓDIGO GRAY El código Gray se utiliza ampliamente en ordenadores o en codificadores de posición axial, mecánicos y ópticos. Es un código sin peso, y sólo cambia un bit entre cada palabra sucesiva. Se emplea como una rueda que tiene posiciones sucesivas en las cuales los datos binarios cambian sólo un bit (el código Gray sólo permite ambigüedad de una posición). Es uno de los tipos más comunes de Códigos Cíclicos1 y tiene la característica de que las palabras de código para dos números consecutivos difieren sólo en un bit. Es decir, la distancia entre dos palabras de código es 1. En general, la distancia entre dos palabras de código binario es igual al número de bits en que difieren las dos palabras. Para convertir una palabra binaria a código Gray se debe seguir el siguiente procedimiento: 1. El MSB de la palabra binaria será el mismo que la palabra en código Gray. 2. Se deben comparar los dígitos de la palabra binaria (empezando con el MSB) con el
dígito que queda a su inmediata derecha y si son iguales el dígito en código Gray será cero (0) y si son diferentes el dígito en código Gray será uno (1). La posición que ocupa es la misma que estaba ocupando el dígito de la derecha inmediata.
Ejemplo: Convertir a código Gray las palabras binarias a) 100111 y b) 11011 Solución: a) Binario 1 0 0 1 1 1 Gray 1 1 0 1 0 0
b) Binario 1 1 0 1 1 Gray 1 0 1 1 0 Para convertir una palabra en código Gray a una palabra binaria se debe seguir el siguiente procedimiento:
1 Un código Cíclico se puede definir como cualquier código en el que, para cualquier palabra de código, un corrimiento circular produce otra palabra del código.
46
1. El MSB de la palabra binaria será el mismo que la palabra en código Gray. 2. Se debe comparar el MSB del Gray con el dígito que queda a la inmediata derecha del
MSB de la palabra binaria y el si son iguales el dígito en código Gray será el cero (0) y si son diferentes el dígito en código Gray será el uno (1). La posición que ocupa es la misma que estaba ocupando el dígito de la derecha inmediata de la palabra binaria.
3. El paso dos se repite para el resto de dígitos. Ejemplo: Convertir a palabras binarias las palabras en código Gray a) 101011 y b) 110110 Solución: a) Gray 1 0 1 0 1 1 Binario 1 1 0 0 1 0 b) Gray 1 1 0 1 1 0 Binario 1 0 0 1 0 0
7.4 CÓDIGO ASCII El código ASCII es el código alfanumérico más utilizado en las aplicaciones de cómputo. Sus siglas en ingles significan, Código Estándar Americano para Intercambio de Información, se pronuncia “aski”. El código ASCII tiene 7 bits y con frecuencia usa un octavo bit para disponer de la detección de errores. Este código permite la representación de mayúsculas y minúsculas en caracteres alfabéticos, caracteres especiales( por ejemplo +, =, ¿, %, etc.,) y más de 30 comandos u operaciones de control (por ejemplo inicio de mensaje, fin de mensaje, retorno de carro, salto de línea, etc.,). En La tabla siguiente se muestra el código ASCII para dígitos decimales, caracteres alfabéticos y algunos caracteres especiales. La convención de numeración ASCII tiene una secuencia de izquierda a derecha, tal que el bit de la posición 6es la posición de mayor nivel. La misma representación de código se puede usar con cinta de papel perforada, cinta magnética, disco magnético, impresoras de alta velocidad, algún equipo de teletipo, y así sucesivamente. Usando 7 bits se permiten hasta 27 ó 128 combinaciones de código, más que suficiente para proporcionar las letras alfabéticas minúsculas, mayúsculas, numerales, caracteres especiales y un cierto número de señales de control. Si los datos alfanuméricos se leen de una cinta
47
magnética, por ejemplo, cada carácter entra a la computadora como código ASCII a ocho bits, tal que el mensaje sea:
START 1 Se recibirá como el binario: S T A R T 1 101 0011 101 0100 100 0001 101 0010 101 0100 011 0001 El mensaje también, podría ser el siguiente dato hexadecimal: S T A R T 1 53 54 41 52 54 31 En otras palabras, los datos alfanuméricos se pueden almacenar como una palabra de ocho bits (byte2), o bien una palabra de dos dígitos hexadecimales. Cada carácter alfanumérico mantenido en la memoria de la computadora requiere entonces dos dígitos hexadecimales (o un byte)
2 Un byte es un grupo de ocho (8) bits.
48
Tabla 16
MSB Hex.
Bin.
0 000
1 001
2 010
3 011
4 100
5 101
6 110
7 111
LSB
Hex.
Bin.
0 0000
NUL DLE SP 0 @ P · p
Hex.
Bin.
1 0001
SOH DC1 ! 1 A Q a q
Hex.
Bin.
2 0010
STX DC2 ” 2 B R b r
Hex.
Bin.
3 0011
ETX DC3 # 3 C S c s
Hex.
Bin.
4 0100
EOT DC4 $ 4 D T d t
Hex.
Bin.
5 0101
END NAK % 5 E U e u
Hex.
Bin.
6 0110
ACK SYN & 6 F V f v
Hex.
Bin.
7 0111
BEL ETB , 7 G W g w
Hex.
Bin.
8 1000
BS CAN ( 8 H X h x
Hex.
Bin.
9 1001
HT EM ) 9 I Y i y
Hex.
Bin.
A 1010
LF SUB * : J Z j z
Hex.
Bin.
B 1011
VT ESC + ; K [ k
Hex.
Bin.
C 1100
FF FS , < L \ l |
Hex.
Bin.
D 1101
CR GS - = M ] m
Hex.
Bin.
E 1110
SO RS . > N n
Hex.
Bin.
F 1111
SI US / ? O _ o DEL
49
7.5 CÓDIGOS PARA DETECCION Y CORRECCION DE ERRORES Un error en un dato binario se define como un valor incorrecto en uno o más bits. Un error simple es un valor incorrecto en un solo bit, mientras que un error múltiple se refiere a la existencia de uno o más bits incorrectos. Los errores pueden deberse a fallas del hardware, interferencia externa (ruido) u otros eventos no deseados. La información se puede codificar mediante códigos especiales que permitan la detección e incluso la corrección de ciertas clases de errores. El error se detecta o corrige si se produce en un solo bit de la combinación. La posibilidad de que se origine en dos bits a la vez es muy remota. El número mínimo de bits por combinación es de cinco. Un medio muy común para detectar errores es el uso de bits de paridad. La paridad puede ser par o impar, y la suma de un bit de paridad (1 ó 0 binario) hará que el número total de 1´s en una combinación (código) sea un número impar o par, respectivamente. El bit de paridad se agrega a la derecha del código. En paridad par, el bit de paridad añadido hará del número total de 1´s una cantidad par En paridad impar, el bit de paridad añadido hará del número total de 1´s una cantidad impar. Ejemplo: Determinar el bit de paridad en los siguientes valores BCD con la paridad indicada. 1001, 1000, 0001,1010, 0110. BCD Bit de Paridad par Bit de Paridad impar 1001 0 1 1000 1 0 0001 1 0 1010 0 1 0110 0 1 Con la paridad de bit es posible detectar un error simple. Sin embargo, debe aclararse que si ocurre más de un error puede no detectarse con este método. Los códigos detectores más comunes son los de paridad y los de dos entre cinco y dos entre siete o biquinario. Los códigos correctores proporcionan el lugar que ocupa el bit erróneo. Mediante el circuito adecuado se puede corregir automáticamente el fallo detectado en la información recibida. Se utilizan fundamentalmente en procesos industriales. El código corrector más utilizado es el HAMMING, el cual cada combinación está formada por siete bits, y para su construcción se parte también de los de la familia BCD.
50
La técnica Hamming proporciona un medio ordenado para añadir uno o más bits de paridad a un carácter de datos para permitir la detección de errores, o ambos, detección y corrección. La detección y corrección de errores para el código BCD requiere añadir tres bits de paridad para proporcionar la distancia Hamming mínima necesaria de tres. Esto quiere decir que para transmitir una palabra BCD en código Hamming se disponen de 7 bits, 4 del BCD y tres de paridad, como se muestra a continuación: Posición de bit b1 b2 b3 b4 b5 b6 b7 p1 p2 D p4 C B A Los bits b1, b2 y b4, son los bits de paridad y los bits b3, b5, b6 y b7, pertenecen a la palabra original en BCD. Los bits p1, p2 y p4, permiten la detección y corrección de errores simples de bit. Estos se agrupan en su posición para formar paridad como sigue: p1 se elige paridad par con los bits b3, b5 y b7 p2 se elige paridad par con los bits b3, b6 y b7 p4 se elige paridad par con los bits b5, b6 y b7 Para deducir el valor lógico de los bits de paridad se aplica las siguientes formulas:
p1 = b3 b5 b7
p2 = b3 b6 b7
p4 = b5 b6 b7 La tabla siguiente muestra la lista completa de los 4 bits del código BCD.
Tabla 17
Decimal b1 b2 b3 b4 b5 b6 b7
p1 p2 D p4 C B A
0 0 0 0 0 0 0 0
1 1 1 0 1 0 0 1
2 0 1 0 1 0 1 0
3 1 0 0 0 0 1 1
4 1 0 0 1 1 0 0
5 0 1 0 0 1 0 1
6 1 1 0 0 1 1 0
7 0 0 0 1 1 1 1
8 1 1 1 0 0 0 0
9 0 0 1 1 0 0 1
Las columnas sombreadas corresponden al código BCD natural el resto al de los respectivos bit de paridad aplicando las formulas anteriores. Ejemplo de aplicación: Considérese la transmisión del dígito decimal 3 (0011), en código Hamming se debe aplicar la tabla o fórmula para saber los bits de paridad
51
p1 = b3 b5 b7 = 0 0 1 = 1
p2 = b3 b6 b7 = 0 1 1 = 0
p4 = b5 b6 b7 = 0 1 1 = 0 El código Hamming queda 1000011 Si cualquier de los tres bit de paridad no proporciona la paridad par, entonces se tiene un error de bit simple. Más aún, indica el bit del error. La tabla siguiente se puede usar para determinar cuál posición de bit tiene el error, de tal forma que se puede corregir.
Tabla 18
p4 p2 p1 Posición de bit
con falla
0 0 0 Ninguno
0 0 1 1
0 1 0 2
0 1 1 3
1 0 0 4
1 0 1 5
1 1 0 6
1 1 1 7
Para el ejemplo anterior supóngase que se recibe el código 1000001 Se deben verificar los bits de paridad, para ver si hubo un error Posición de bit b1 b2 b3 b4 b5 b6 b7 p1 p2 D p4 C B A 1 0 0 0 0 0 1
p1 b3 b5 b7 = 1 0 0 1 = 0
p2 b3 b6 b7 = 0 0 0 1 = 1
p4 b5 b6 b7 = 0 0 0 1 = 1 Como se puede notar el código de verificación resultante es 011, correspondiente al bit b6, quiere decir que este es el bit de error. Luego la palabra corregida debe ser: 1000011.
52
TALLER No. 6
1. Escriba los siguientes números Decimales en código BCD: a) 2573 b) 9287 c) 362
2. Escriba una lista de los números BCD del 0 al
15
3. Convierta a decimal los siguientes números que están en código BCD: a) 10010011 b) 110111 c) 1010010001
4. Convierta a código Exceso de tres las palabras del punto anterior
5. Convierta a BCD las palabras escritas en código exceso de tres:
a) 11000011 b) 01011001 c) 1011
6. Escriba los siguientes números Decimales en código de Exceso de tres: a) 279 b) 381 c) 2176
7. Escríbase el carácter decimal 29 usando el código ASCII (en forma Hexadecimal).
8. Escríbase las siguientes expresiones de caracteres usando el código ASCII (en
forma Hexadecimal).
a) DIGITAL b) A + B c) Electrónica 1
9. Convierta a código Hamming los siguientes códigos: a. Decimal 4 b. Decimal 23 c. Binario 10111 d. Hexadecimal 2B e. El ASCII de Ω
10. Verifique si hubo error en los siguientes códigos hamming
a) 0000011 b) 1100110 c) 1110000 d) 1011001 e) 0100010
11. Consultar: Códigos de corrección de errores Reed-Solomon
53
8. ARITMÉTICA BINARIA 8.1 SUMA 8.1.1 SUMA BINARIA: Es mucho más Simple que
la suma decimal. Para realizar la suma binaria se debe tener en cuenta la siguientes reglas:
0 + 0 = 0 0 + 1 = 1 1 + 0 = 1 1 + 1 = 0 y se lleva 1
El mayor dígito posible en cualquier posición binaria es el 1, así como el mayor dígito en decimal es el 9, por eso cuando sumamos 1 + 1 nos da igual a 10, que se lee 0 y llevamos 1; donde éste, por supuesto, se añade a la siguiente posición de orden mayor. Ejemplo : 1 0 0 1 0 0 (36) 1 0 1 1 0 1 1 (91)
+0 1 0 1 1 0 (22) +1 0 1 1 0 1 0 (90) 1 1 1 0 1 0 (58) 1 0 1 1 0 1 0 1 (181)
1 1 0 1 1 1 0 1 1 (443) +1 0 0 1 1 1 0 1 1 (315) 1 0 1 1 1 1 0 1 1 0 (758) Ejemplo: Súmese los siguientes números binarios: 00011, 01010, 00011 y 00110 La suma se debe realizar por grupos, Luego, se suma los resultados 0 0 0 1 1 0 0 0 1 1 0 1 1 0 1 +0 1 0 1 0 +0 0 1 1 0 +0 1 0 0 1 0 1 1 0 1 0 1 0 0 1 1 0 1 1 0
8.1.2 SUMA HEXADECIMAL: En contraste con la simplicidad del binario, en que el
bit de suma sólo puede ser 0 ó 1, el dígito de suma en hexadecimal puede ser cualquiera de 15 dígitos, para las 256 combinaciones (correspondiente a sumar todos los dígitos entre si). Lo más conveniente, en este caso, es consultar la tabla de suma durante los primeros intentos al sumar números hexadecimales.
54
Tabla 19: Tabla de suma Hexadecimal
+ 0 1 2 3 4 5 6 7 8 9 A B C D E F
0 0 1 2 3 4 5 6 7 8 9 A B C D E F
1 1 2 3 4 5 6 7 8 9 A B C D E F 10
2 2 3 4 5 6 7 8 9 A B C D E F 10 11
3 3 4 5 6 7 8 9 A B C D E F 10 11 12
4 4 5 6 7 8 9 A B C D E F 10 11 12 13
5 5 6 7 8 9 A B C D E F 10 11 12 13 14
6 6 7 8 9 A B C D E F 10 11 12 13 14 15
7 7 8 9 A B C D E F 10 11 12 13 14 15 16
8 8 9 A B C D E F 10 11 12 13 14 15 16 17
9 9 A B C D E F 10 11 12 13 14 15 16 17 18
A A B C D E F 10 11 12 13 14 15 16 17 18 19
B B C D E F 10 11 12 13 14 15 16 17 18 19 1A
C C D E F 10 11 12 13 14 15 16 17 18 19 1A 1B
D D E F 10 11 12 13 14 15 16 17 18 19 1A 1B 1C
E E F 10 11 12 13 14 15 16 17 18 19 1A 1B 1C 1D
F F 10 11 12 13 14 15 16 17 18 19 1A 1B 1C 1D 1E
Ejemplos: sumar los siguientes números hexadecimales
a) 2 1 A b) 7 2 C c) 2 0 7 A 3 5 2 A 3 F 8 1 9 4 5 6 C 1 1 6 B A 2 0 E
55
8.2 RESTA 8.2.1 Resta Binaria: Para realizar la resta binaria se debe tener en cuenta las
siguientes reglas:
Tabla 20
Minuendo Sustraendo Diferencia
0 0 0
0 1 1 1
1 0 1
1 1 0
Ejemplos: 1 1 1 1 1
1 1 0 (Minuendo) 1 0 1 1 0 (22) 1 1 0 1 1 0 0 1 (217) -0 1 0 (Sustraendo) -0 1 0 1 0 (10) -1 0 1 0 1 0 1 1 (171)
1 0 0 (Diferencia) 0 1 1 0 0 (12) 0 0 1 0 1 1 1 0 (46) Una manera de ayudar a simplificar la resta, es leer los números en grupos. Esto ayuda en algunas ocasiones. 1 0 0 1 1 0 0 1 1 1 0 1 1 0 0 1 1 0 0 1 1 1 0 1 -0 1 0 1 0 1 1 1 0 0 1 0 -0 1 0 1 -0 1 1 1 -0 0 1 0 0 1 0 0 0 0 1 0 1 0 1 1 Respuesta: 0 1 0 0 0 0 1 0 1 0 1 1 8.2.2 Representación de un Numero con Signo: El signo de los números
almacenados en los sistemas digitales se especifica mediante un dígito llamado Bit de Signo (BS), que por lo general se coloca en la posición de extrema izquierda de los dígitos del número.
Los números positivos se especifican con un dígito de signo igual a cero y los negativos, con un dígito de signo igual a 1. Ver tabla 9
Caso especial. El
minuendo es menor
que el sustraendo. Se
lee 1 y llevo 1
acarreo
Magnitud BS
56
Tabla 21
Signo Decimal Binario en Magnitud y Signo
Complemento a dos
Complemento a uno
+15 0.1111 0.1111 0.1111
+14 0.1110 0.1110 0.1110
+13 0.1101 0.1101 0.1101
+12 0.1100 0.1100 0.1100
+11 0.1011 0.1011 0.1011
+10 0.1010 0.1010 0.1010
+9 0.1001 0.1001 0.1001
+8 0.1000 0.1000 0.1000
+7 0.0111 0.0111 0.0111
+6 0.0110 0.0110 0.0110
+5 0.0101 0.0101 0.0101
+4 0.0100 0.0100 0.0100
+3 0.0011 0.0011 0.0011
+2 0.0010 0.0010 0.0010
+1 0.0001 0.0001 0.0001
0 0.0000 0.0000 0.0000
(1.0000)
-1 1.0001 1.1111 1.1110
-2 1.0010 1.1110 1.1101
-3 1.0011 1.1101 1.1100
-4 1.0100 1.1100 1.1011
-5 1.0101 1.1011 1.1010
-6 1.0110 1.1010 1.1001
-7 1.0111 1.1001 1.1000
-8 1.1000 1.1000 1.0001
-9 1.1001 1.0111 1.0110
-10 1.1010 1.0110 1.0101
-11 1.1011 1.0101 1.0100
-12 1.1100 1.0100 1.0011
-13 1.1101 1.0011 1.0010
-14 1.1110 1.0010 1.0001
-15 1.1111 1.0001 1.0000
8.2.3 Operación con Complemento: Una técnica para efectuar la resta en los
diversos sistemas numéricos, es el uso de los complementos de los números. La resta de un número N2 de un número N1, se puede efectuar por la suma del complemento del número N2 al número N1. El uso del complemento es fundamental para que la computadora realice esta operación matemática.
El complemento que se utiliza es el complemento a la base y el complemento disminuido a una base.
57
El complemento a la base de un dígito es el dígito que le hace falta para llegar a la base, por ejemplo el complemento a la base del número decimal 7 es el 3. Por que a 7 le hacen falta 3 para llegar a 10 que es la base.
El complemento disminuido a una base de un dígito es el dígito que le hace falta para llegar a la base menos 1; por ejemplo el complemento disminuido del decimal 6 es 3, por que a 6 le hace falta 3 para llegar a 9 que es la base menos 1.
8.2.4 Complementos Binarios: Los complementos binarios incluyen el complemento
de base, o complemento a dos, y el complemento a la base disminuida, o complemento a uno de un número binario.
Los complementos binarios son más fáciles de identificar, ya que, sólo tiene dos dígitos (0 y 1).
El complemento a uno del 0 es el 1 y el complemento a uno de 1 es el 0. Como es evidente, el complemento a uno de un dígito binario es su opuesto.
El complemento a dos de un número binario es, entonces, el complemento a uno de ese número más uno.
Ejemplo: Obtener los complementos a uno y a dos de los siguientes números. a) 1 0 1 1 0 1 b) 1 1 0 1 1 0 1 0 1 c) 1 0 1 0 1 1 0 0 Solución: a) b) c) 1 0 1 1 0 1 1 1 0 1 1 0 1 0 1 1 0 1 0 1 1 0 0 Complemento a 1= 0 1 0 0 1 0 0 0 1 0 0 1 0 1 0 0 1 0 1 0 0 1 1 Complemento a 2= 0 1 0 0 1 0 0 0 1 0 0 1 0 1 0 0 1 0 1 0 0 1 1 + 1 + 1 + 1 Complemento a 2= 0 1 0 0 1 1 0 0 1 0 0 1 0 1 1 0 1 0 1 0 1 0 0
8.2.5 Complementos Hexadecimales: Existe complemento a dieciséis (16) y a quince (15). El complemento a 15 de un dígito hexadecimal se forma de tal manera que sumados el dígito y su complemento dan 15, y el complemento a 16 es el complemento a 15 más uno.
Ejemplo: Obtener los complementos a 15 y a 16 de los siguientes números. a) 1 A 6 b) A B 3 c) 4 0 2 D Solución: a) b) c) 1 A 6 A B 3 4 0 2 D Complemento a 15= E 5 9 5 4 C B F D 2
58
Complemento a 16= E 5 9 5 4 C B F D 2 + 1 + 1 + 1 Complemento a 16= E 5 A 5 4 D B F D 3
8.3 RESTA CON COMPLEMENTOS
8.3.1 Binaria: Para realizar la resta binaria con complemento se debe primero sacarle
el complemento al sustraendo y luego sumarle el minuendo. Se puede realizar de dos formas con complemento a uno y con complemento a dos. Con complemento a uno el ultimo bit (MSB) de la respuesta se convierte en un acarreo cíclico y pasa a sumarse al primer bit (LSB) de la misma. Ejemplo: 1 1 0 (minuendo) -0 1 1 (sustraendo) Complemento a uno = 1 0 0 1 1 0 +1 0 0 1 0 1 0 +1 0 1 1 Restar a) 110010 b) 111001010 - 101101 -110110101 Solución: a) Minuendo 1 1 0 0 1 0 b) 1 1 1 0 0 1 0 1 0 Sustraendo 1 0 1 1 0 1 1 1 0 1 1 0 1 0 1 Complemento a uno 0 1 0 0 1 0 0 0 1 0 0 1 0 1 0 1 1 0 0 1 0 1 1 1 0 0 1 0 1 0 +0 1 0 0 1 0 +0 0 1 0 0 1 0 1 0 1 0 0 0 1 0 0 1 0 0 0 0 1 0 1 0 0 + 1 + 1 0 0 0 1 0 1 0 0 0 0 1 0 1 0 1 Con el complemento a dos el procedimiento cambia un poco. Primero se le saca el complemento a dos al sustraendo, luego se suma con el minuendo y al resultado de la suma se desprecia el último bit, el número resultante es la diferencia.
59
Tomemos el ejemplo anterior y restémoslo por este método: Restar a) 110010 b) 111001010 - 101101 -110110101 Solución: a) Minuendo 1 1 0 0 1 0 b) 1 1 1 0 0 1 0 1 0 Sustraendo 1 0 1 1 0 1 1 1 0 1 1 0 1 0 1 Complemento a uno 0 1 0 0 1 0 0 0 1 0 0 1 0 1 0 + 1 + 1 Complemento a dos 0 1 0 0 1 1 0 0 1 0 0 1 0 1 1 1 1 0 0 1 0 1 1 1 0 0 1 0 1 0
+ 0 1 0 0 1 1 +0 0 1 0 0 1 0 1 1 1 0 0 0 1 0 1 1 0 0 0 0 1 0 1 0 1
Diferencia = 0 0 0 1 0 1 0 0 0 0 1 0 1 0 1
8.3.2 Resta Hexadecimal: Se realiza similar que la binaria. Se saca el complemento al sustraendo y se le suma al minuendo, luego la diferencia es el resultado de la suma.
Ejemplos: Restar los siguientes números Hexadecimales usando el método de complemento a 15 y a 16: a) 423 – 1A6 b) C51 - AB3 Solución: Con complemento a 15
a) Minuendo 4 2 3 b) C 5 1 Sustraendo 1 A 6 A B 3 Complemento a 15 E 5 9 5 4 C a) 4 2 3 b) C 5 1
E 5 9 5 4 C 1 2 7 C 1 1 9 D
+ 1 + 1 Diferencia 2 7 D 1 9 E
Con complemento 16
a) Minuendo 4 2 3 b) C 5 1 Sustraendo 1 A 6 A B 3 Complemento a 15 E 5 9 5 4 C + 1 + 1
Ignorar
60
Complemento a 16 E 5 A 5 4 D
4 2 3 C 5 1 E 5 A 5 4 D
1 2 7 D 1 1 9 E Diferencia 2 7 D 1 9 E
8.4. MULTIPLICACIÓN
8.4.1. Multiplicación Binaria: Es mucho más fácil que en cualquier otro sistema. Esto se ve cuando se considera que el dígito de multiplicación sólo puede ser 0 ó 1. El procedimiento es exactamente igual que en la multiplicación decimal.
Ejemplo: 1 1 0 1 0 1 (multiplicando) X 1 1 1 ( Multiplicador) 1 1 0 1 0 1 + 1 1 0 1 0 1 1 1 0 1 0 1 1 0 1 1 1 0 0 1 1 ( Producto)
8.4.2. Multiplicación Hexadecimal: Para realizar la multiplicación hexadecimal se utiliza la tabla de multiplicar siguiente.
Tabla 22: Tabla de Multiplicar en Hexadecimal
x 0 1 2 3 4 5 6 7 8 9 A B C D E F
0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
1 0 1 2 3 4 5 6 7 8 9 A B C D E F
2 0 2 4 6 8 A C E 10 12 14 16 18 1A 1C 1E
3 0 3 6 9 C F 12 15 18 1B 1E 21 24 27 2A 2D
4 0 4 8 C 10 14 18 1C 20 24 28 2C 30 34 38 3C
5 0 5 A F 14 19 1E 23 28 2D 32 37 3C 41 46 4B
6 0 6 C 12 18 1E 24 2A 30 36 3C 42 48 4E 54 5A
7 0 7 E 15 1C 23 2A 31 38 3F 46 4D 54 5B 62 69
8 0 8 10 18 20 28 30 38 40 48 50 58 60 68 70 78
9 0 9 12 1B 24 2D 36 3F 48 51 5A 63 6C 75 7E 87
A 0 A 14 1E 28 32 3C 46 50 5A 64 6E 78 82 8C 96
B 0 B 16 21 2C 37 42 4D 58 63 6E 79 84 8F 9A A5
C 0 C 18 24 30 3C 48 54 60 6C 78 84 90 9C A8 B4
D 0 D 1A 27 34 41 4E 5B 68 75 82 8F 9C A9 B6 C3
E 0 E 1C 2A 38 46 54 62 70 7E 8C 9A A8 B6 C4 D2
F 0 F 1E 2D 3C 4B 5A 69 78 87 96 A5 B4 C3 D2 E1
61
Ejemplo: Calcular 5C2A x 71D0 Multiplicando 5 C 2 A Multiplicador 7 1 D 0 0 0 0 0 4 A E 2 2 5 C 2 A 2 8 5 2 6 Producto 2 8 F 9 6 C 2 0
8.5. DIVISIÓN 8.5.1. División Binaria: Así como la multiplicación, se verá que la binaria es simple de
realizar. De nuevo, esto se debe a que se puede dividir sólo entre una parte de un número a la vez, o entre ninguno. No es posible otros cocientes diferentes a 1 ó 0.
El procedimiento es igual que en la división decimal.
Ejemplo: Dividir 1110111 entre 1001
8.5.2. División Hexadecimal: Esta operación al igual que en los otros sistemas, se debe tener conocimiento de la multiplicación y la resta. El procedimiento es el mismo que en la división decimal.
Ejemplo: Dividir 27FCA entre 3E
Productos Parciales
1 1 1 0´ 1 1 1
1 0 0 1
0 1 0 1 1
1 0 0 1
0 0 1 0 1 1
1 0 0 1
0 0 1 0
1 0 0 1
1 1 0 1
Residuo
(Divisor) (Dividendo)
2 7 F` C A
2 6 C
0 1 3 C
1 3 6
0 0 6 A
3 E
A 5 1
(Residuo)
(Divisor) (Dividendo)
62
TALLER No. 7
1. Realice las siguientes sumas Binarias: a) 1101110 + 0101101 b) 1110110 + 1111011 c) 101101 + 111011 2. Realice las siguientes Resta Binarias: a) 110110 - 010101 b) 111011 - 111011 c) 10101 - 10011 3. Obtenga los complementos a 1 y a dos de los siguientes números binarios: a)
1001111 b) 1010011 c) 1110010 4. Realice las siguientes Resta Binarias utilizando el complemento a 1: a) 101010 - 110101 b) 11011 - 01111 c) 11101 - 10001 5. Realice las siguientes Resta Binarias utilizando el complemento a 2: a) 1101010 - 1010101 b) 111011 - 011011 c) 10101 – 11101 6. Realice las siguientes multiplicaciones Binarias: a) 101110 x 1101 b) 111101101 x 111011 c) 111010 x 11011 7. Realice las siguientes Divisiones Binarias: a) 1101101 ÷ 110 b) 1110111 ÷ 10111 c) 1110110 ÷ 1110 8. Realice las siguientes sumas Hexadecimales: a) 234 + 1F b) B42 + D25 c) 6E + 86 9. Obtenga los complementos a 15 y a 16 de los siguientes números Hexadecimales: a)
423 b) AD1 c) 112E 10. Realice las siguientes Resta Hexadecimales utilizando los complementos a 15 y a 16:
a) 245 – 3B b) 2C3 – F1 c) 495 – 6E
11. Realice las siguientes multiplicaciones Hexadecimal: a) 2F x 2C b) 2B x 42 c) 78 x 35
12. Realice las siguientes Divisiones Binarias: a) 1C ÷ 2B b) 9A ÷ 5F
63
9. CIRCUITOS COMBINACIONALES Un circuito combinacional es aquel que ésta formado por funciones lógicas elementales que tiene un número de entradas y otro de salida y los valores de éstas dependen exclusivamente del estado que adopten las entradas y de su constitución interna. Son ejemplos de circuitos combinacionales de aplicación general: Codificadores Decodificadores Multiplexores Demultiplexores Comparadores Sumadores Generadores y detectores de paridad Convertidores de Código.
9.1 CODIFICADORES Un codificador es un circuito combinacional formado por 2ⁿ entradas y n salidas cuya función es tal que cuando una sola entrada adopta un determinado valor lógico (0 ó 1, según las propiedades del circuito) las salidas representan en binario el número de orden de la entrada que adopte el valor activo (0 ó 1). Otra definición es: Modulo lógico combinatorio que asigna un código de salida único (un número binario) a cada señal de entrada aplicada al dispositivo. Existen codificadores con entradas mutuamente excluyentes; es decir, una y sólo una de las líneas de entrada está activada en un instante en particular; nunca están activadas al mismo tiempo más de una entrada. En este caso, las combinaciones de entradas que nunca ocurren se pueden utilizar como condiciones prescindibles (no importa). Un ejemplo es el mostrado por la tabla 23:
Tabla 23
Entradas Salidas
A3 A2 A1 A0 S1 S0
0 0 0 1 0 0 0 0 1 0 0 1 0 1 0 0 1 0 1 0 0 0 1 1
En este caso el valor activo es el uno.
64
Las funciones que definen el circuito son: S1 = A2 + A3 S0 = A1 + A3 Las combinaciones que tienen una x son términos de no importa Otro tipo de codificador es el CODIFICADOR CON PRIORIDAD. Este codificador permite que varias líneas de entrada estén activadas al mismo tiempo y envía el valor binario del subíndice de la línea de entrada con mayor prioridad. Para que el diseño sea más sencillo, se asigna la máxima prioridad al subíndice más alto, la siguiente prioridad al segundo subíndice más alto, etcétera. Consideremos el codificador con prioridad de la figura siguiente. Las líneas de entrada se codifican como:
Ao A1
Xo 0 0
X1 0 1
X2 1 0
X3 1 1
Si ninguna línea de entrada está activada, el codificador con prioridad produce (A1Ao) = (00). Si sólo está activada una línea, el codificador produce el valor binario del subíndice de la línea activa. Si está activa más de una línea de entrada, el codificador envía el valor binario del máximo subíndice de las líneas activas. A continuación se muestra la tabla de verdad para el codificador. (Tabla 24) Observe que las dos líneas de salida adicionales indican que ninguna línea está activa (EO = 1) y que una o más entradas están activas (GS = 1).
11 10 01 00
x x
x x x 1
00
01
x x x x
x x x 1
11
10
A1 A0 A3 A2
A2
A3
11 10 01 00
x 1 x
x x x
00
01
x x x x
x x x 1
11
10
A1 A0 A3 A2
A3
A1
Codificador
con
prioridad
4 a 2
Xo X1
X2
X3
Ao
A1
GS EO
Figura 13
65
Mapa de Karnaugh Para las salidas A1 y Ao Las funciones simplificadas son : A1 = X2 + X3 y Ao = X3 + X1X’2 __ _____________ y EO = GS = ( X3 + X2 + X1 + Xo) La s dos funciones de salida A1 y Ao son independientes de Xo. Observe que el codificador con prioridad puede realizar la tabla de verdad mostrada.
1 1
1 1
1 1 1
1 1 1
00
01
11 10
X1Xo
X3X2
00 01 11 10
1 1 1
1 1 1
1 1 1
1 1 1
00
01
11 10
X1Xo
X3X2
00 01 11 10
X3 X2 X3
X1 X2
Figura 14
Circuito lógico para el codificador con prioridad de cuatro líneas a dos líneas.
66
Tabla 24
Entradas Salidas
X3 X2 X1 Xo A1 Ao GS EO
0 0 0 0 0 0 0 1
0 0 0 1 0 0 1 0
0 0 1 0 0 1 1 0
0 0 1 1 0 1 1 0
0 1 0 0 1 0 1 0
0 1 0 1 1 0 1 0
0 1 1 0 1 0 1 0
0 1 1 1 1 0 1 0
1 0 0 0 1 1 1 0
1 0 0 1 1 1 1 0
1 0 1 0 1 1 1 0
1 0 1 1 1 1 1 0
1 1 0 0 1 1 1 0
1 1 0 1 1 1 1 0
1 1 1 0 1 1 1 0
1 1 1 1 1 1 1 0
Son ejemplos de codificadores MSI estándar los circuitos integrados 74147 y 74148 son codificadores con prioridad modulares muy utilizados. Ambos dispositivos son de tecnología TTL y tienen entradas y salidas activas bajas.
El 74148 es un dispositivo de 8 líneas de entradas y tres de salida. Con un solo dispositivo de estas características es posible codificar en binario los ocho primeros números del sistema decimal; sin embargo es posible conectar en cascada varios dispositivos para codificar una cantidad mayor de números. En cualquier caso en estos circuitos las entradas
Figura 15
67
y salidas deben estar relacionadas mediante la expresión: N = 2ⁿ, donde N es el número de entradas y n es el número de salidas.
9.2 DECODIFICADORES Los decodificadores realizan la función contraria a los codificadores. Un decodificador selecciona una de las salidas dependiendo de la combinación binaria presente a la entrada. Un decodificador n a 2ⁿ es una red lógica combinatoria de varias salidas, con n líneas de entrada y 2ⁿ señales de salida.
Para cada posible condición de entrada, una y sólo una señal de salida tendrá el valor lógico 1. Por tanto, podemos considerar el codificador n a 2ⁿ como un generador de mini términos, donde cada salida corresponde precisamente a un mini término. Los decodificadores se utilizan para cosas como interrogar la memoria a fin de elegir una palabra especifica de las que están disponibles, convertir códigos (por ejemplo, binario a decimal) y direccionar datos. La tabla 25 es la tabla de verdad de un decodificador de dos entradas y cuatro salidas.
Tabla 25
A1 Ao S3 S2 S1 So
0 0 1 1 1 0 0 1 1 1 0 1 1 0 1 0 1 1 1 1 0 1 1 1
De la tabla obtenemos las siguientes ecuaciones. S3 = A’1 + A’o S2 = A’1 + Ao S1 = A1 + A’o So = A1 + Ao El circuito resultante es:
Decodificador
n a 2ⁿ
Xo X1
Xn-1
Yo Y1
Y2ⁿ-1
LSB
MSB
Figura 16
68
Los Decodificadores se pueden usar para implementar funciones lógicas. Las señales de salida del decodificador en forma complementada son adecuadas para su procesamiento posterior mediante la lógica NAND. por ejemplo, si F(A,B,.....,Z) = mi + mj + ....+ mk Entonces, por ejemplo por el teorema de morgan,
Podemos implementar esta función mediante compuertas NAND de k entradas y un decodificador con salidas activas bajas. Otra forma de utilizar el decodificador es considerar que cada salida representa un maxitérmino de una función. Por tanto, podemos implementar una función a partir de la forma canónica de su lista de maxitérminos: F(A,B,.....,Z) = Mi . Mj . ..... Mk Usando un decodificador con salidas activas bajas y una compuerta AND.
El siguiente ejemplo muestra que podemos realizar una función dada a partir de su lista de mini términos y maxitérminos de varias formas mediante un decodificador y una compuerta lógica adicional. Puesto que podemos deducir estos circuitos con facilidad, podemos examinarlos todos para determinar cuál de ellos tiene el menor costo.
Ejemplo: Implementar la siguiente función lógica mediante un decodificador y compuertas
lógicas: f(A,B,C) = m(0,1,4,6,7) Podemos implementar la función de varias formas:
kji mmmZBAf .......),..,,(
Figura 17
69
1. Mediante un decodificador (con salidas activas altas) con una compuerta OR: 2. Usando un decodificador (con salidas activas bajas) con una compuerta NAD
3. Mediante un decodificador (con salidas activas altas) con una compuerta NOR.
4. Usando un decodificador con salidas bajas y una compuerta AND
CBABCACBACBAf ),,(
CBABCACBACBAf ),,(
ABCCABCBACBACBACBAf .),,(
o
o
o
o
o
0
A 1
B 4
C 6
7
ABCCABCBACBACBACBAf ),,(
0
A 1
B 4
C 6
7
Figura 18
Figura 19
70
Un ejemplo de Decodificador es el circuito integrado 7442, que es un construido en tecnología TTL. Tiene 4 líneas de entrada y diez salidas. Aplicando una combinación BCD a su entrada, activa la correspondiente línea de salida, por esto es conocido como decodificador de BCD a decimal.
Entradas
Salidas
Salidas El nivel activo a la salida es de cero.
Figura 22a
71
Tabla 25
Entradas Salidas
D C B A 0 1 2 3 4 5 6 7 8 9
0 0 0 0 0 1 1 1 1 1 1 1 1 1
1 0 0 0 1 0 1 1 1 1 1 1 1 1
0 1 0 0 1 1 0 1 1 1 1 1 1 1
1 1 0 0 1 1 1 0 1 1 1 1 1 1
0 0 1 0 1 1 1 1 0 1 1 1 1 1
1 0 1 0 1 1 1 1 1 0 1 1 1 1
0 1 1 0 1 1 1 1 1 1 0 1 1 1
1 1 1 0 1 1 1 1 1 1 1 0 1 1
0 0 0 1 1 1 1 1 1 1 1 1 0 1
1 0 0 1 1 1 1 1 1 1 1 1 1 0
0 1 0 1 1 1 1 1 1 1 1 1 1 1
1 1 0 1 1 1 1 1 1 1 1 1 1 1
0 0 1 1 1 1 1 1 1 1 1 1 1 1
1 0 1 1 1 1 1 1 1 1 1 1 1 1
0 1 1 1 1 1 1 1 1 1 1 1 1 1
1 1 1 1 1 1 1 1 1 1 1 1 1 1
El circuito integrado 7447 es un decodificador manejador de Display de 7 segmentos, con salidas activas bajas. El 7448 es un circuito parecido al 7447, cumple con la misma función, lo único es que sus salidas son activas bajas. En la última parte del libro (anexos) se muestran las características eléctricas y de funcionamiento de este circuito. La figura 22b muestra la distribución de Terminales.
Salidas
Entradas
Entradas
72
TALLER No. 8
1. Diseñe un decodificador 4 a 16 usando compuertas lógicas. Las entradas codificadas son D, C, B, A y las salidas son activas bajas. El codificador debe tener una línea de habilitación activa alta.
2. Realice cada uno de los siguientes conjuntos de funciones con
un único módulo decodificador 74154 y compuertas lógicas de salida. Elija el menor número de compuertas lógicas.
3. Deduzca la función de salida del circuito siguiente:
4. Diseñe un convertidor de código que convierte una palabra de 4 bits del código Gray
al código binario y que realice, cuando se le de la orden, la operación contraria. 5. Diseñe un circuito codificador 4 a 2 con prioridad que sólo utilice compuertas NAND.
Las entradas son a3, a2, a1, a0, donde a3 tiene la máxima prioridad y a0 la mínima. Las salidas son S1, S0, que indican la entrada activa con mayor prioridad, y G, la cual indica que al menos una entrada está activa.
dbacbdcbaf
Mdcbaf
mdcbaf
),,,(
)15,14,12,9,8,7,6,3,2,1,0(),,,(
)13,12,11,10,4,2(),,,(
1
2
1
a)
acdcabdcbaf
Mdcbaf
mdcbaf
),,,(
)15,12,11,9,8,7,6,5,2,1,0(),,,(
)13,7,1,0(),,,(
1
2
1
b)
73
9.3 MULTIPLEXORES Los Multiplexores, también llamados Selectores de Datos, son dispositivos modulares que seleccionan una de varias líneas de entrada para que aparezca en una única línea de salida, es decir, los circuitos multiplexores son circuitos combinacionales que realizan la distribución de 2ⁿ líneas en una usando un código de selección para especificar la línea de entrada que debe conectarse a la línea de salida. Figura 23 Los circuitos Multiplexores están formados por 2ⁿ líneas de entrada de información, una salida y n entradas de control.
Figura 24
En un multiplexor de 2ⁿ a 1 (2ⁿ líneas de entradas y una línea de salida) se designa a una de las 2ⁿ líneas de entrada (Do,D1, D2.....2ⁿ) para conectarse a una única línea de salida (S) mediante un código de selección entrado por las líneas de selección (a b · · · n).
En la figura 25 se muestra el diagrama de bloques de un multiplexor de 4 a 1.
En
tra
da
s
A
B
C
N
Salida
Estructura básica de un Multiplexor
Diagrama de Bloques de un Multiplexor
Multiplexor
Do
D1
D2
·
2ⁿ
a b · · · n
S
74
Tabla 26
a b S
0 0 Do
0 1 D1
1 0 D2
1 1 D3
El circuito conectará las líneas de datos de entrada a la salida S, según sea la combinación en las líneas de control; por ejemplo si la combinación es 00, el dato que aparecerá a la salida será el que este en la línea Do y si la combinación es 10 será el que este en la línea D2. En la figura 26 se representa el diagrama lógico del multiplexor de 4 a 1.
Son ejemplos de circuitos integrados multiplexores: El 74151, que es un circuito de 8 líneas de entrada (de Do a D7), tres de selección A, B y
C, una de Inhibición S. Se dispone también de dos salidas complementarias: Y y W
Multiplexor 4 a 1
Do
D1
D2
D3
a b
S
Líneas de Datos de Entrada
Figura 25
Figura 26
75
Tabla 27: Tabla de verdad del circuito integrado 74151
Entradas Salidas
Selección Inhibición Y W
C B A S
X X X 1 0 1 0 0 0 0 Do Do’ 0 0 1 0 D1 D1’ 0 1 0 0 D2 D2’ 0 1 1 0 D3 D3’ 1 0 0 0 D4 D4’ 1 0 1 0 D5 D5’ 1 1 0 0 D6 D6’ 1 1 1 0 D7 D7’
Si observamos, la entrada de inhibición S a nivel alto (1) fuerza las salidas Y y W a nivel bajo y alto respectivamente, sin importar el valor de las entradas de datos y de selección.
El 74150 es un multiplexor 16 a 1. Este es un dispositivo de 24 pines con dos para la alimentación y la tierra, 16 líneas de entrada de Datos (de Do a D15), un estroboscopio (G’), cuatro líneas para selección (D, C, B y A) y una línea de salida (W’).
Figura 28
Entradas de Datos
Salidas Habilitación
Entradas de Selección
Entradas de Datos
Figura 27
76
Tabla 28: Tabla de verdad del circuito integrado 74150
Entradas Salida
selección Estr. G´
W
A B C D
X X X X 1 1
0 0 0 0 0 Do
0 0 0 1 0 D1
0 0 1 0 0 D2
0 0 1 1 0 D3
0 1 0 0 0 D4
0 1 0 1 0 D5
0 1 1 0 0 D6
0 1 1 1 0 D7
1 0 0 0 0 D8
1 0 0 1 0 D9
1 0 1 0 0 D10
1 0 1 1 0 D11
1 1 0 0 0 D12
1 1 0 1 0 D13
1 1 1 0 0 D14
1 1 1 1 0 D15
Con frecuencia, algunos circuitos digitales requieren la selección de datos de varias
fuentes de información (con varios bits cada una) en un bus. Para esto, se combinan dos o más multiplexores en un módulo, con una entrada de código de selección común. El circuito integrada 74153 es un módulo con dos multiplexor 4 a 1, conocido como multiplexor dual (2 bits) de cuatro entradas.
Los multiplexores se pueden utilizar para generar funciones. El proceso consiste en utilizar el código de selección para generar los minitérminos de la función y las líneas de datos, para activar los mini términos presentes en un caso específico.
Figura 29
77
Ejemplo: Utilizar el circuito integrado 74151 para implementar
f(A,B,C) = ∑(0,2,3,5) Los mini términos pasan a la salida S, haciendo Do = D2 = D3 = D5 = 1. Las demás líneas de entrada se envían a cero (tierra), A continuación se muestra la conexión del circuito y la tabla de verdad (tabla 30).
Tabla 29
Dec. Entradas de Selección
Salida
A B C S
0 0 0 0 1 Do = 1
1 0 0 1 0 D1 = 0
2 0 1 0 1 D2 = 1
3 0 1 1 1 D3 = 1
4 1 0 0 0 D4 = 0
5 1 0 1 1 D5 = 1
6 1 1 0 0 D6 =0
7 1 1 1 0 D7 =0
Figura 30
78
9.4 DEMULTIPLEXORES Un De multiplexor realiza la función contraria a la del Multiplexor, conecta una sola línea de entrada a una de 2ⁿ salida, según el código de selección de n bits, o sea, que la información de la entrada se transmite a la línea de salida seleccionada mediante las entradas de control o selección. La figura 31 muestra la estructura básica de un demultiplexor.
Un circuito demultiplexor se puede diseñar con compuertas lógicas, como lo muestra la figura 33. La figura 32 muestra el diagrama de bloques de un multiplexor. Tabla 30
Selección Salidas
a b So S1 S2 S3
0 0 D 0 0 0 0 1 0 D 0 0 1 0 0 0 D 0 1 1 0 0 0 D
Demultiplexor 1 a n
Entrada
So
S1
S2
Sn
Salidas
a b c ··· n
Tabla de
Verdad de un
demultiplexor
de 1 a 4
Entrada
A
B
C
N
Salidas Estructura básica
de un De
multiplexor
Figura 31
Figura 32
79
Técnicamente los circuitos integrados demultiplexores se pueden utilizar como decodificadores y viceversa. Por ejemplo el circuito integrado 7442 (decodificador) puede funcionar como un demultiplexor, utilizando el terminal D como entrada de datos y los terminales A, B y C como entradas de control. En este caso obtendremos un demultiplexor de ocho líneas de salida.
Ejemplo: Diseñar un sistema multiplexor/demultiplexor de 8 a 8 líneas mediante un circuito integrado 74151 y un 74138.
Figura 33
Figura 34
80
La tarea consiste en reemplazar un cable de 16 líneas por un número menor número de líneas para ahorrar cable.
En la entrada las líneas Do, D1, D2, D3, D4, D5, D6 y D7 se multiplexan en una línea (Y) mediante el código en las entradas de selección (a, b y c). En el otro extremo, utilizamos las líneas de selección (a, b y c) para realizar una distribución (demultiplexión) de datos, de nuevo a 16 líneas paralelas, para su procesamiento posterior.
MU
LTIP
LEX
OR
Do
D1
D2
D3
D4
D5
D6
D7
So
S1
S2
S3
S4
S5
S6
S7
DE
MU
LTIP
LEX
OR
a b c
Líneas de Selección
Lín
eas
de E
ntra
da
Líne
as de S
alida
Y X
Figura 35
81
TALLER No. 8
1. Diseñe un multiplexor de 5 a 1 minimizado hasta donde sea posible.
2. Diseñe un multiplexor 32 a 1, utilizando:
(a) Sólo circuitos integrados 74151. (b) Dos circuito integrados 75150 y un multiplexor 4 a 1. (c) Dos circuitos integrados 74150, un inversor y una
compuerta NAND.
3. Realice las siguientes funciones con un multiplexor 4 a 1.
4. Realice las siguientes funciones con un circuito multiplexor 74151.
5. Diseñe un Demultiplexor de 1 a 8 utilizando sólo compuertas NOR.
))((),,(_)(
)7,6,0(),,(_)(
)7,5,4,2(),,(_)(
cbbacbafc
Mcbafb
mcbafa
bccbafc
Mcbafb
mdcbfa
),,(_)(
)15,14,912,8,7,6,3,2,1,0(),,(_)(
)7,5,3,2,0(),,(_)(
82
9.5 SUMADORES Un circuito sumador, como su nombre lo indica, suma aritméticamente dos números binarios. El sumador más sencillo se llama semisumador, que realiza la suma de dos palabras de un solo bit cada una, produciendo salida de bit de suma y bit de acarreo. La tabla de verdad y el circuito lógico del semisumador son:
Tabla 31
a b S C
0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1
El sumador medio (HA) se representa en forma de bloques como lo muestra la figura, donde H simboliza la palabra inglesa Half (medio) y la A la palabra inglesa Adition (Suma). Al realizar una suma binaria, sabemos que en cada posición de bit, se esta, en general, sumando dos bits de datos y un bit de acarreo. Por lo tanto, una suma completa se realiza entre 3 bits, dos bits de datos y uno de acarreo, al circuito que realiza esta operación se le conoce como sumador completo (FA). El diagrama de bloques que representa un sumador completos es: Donde F representa la palabra inglesa Full (completo) y A la palabra Aditión (Suma) La tabla de verdad y el circuito lógico del sumador completo se muestran a continuación:
S = a b C = a · b
HA
a
b
S
C
FA
a
b
Ci
S
Co
Figura 37
Figura 36
Figura 38
83
Tabla 52: Tabla de verdad de un Sumador completo
a b Ci S Co
0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1
El sumador completo en sus tres entradas admite los dos sumandos (a y b) y el acarreo Ci procedente de la suma anterior. Sus dos salidas suministran el valor de la suma (S) y el acarreo que produce dicha suma. Para realizar la suma binaria de dos palabras de n bits se utiliza una unidad sumadora seudoparalela, que consiste en n-1 sumadores completos y un medio sumador. Esta configuración tiene un circuito sumador para cada posición de bit de las dos palabras. A esta configuración se le llama seudoparalela, por que el acarreo debe propagarse a través de toda la unidad sumadora con acarreo en cascada. El circuito integrado que es capaz de realizar la suma de dos números binarios de cuatro bits más el bit de acarreo (arrastre) aplicado desde el exterior hasta la entrada Ci, es el 7483.
abaCibCiCo
baCS i
)(
HA
Ao Bo
Co So
FA
A1 B1 Ci
Co S1
FA
A2 B2 Ci
Co S2
FA
An Bn Ci
Co Sn
Figura 39
Figura 40
84
En la siguiente figura (figura 41) se muestra la distribución de terminales.
Donde A1, A2, A3 y A4 son los bits de la palabra A B1, B2, B3 y B4 son los bits de la palabra B. S1, S2, S3 y S4 son los bits de la salida (resultado de la suma) Co es el bit de entrada de acarreo C4 es la salida del bit de acarreo El circuito integrado 7482 es un sumador de dos bits.
En algunas ocasiones es necesario realizar sumas con números de mayor bit que los que permiten los circuitos integrados sumadores, entonces, es necesario conectar los sumadores en cascada; por ejemplo, se necesita sumar dos números de 8 bit cada uno. Es necesario utilizar dos sumadores de 4 bits (7483) y conectarlos en cascada, de tal manera que el terminal del bit de acarreo de salida (C4) de uno (el que tenga los 4 bits de menor peso) esté conectado con el terminal del bit de acarreo de entrada (Co) del segundo (el que tenga 4 bits de mayor peso). Como lo muestra la figura 43
Figura 41
Figura 42
85
El circuito de la figura 44 permite sumar o restar números binarios de cuatro bits cada uno.
La entrada X selecciona si la operación a realizar es una suma o una resta, de tal manera que si X = 0 se realiza una suma y si X = 1 se realiza una resta. El circuito restara mediante el método de complemento a dos y para ello es necesario que Co = 1 (acarreo de entrada). Cuando el circuito opera como restador las líneas A4 y B4 se utilizan como entrada de los bits de signos. El sustraendo (palabra B) debe aplicarse al circuito sumador 7483 en forma de complemento a uno, (invirtiendo los bits que la constituyen). Esta función la realiza las compuertas EXOR. Cuando X = 1 el circuito opera como un restador haciendo que la palabra B este en complemento a uno, mediante la función EXOR (si, las entradas son diferentes la salida es un uno y si son iguales la salida es un cero), esto quiere decir, que si el valor del bit es un 1 se hace igual a la entrada X (1) y la salida de la compuerta EXOR será un cero (inversión); si
1 16 3 4 8 7 10
11
7483
4 3 2 1 15 2 6 9
Co
13
C4
14
7483
C9 8 7 6 5
B8 A8 B7 A7 B6 A6 B5
A5
15 2 6 9
16 1 4 3 7 8 11 10
C4
14 7483
4 3 2 1
B4 A4 B3 A3 B2 A2 B1
A1
15 2 6 9
16 1 4 3 7 8 11 10
Co
13 Co C4
13 14
Figura 43
86
el valor del bit es un cero, entonces, será diferente a la entrada X (1) y producirá un 1 a la salida de la compuerta EXOR (inversión). Produciendo así el complemento de la palabra B. Los terminales A4 y B4 se utilizan como bit de signo. Si el resultado de la resta es positivo, C4 e igual a 1 y en consecuencia Co también; debido a la salida de la compuerta AND, Co = (X · C4) . De esta manera, se suma una unidad a la entrada para obtener el valor correcto a la salida. Si el resultado de la resta es negativo, C4 es igual a cero, entonces Co también. La salida
4 será 1, indicando que el resultado de la resta es un número complementado a uno. Cuando X = 0, la salida de la compuerta exor será igual al valor del bit de la palabra B. Y el circuito integrado realizará la suma normal. A4 y B4 son bits de suma normal.
9.6 COMPARADORES Los circuitos comparadores son, como su nombre lo indica, un circuito combinacional que compara dos palabras de n bits, detectan si son o no iguales y en este caso cuál es mayor que otra. En general, un comparador puede realizar una comparación de magnitud de dos palabras A y B en códigos binario o BCD. Se toman tres decisiones completamente decodificadas acerca de las palabras y están disponibles en las salidas. Estas son: A > B, A < B y A = B. Un comparador simple lo constituye la compuerta EXOR
Tabla 33
a b S
0 0 0 0 1 1 1 0 1
1 1 0
La salida de la compuerta produce un estado alto, sólo cuando las entradas son diferentes y un estado bajo cuando las entradas son iguales. Esto es:
Si a = b entonces, S = 0 Si a b entonces, S = 1 Para diseñar un comparador se procede igual que cualquier circuito combinacional. Se parte de la tabla de verdad. Ejemplo: Diseñar un circuito que compare dos palabras de un bit cada una, de tal manera
que nos indique cuando son iguales y cuando una es mayor que la otra. Partimos de la tabla de verdad:
Figura 45
87
Tabla 34
a b So S1 S2
a = b a > b a < b
0 0 1 0 0
0 1 0 0 1 1 0 0 1 0 1 1 1 0 0
El circuito integrado 7485 realiza la misma función que el ejemplo anterior, sólo que este compara dos números de 4 bits.
baS
baS
baS
0
2
1
Figura 46
Figura 47
Figura 48
88
Tabla 35: Tabla de verdad del circuito integrado 7485
Entradas a Comparar Entradas para Cascada
Salidas
A3,B3 A2,B2 A1,B1 Ao,Bo A>B A<B A=B A>B A<B A<B
A3>B3
x x x x x x 1 0 0
A3<B3
x x x x x x 0 1 0
A3=B3
A2>B2
x x x x x 1 0 0
A3=B3
A2<B2
x x x x x 0 1 0
A3=B3
A2=B2
A1>B1
x x x x 1 0 0
A3=B3
A2=B2
A1<B1
x x x x 0 1 0
A3=B3
A2=B2
A1=B1
Ao>Bo
x x x 1 0 0
A3=B3
A2=B2
A1=B1
Ao<Bo
x x x 0 1 0
A3=B3
A2=B2
A1=B1
Ao=Bo
1 0 0 1 0 0
A3=B3
A2=B2
A1=B1
Ao=Bo
0 1 0 0 1 0
A3=B3
A2=B2
A1=B1
Ao=Bo
0 0 1 0 0 1
Ao=Bo
A2=B2
A1=B1
Ao=Bo
x x 1 0 0 1
Ao=Bo
A2=B2
A1=B1
Ao=Bo
1 1 0 0 0 0
Ao=Bo
A2=B2
A1=B1
Ao=Bo
0 0 0 1 1 0
Este circuito se puede conectar en cascada con otros de idénticas características para comparar palabras de más bits. Aplicando las salidas A>B, A = B y A < B del circuito correspondiente a la etapa de los 4 bits de menor peso a las entradas del mismo nombre del dispositivo de los 4 bits de mayor peso, obteniéndose así un comparador de 8 bits.
89
9.7 UNIDAD ARITMÉTICA - LÓGICA Una unidad aritmética – lógica (ALU) ejecuta operaciones lógicas y aritméticas. Es un circuito integrado que contiene cerca de 100 compuertas equivalentes que proveen un gran número de operaciones aritméticas. Por ejemplo el 74181 realiza 16 funciones de aritmética binaria, en dos palabras de 4 bits, como se describe en su tabla de operación. La suma de dos números de 4 bits usando esta unidad, por ejemplo, tomaría 24 ns. Las operaciones que se realizan por la ALU se seleccionan usando las cuatro líneas de selección de funciones (So, S1, S2, S3). La ALU permite realizar gran variedad de operaciones lógicas y aritméticas como son la adición, substracción, decremento y transferencia directa de datos entre operaciones aritméticas. Entre las operaciones lógicas, provee la inversión, AND, OR, EXOR, NAND y NOR.
Donde: A0, A1, A2 y A3 son las entradas del operando A
B0, B1, B2 y B3 son las entradas del operando B So hasta S3 son entradas de selección de funciones. Cn es la entrada de acarreo (arrastre) M entrada de selección de operación (aritmética o lógica) F0, F1, F2 y F3 son las salidas (resultado de la operación) A = B es la salida del comparador P es la salida de propagación C4 salida de acarreo (arrastre) G salida de generación de acarreo.
Figura 49
90
Tabla 36: Operación del Circuito integrado 74181
Selección Funciones Lógicas M = 1
Operaciones Aritméticas M = 0
S3 S2 S1 S0 Co = 0 sin acarreo Cn = 1 con acarreo
0 0 0 0 A`3 A menos 1 A
0 0 0 1 (AB)^ AB menos 1 AB
0 0 1 0 A^+ B AB^ menos 1 AB^
0 0 1 1 1 Menos 1 (compl.. a 2) 0
0 1 0 0 (A + B)^ A más (A+B^) A más (A+B^) más 1
0 1 0 1 B` AB más (A+B) AB más (A+B) más 1
0 1 1 0 (A B)^ A menos B menos 1 A menos B
0 1 1 1 A + B^ A + B^ (A + B^) más 1
1 0 0 0 A^B A más (A + B) A más (A + B) mas 1
1 0 0 1 A B A más B A más B más 1
1 0 1 0 B AB^ más (A + B) AB^más (A + B) más 1
1 0 1 1 A + B A + B (A + B) mas 1
1 1 0 0 0 A más A A más A más 1
1 1 0 1 AB^ AB más A AB más A más 1
1 1 1 0 AB AB^ más A AB^ más A más 1
1 1 1 1 A A A más 1
El circuito integrado 74181 permite realizar una cierta variedad de operaciones lógicas o aritméticas con dos números de 8 bits. Esta aritmética podría proveer las operaciones necesarias en un sistema digital adicional para computadora. El montaje en cascada de dos o más unidades permiten llevar a cabo operaciones con números de 8, 12, 16, etc., bits. Un nivel alto en la línea de control M prepara al dispositivo para ejecutar operaciones lógicas mientras que un nivel bajo en dicha línea permite realizar operaciones matemáticas. Cuando el nivel lógico en la entrada de arrastre Co es bajo, las operaciones son distintas que cuando el nivel es alto. Concisamente las líneas de entrada que hacen diferente el modo de operación del dispositivo son: So, S1, S2 y S3, M y Co. El nivel activo de los operadores A y B, tal como se puede observar en la figura 48 que muestra la distribución de terminales, es bajo; sin embargo, el dispositivo también admite niveles altos en estas entradas. En ambos casos, las operaciones que se pueden realizar son las mismas, pero cuando el nivel activo de las entradas A y B es el alto, el orden de las funciones matemáticas no coincide como el que aparece en la tabla 37 y se utiliza la tabla 38
3 Léase el ^ como el signo de la inversión ( A negado)
91
Tabla 37: Operación del CI 74181 con entradas en nivel activo alto.
Selección Funciones Lógicas M = 1
Operaciones Aritméticas M = 0
S3 S2 S1 S0 Co^ = 0 sin acarreo Con^ = 1 con acarreo
0 0 0 0 A`4 A A más 1
0 0 0 1 (A+B)^ A + B A + B más 1
0 0 1 0 A^·B A + B^ menos 1 A + B^ más 1
0 0 1 1 0 Menos 1 (compl.. a 2) 0
0 1 0 0 (A·B)^ A más (AB^) A más (AB^) más 1
0 1 0 1 B` A + B más (AB) A+B más (AB) más 1
0 1 1 0 (A B) A menos B menos 1 A menos B
0 1 1 1 A · B^ AB^ menos 1 AB^
1 0 0 0 A^ + B A más (AB) A más (AB) mas 1
1 0 0 1 (A B)^ A más B A más B más 1
1 0 1 0 B A + B^ más (AB) A+B^más (AB) más 1
1 0 1 1 A · B AB menos 1 AB
1 1 0 0 1 A más A A más A más 1
1 1 0 1 A + B^ A + B más A A + B más A más 1
1 1 1 0 A + B A + B^ más A A + B^ más A más 1
1 1 1 1 A A menos 1 A
Ejemplo: ¿Qué operaciones aritméticas se realizan con un par de números de 4 bits, cuando se seleccionan las señales (Cn = 0, M = 1):
a) 0 1 1 0 b) 0 0 1 1 Solución: Usando la tabla anterior con S3 el bit de la extrema izquierda, se obtiene
a) La salida resultante es entrada A menos entrada B menos 1 b) La salida resultante es el complemento a 2’s de la entrada.
4 Léase el ^ como el signo de la inversión ( A negado)
92
TALLER No. 9
1. Diseñe un Circuito que realice la suma y la Resta de dos números en código BCD. Utilice el circuito integrado 7483.
2. Diseñe un circuito que genere el complemento a nueve de un número en BCD.
3. Diseñe un circuito que convierta un número en BCD a exceso de tres.
4. Diseñe un circuito que multiplique dos palabras de dos bits cada una y que sólo utilice
compuertas NAND y el 7483
5. Diseñe un circuito que realice la suma de dos palabras de 4 bits cada una cuando la palabra A es mayor que la palabra B y que si estas son iguales o la palabra A es menor que la palabra B realice una resta.
6. ¿Qué operación lógica resulta cuando la selección de entrada es? (para datos
activos en nivel alto): a) 1001 b) 0001 c) 1110 d) 0101
7. Dibuje el diagrama lógico de un semisumador construido sólo con compuertas NAND.
93
10. CIRCUITOS SECUENCIALES En los circuitos secuenciales el valor de la salida, en un momento dado, no depende exclusivamente de los valores aplicados en las entradas, en ese instante, como ocurre en los circuitos secuenciales, sino también de los que estuviesen presentes con anterioridad. Es decir los circuitos secuenciales son capaces de memorizar. Los circuitos secuenciales se clasifican en dos tipos: Síncronos y Asíncronos. Los circuitos secuenciales síncronos requieren de una señal de control externa, tal que, hasta que no se aplique dicha señal no hay cambio a la salida del circuito secuencial. Esta señal de control, también llamada señal de reloj (CLK, clock en ingles), se utiliza para sincronizar la transmisión de datos o información a través del circuito. Se debe tener en cuenta la velocidad de conmutación del dispositivo más lento, para establecer la frecuencia de la señal de reloj. Los circuitos secuenciales Asíncronos no requieren señal de control (señal de reloj), los cambios en la salida del circuito dependen de los valores de las entradas del mismo. Los circuitos secuenciales construidos con compuertas lógicas capaces de almacenar un bit son llamados Biestable o Flip – Flop, por ello se consideran como: la célula básica de la memoria.
TIPOS DE BIESTABLES
Los manuales dividen los biestables en Flip – Flop y en Cerrojos (Latches). Los flip – flops lo constituyen principalmente los tipos D y J – K disparados por flanco.
Asíncrono
s
Tipo R – S
Tipo J – K
Tipo T
Síncronos
Activados
por Nivel
Activado
por Flanco
Tipo R – S
Tipo J – K
Tipo D
Edgetriggered
Master - Slave
Tipo R – S
Tipo J – K
Tipo D
Tipo T
(Cerrojos)
Cerrojos
Flip - Flop
94
Los Cerrojos los constituyen los tipos D disparados por nivel y varios R – S asíncronos. Los tipos T no se encuentran en circuitos integrados, estos deben ser construidos con compuertas o a partir de otros tipos.
10.1 FLIP – FLOP ASÍNCRONOS 10.1.1 Flip – Flop R – S Asíncrono Posee dos entradas Set (S) y Reset (R) y dos salidas Q1 y Q2, Q2 es el valor contrario de Q1. El flip – flop R – S puede construirse con dos compuertas NAND o dos compuertas NOR 10.1.2 Biestable R – S NOR
La tabla de verdad muestra la operación del Biestable R – S NOR
Tabla 38
Entradas Salidas
R S Qt Qt+1 Acción R S Qt+1 Qt+1´
0 0 0 0 Mantiene el 0 0 Qt Qt´ 0 0 1 1 dato anterior 0 1 1 0
0 1 0 1 Set 1 0 0 1 0 1 1 1 1 1 0 0
1 0 0 0 Reset 1 0 1 0
1 1 0 0 Estado 1 1 1 0 prohibido
Figura 50
95
10.1.3 Biestable R – S NAND
Tabla 39: Tabla de verdad del Biestable R – S NAND
Entradas Salidas
R S Qt Qt+1 Acción R S Qt+1 Qt+1´
0 0 0 1 Estado 0 0 1 1 0 0 1 1 Prohibido 0 1 1 0
0 1 0 1 Set 1 0 0 1 0 1 1 1 1 1 Qt Qt´
1 0 0 0 Reset 1 0 1 0
1 1 0 0 Mantiene el 1 1 1 0 dato anterior
Si observamos detenidamente las tablas de verdad. Podemos comprobar que, existen valores prohibidos a las entradas (0 0 para R-S NAND y 1 1 para R-S NOR), en estos, el circuito no opera como un biestable, por que las salidas no son complementarias. También podemos observar que existen combinaciones en las cuales los valores de salida no cambian (0 0 para R-S NOR y 1 1 para R-S NAND), en estos momentos el biestable está funcionando como una memorias. 10.1.4 FLIP -FLOP J – K ASÍNCRONO El flip flop J – K es una forma mejorada del flip –flop R – S, en el cual se a eliminado la combinación prohibida. En este tipo de flip flop las salidas siempre son complementarias. El circuito lógico es:
Figura 51
96
J-K con compuertas NOR y AND J-K con compuertas NAND Figura 51 Diagrama de bloques Tabla 40: Tabla de verdad del flip flop J-K :
Entradas Salidas
J K Qt Qt+1 Acción J K Qt+1 Qt+1´
0 0 0 0 Mantiene el 0 0 Qt Qt´ 0 0 1 1 dato anterior 0 1 1 0
0 1 0 0 Reset 1 0 0 1 0 1 1 0 1 1 Qt´ Qt
1 0 0 1 Set 1 0 1 1
1 1 0 1 Niega el 1 1 1 0 estado anterior
Si las entradas J y K se ponen a nivel bajo la salidas Q y Q^ no cambian, permanecen con los mismos valores, aquí se afirma que realiza la función de “guardar”. Si la entrada J = 0 y K = 1, la salida Q se hace igual a “0”, sin importar el valor que tenía antes. Si la entrada J = 1 y K = 0, la salida Q se hace igual a “1”, sin importar el valor que tenía antes. Si la entrada J = 1 y K = 1, la salida Q cambia su valor (conmuta), sin importar el valor que tenía antes. El gran inconveniente que presenta este flip flop es que si J y K permanecen en 1, la salida estará cambiando de valor constantemente de 0 a 1 y de 1 a 0, apareciendo una oscilación en la salida hasta que las señales de entrada cambian de valor. 10.1.5. FLIP -FLOP T ASÍNCRONO El flip flop tipo T (toggle) tiene una sola entrada y dos salidas (complementarias). Este tipo de flip flop no se encuentra en módulos integrados, pero se construye fácilmente a partir del tipo J-K.
J Q
K Q^
97
Tabla 41
T Qt Qt+1
0 0 0
0 1 1
1 0 1
1 1 0
La tabla de verdad se puede deducir a partir de la del tipo J-K. El funcionamiento de este flip flop se puede simplificar como: Si T = 0 el valor de la salida no cambia (guarda). Si T = 1 el valor de la salida cambia (conmuta).
10.2 BIESTABLES SINCRONOS Estos Biestables o Flip – flops necesitan una señal de control, llamada reloj (CLK). 10.2.1 ACTIVADOS POR NIVEL En este tipo de flip – flop, es necesario que la señal de reloj se encuentre a nivel alto. Solo el flip – flop tipo D se encuentra disponible en manuales. 10.2.1.1 BIESTABLE R – S activado por Nivel Para permitir que la señal de reloj controle el flip –flop, al flip –flop R –S Asíncrono (Bascula), se le agrega dos compuertas AND a cada entrada. Tal como se indica en la figura siguiente. Mientras la señal de control (CLK) permanece en estado bajo (0 lógico), el valor de las
salidas de las compuertas AND es de cero y esto hace que las entradas de la bascula R-S estén en cero, dejando así las salidas sin cambio (ver tabla de verdad del biestable R-S asíncrono). Si la señal de reloj tiene un 1 lógico la “bascula” recibe los valores de R y S que están en la entrada principal, haciendo que las salidas del flip – flop cambien de acuerdo a la
J Q
K Q^
T
Bascula R-S
Figura 52
98
tabla de verdad del flip – flop R - S. La entrada CLK se comporta como un habilitador, de tal manera que cuando vale cero, no se produce ningún cambio en la salida y cuando vale 1 el cambio que se produce depende de las entradas R y S. Ejemplo: Dibujar la forma de onda de la señal de salida Q y Q^ del flip flop R-S de la figura anterior si a sus entradas se aplica las señales mostradas a continuación:
Como se puede ver en el diagrama anterior, si la entrada S = 1 y R =0 y además, la señal de reloj es 1 (CLK = 1), la salida del biestable Q = 1, ya que el 1 de la entrada CLK, habilita las entradas R y S que permiten el cambio, de la salida, a 1. Podemos resumir diciendo que si la entrada CLK está en cero, las salidas del biestable no cambian y si la entrada CLK está en 1, las salidas cambian según la combinación en las entradas R y S. La tabla de verdad del biestable R – S síncrono activado por nivel es:
Tabla 42
Entradas Salidas
R S CLK Q Q^
X X 0 Q Q^
0 0 1 Q Q^
0 1 1 1 0
1 0 1 0 1
1 1 1 Prohibido
El biestable R-S síncrono activado por nivel se representa en diagrama de bloques como:
R Q
CLK
S Q^
S
R
CLK
Q
Q^
Figura 53
99
10.2.1.2 BIESTABLE J–K SINCRONO activado por Nivel Los biestables J-K síncronos activados por nivel se construyen igual que los R-S, o sea, colocando un par de compuertas AND a la entrada de un circuito asíncrono, tal como lo muestra la figura. La tabla de verdad del biestable J-K síncrono activado por nivel es:
Tabla 43
Entradas Salidas
J K CLK
Q Q^
X X 0 Q Q^
0 0 1 Q Q^
0 1 1 0 1
1 0 1 1 0
1 1 1 Q^ Q
El biestable J-K síncrono activado por nivel se representa en diagrama de bloques como:
Igual que el biestable anterior, la entrada CLK es una entrada de habilitación. Cuando CLK es 1 el biestable funciona igual que un J-K asíncrono, pero cuando CLK es cero, las salidas del biestable permanecen en sus valores. 10.2.1.3 BIESTABLE D SINCRONO activado por Nivel Este biestable tiene una entrada de datos (D) y una entrada de control (CLK) y dos salidas (Q y Q^). La principal característica es que la Salida Q se hace igual a la entrada D, cuando
J Q
CLK
K Q^
Figura 54
100
D Q
CLK Q^
se activa el biestable, es decir cuando la entrada de reloj (CLK) se hace 1. Cuando CLK pasa a cero el biestable se desactiva quedando la salida en su último valor (permanece el dato). La tabla de verdad es muy simple:
Tabla 44
Entradas Salidas
D CLK Qt Qt+1
0 0 0 0 (Qt)
0 0 1 1 (Qt)
0 1 0 0 (D)
0 1 1 0 (D)
1 0 0 0 (Qt)
1 0 1 1 (Qt)
1 1 0 1 (D)
1 1 1 1 (D)
El biestable D síncrono activado por nivel se representa en diagrama de bloques como:
Este biestable es llamado también como Latch o cerrojo, y existe una gran variedad de circuitos integrados que lo contienen. Ejemplo: Dibujar las señales de salida del biestable tipo D síncrono activado por nivel, si a sus entradas D y CLK se le aplican las señales mostradas a continuación.
Figura 55
D
CLK
Q
Q^
101
10.2.2. BIESTABLES SÍNCRONOS ACTIVADOS POR FLANCO En los biestables activados por nivel los cambios se producen en la entrada, cuando la señal de reloj (CLK) permanece en el nivel activo. Esta forma de funcionamiento puede causar problemas cuando la conmutación en las señales de entrada se realiza con una frecuencia elevada, ya que las entradas de los biestables pueden ser función de sus propias salidas, o de las de otros biestables. Los flip – flops integrados adoptan alguna de las dos soluciones que se describen a continuación:
a) Configuración Edge-Triggered (disparo por flanco). En este caso las entradas del biestable quedan abiertas cuando aparece el frente activo de la señal de reloj. Dicho frente activo puede ser el de subida o el de bajada (normalmente es de subida). La mayor parte del conjunto de los bloques integrados que contienen biestables presentan esta forma.
b) Configuración Master – Slave (Maestro – Esclavo). Está constituido por dos etapas,
una llamada Master y otra Slave que es manejada por la anterior. Este circuito tiene la ventaja de no depender de los tiempos de propagación, ni de subida, ni de bajada de la señal de reloj, que es uno de los inconvenientes que, tienen los biestables síncronos por flancos.
Veamos como funciona un circuito biestable J-K Master – Slave. En el circuito siguiente se muestra el diagrama lógico. Como puede observarse consta de dos biestables R-S, uno que llamaremos Master y el otro que será el Slave, y unas compuertas lógicas AND que hacen de inhibidores, con las dos entradas J, K y la señal CLK. También hay una realimentación de la salida del Slave a la entrada del Master. Este tipo de biestable se obtiene conectando en cascada dos biestables, uno sincronizado por nivel alto y otro por nivel bajo. La primera bascula R-S (biestable Master) almacena la información presentada en las entradas R-S durante el tiempo de subida de la señal de reloj (CLK) y mientras ésta se encuentra a nivel alto. Si la señal CLK = 1, se inhibe el biestable R-S Slave debido al inversor que hay a la salida de la señal de reloj que hace que las salidas de las compuertas que atacan al biestable R-S slave sean cero. Durante el flanco descendente, la información que se encuentra presente en el biestable Master se transmite al biestable Slave, por tanto, ésta aparecerá en las salidas Q(t) y Q’(t).
102
Analicemos el circuito anterior para cada uno de los posibles valores de las señales de entrada síncronas:
J = K = Q(t) =X (no importa el valor) y CLK = 0. En estas condiciones, a la entrada de la báscula Master S = R = 0, lo que obliga a que sus salidas permanezcan en el estado anterior, es decir, Qo(t) = Qo(t+ 1) y, por tanto, se mantienen los valores de entrada S y R de la báscula Slave y la salida Q1(t + 1) = Q1(t).
Si J = 1 y K = 0 y Q(t) = 0 y se produce un pulso a la entrada CLK, durante el flanco de subida y mientras esta señal esté a nivel alto, a la entrada de la báscula Master, S =1 y R = 0, por lo que sus salidas evolucionan a Qo(t+ 1) = 1 y Q’o(t+ 1) = 0. Durante el tiempo en que CLK = 1, a la entrada del Slave S = 0 y R = 0, por lo que Q1(t) = Q1(t+ 1). Justo cuando la señal de reloj pasa del nivel alto al nivel bajo, es decir, en el flanco de bajada de la señal de sincronismo, las entradas S y R de l Master se ponen a 0 por lo que Qo guarda el valor que tenía, Qo(t+ 1) = 1 y Q’o(t+ 1) = 0, luego en las entradas del Slave, cuando se produce el flanco descendente, S = 1 y R = 0, por lo que Q1(t) pasa a valer Q1(t+ 1) = 1 y Q’1(t+ 1) = 0.
Si J = 1, K = 0 y Q(t) = 1, en el flanco de subida y mientras esté a nivel alto la señal de reloj, S = 0 y R = 0, por lo que Qo(t) = Qo(t+ 1) = 1, y en el flanco de bajada se transfiere a las entradas del Slave las salidas del Master, luego S = 1 y R = 0, por lo que Q1(t+ 1) = 1 y Q’1(t+ 1) = 0.
Si J = 0, K = 1 y Q(t) = 0, en el flanco ascendente y mientras esté a nivel alto la señal de reloj, a la entrada del Master, S = 0 y R = 0, por lo que esta báscula no cambia de estado, Qo = Qo(t+ 1) = 0, y en el flanco de bajada a la entrada del biestable Slave S = 0 y R = 1, por lo que Q1(t+ 1) = 0 y Q’1(t+ 1) = 1.
Si J = 0, K = 1 y Q(t) = 1, en el flanco ascendente y mientras esté a nivel alto la señal de reloj, a la entrada del Master, S = 0 y R = 1, lo que fuerza que Qo(t+ 1) = 0, y Q’o(t+ 1) = 1. Cuando llega el flanco de bajada de la señal CLK, en la entrada del biestable Slave S = 0 y R = 1, por lo que Q1(t+ 1) = 0 y Q’1(t+ 1) = 1.
Si J = 0, K = 0 y Q(t) = X, en el flanco ascendente y mientras esté a nivel alto la señal de reloj, a la entrada del Master, S = 0 y R = 0, por lo que esta báscula no cambia de estado, Qo = Qo(t+ 1), y en el flanco de bajada de la señal de reloj a la entrada del biestable Slave S = Qo(t), y R = Q’o(t), por lo que la salida del biestable permanecerá en el estado que tenía antes de llegar el impulso de sincronismo, es decir, Q(t) = Q(t+ 1).
Figura 56
103
Si J = 1, K = 1 y Q(t) = 0, en el flanco de subida y mientras esté a nivel alto la señal de reloj, a la entrada del Master S = 1 y R = 0, por lo que Qo(t+1) = 1 y Q’o(t+ 1) = 0. En el flanco de bajada de la señal CLK en la entrada del Slave S = 1 y R = 0, lo que fuerza las que sus salidas pasen al estado Q1(t+ 1) = 1 y Q’1(t+ 1) = 0.
Si J = 1, K = 1 y Q(t) = 1, en el flanco de subida y mientras esté a nivel alto la señal de reloj, a la entrada del Master S = 0 y R = 1, por lo que las salidas evolucionan a Qo(t+ 1) = 0 y Q’o(t+ 1) = 1. En el flanco de bajada las entradas del Slave, S = 0 y R = 1, por lo que sus salidas pasan a valer Q1(t+ 1) = 0 y Q’1(t+ 1) = 1.
Es decir, cuando J = 1 y K = 1, las salidas Q(t+ 1) = Q’(t), pero, en este caso, como la señal de salida sólo cambia en el flanco descendente de la señal de reloj, se evita el problema de la oscilación del biestable J-K asíncrono cuando se mantienen las entradas J = K = 1. En la figura 57 se muestra un diagrama de tiempo en el que se indican los cuatro puntos básicos del funcionamiento del biestable. En el instante 1, el biestable Master queda aislado del biestable Slave. En el instante 2, el biestable Master registra, en sus salidas Qo(t) y Q’o(t), el estado
correspondiente a las entradas R y S. En el instante 3, las entradas R y S quedan inhabilitadas para evitar un cambio en la
salida del biestable Master. En el instante 4, la información de la salida del biestable Master se transfiere al
biestable Slave, apareciendo en las salidas Q1(t) y Q’1(t), TW indica la anchura del impulso de reloj, que se mide entre los valores del impulso en
que se encuentra al 50% entre el nivel alto y bajo.
La tabla No. 45 representa el funcionamiento del biestable J-K Master-Slave.
TW
1
2
50% 50%
3
4
Aislamiento entre el Master - Slave
Apertura del Master
Cierre del Master
Transferencia
Master - Slave
Figura No. 57
104
Tabla 45
CLK J K Q(t+1)
0 0 Q(t)
0 1 0
1 0 1
1 1 Q’(t)
Para una mejor comprensión del funcionamiento del biestable Master-Slave, podemos ver el cronograma de funcionamiento de la figura 60, en la que se aprecia claramente cómo evoluciona la salida del biestable J-K en los flancos de bajada de la señal de reloj de las entradas J y K, que a trapa el Master durante el flanco ascendente y mientras esté a nivel alto la señal de reloj.
En la figura 59 se muestra la distribución de pines del biestable MASTER – SLAVE 7476.
CLK
J
K
Q(t)
Q’(t)
Figura No. 58
Figura 59
105
En muchos biestables se encuentran bornes CLR y PR, los cuales son entradas de señales asíncronas, lo que quiere decir que no dependen de la señal de reloj; además, estas entradas prevalecen frente a las entradas síncronas. Cuando la entrada CLR (Clear) se pone a nivel bajo, estando PR a nivel alto, independientemente del valor de las entradas J y K, las salidas toman los valores de Q(t) = 0y,por tanto, Q’(t) = 1 Cuando la entrada PR (Preset) se pone a nivel bajo, estando CLR a nivel alto, las salidas del biestable, independientemente de la señal del reloj, pasan a tomar el valor de Q(t) = 1 y, por tanto, Q’(t) = 0. Si se ponen simultáneamente las entradas asíncronas CLR y PR a nivel bajo, las salidas Q(t) y Q’(t) se ponen las dos a nivel alto, independientemente del valor del resto de las entradas.
106
TALLER No. 10
1. Obtener la tabla de verdad del flip-flop de la figura 62. Identificar a que tipo de flip-flop corresponde.
Figura 62 2. Dibújese la forma de onda de la salida Q resultante, cuando se le aplica las señales de
entrada mostradas en la figura 63 a un flip-flop RS NOR síncrono. 3. Dibújese la forma de onda de la salida Q resultante, cuando se le aplica las señales de
entrada mostradas en la figura 64 a un flip-flop RS síncrono.
CLK
S
R
Q(t)
Q’(t)
Figura No. 63
107
4. Utilizando los manuales de circuitos integrados digitales, identifique cada uno de los
de la tabla 46 indique el tipo de disparo de la señal de sincronismo.
Tabla 46
Circuito Integrado Tipo de Sincronismo Diagrama
7473
7474
7476
7470
7472
74104
CD4013
CD4027
5. Si a un biestable tipo D se le introducen las señales que se muestran en la figura 65,
completar el cronograma para obtener las señales Q(t) y Q’(t).
CLK
S
R
Q(t)
Q’(t)
Figura No. 64
R Q
CLK
S Q’
CLK
D
Q(t)
Q’(t)
Figura No. 65
108
6. Completar el cronograma de la figura 66a que corresponde al circuito de la figura 66b Realizado con un circuito integrado 7476.
7. Repetir el ejercicio 5 pero con un biestable tipo T. Dibuje el circuito implementado a
partir de un biestable J – K.
CLK
D
Q(t)
Q’(t)
Figura No. 66a
Figura No. 66b
109
10.3 CIRCUITOS CONTADORES Los circuitos contadores son circuitos secuenciales que se encargan de llevar la cuenta de pulsos que se presenten en su entrada. Los circuitos contadores proporcionan pautas de tiempo para diversas aplicaciones en la computadora. Se utilizan en unidades de control de tiempo, circuitos de control, generadores de señal y muchos otros dispositivos. La capacidad de un contador es el número máximo de eventos que puede contar y a éste se le conoce como MÓDULO de un Contador. Por ejemplo un contador que cuente cinco pulsos, se le conoce como contador Módulo 5 ( MOD 5). Cuando el contador llega al valor máximo de su capacidad, comienza a contar de nuevo desde cero al aplicarle el siguiente pulso. Dependiendo de la forma de operación, los contadores pueden ser Ascendentes (cunters up) si su cuenta se incrementa con cada pulso, Descendentes (counters down) si su cuenta disminuye, o bien de ambas formas (up/down counters). Podemos clasificar los contadores como Contadores Asíncronos y Contadores Síncronos. Los contadores síncronos son aquellos en los cuales la señal de reloj (entrada de pulsos) llega a cada uno de los flip – flops y los contadores Asíncronos son aquellos en los cuales la señal de reloj llega solamente al primer flip – flop. 10.3.1 CONTADORES ASÍNCRONOS Los Contadores binarios asíncronos, también llamados de Rizo, generalmente se hacen usando circuitos biestables, de tal forma que cada señal de entrada aplicada a al contador, origine que el conteo avance o decrezca. Un circuito contador básico se muestra en la figura 59, usando dos etapas de flip-flop síncronos tipo J – K.
Cada pulso de señal de reloj aplicado a la entrada CLK, hace que la etapa se conmute. Las terminales de salida Q y Q’ siempre son lógicamente opuestas. Los flip-flops J-K están conectados en función de conmutación y se activan con flanco de bajada, o sea, cuando la entada de reloj del flip-flop cambie de 1 a 0.
Figura 59
110
La figura 60 muestra el diagrama de tiempos del contador anterior.
La entrada de señal del reloj causa que el flip-flop cambie de estado. Para la salida A (primer Flip-flop) se observa que su entrada está conectada al impulso a contar, y su salida esta conectada a la entrada CLK del segundo flip-flop, Luego, este cambiará de estado cuando la salida A pase de uno a cero, o sea que, la salida A hace las veces de señal de reloj para el segundo flip-flop. En general se tiene 2n conteos con un contador de n etapas (flip-flops). Por ejemplo para contar 16 eventos, se necesita un contador de 4 etapas o cuatro flip-flops. Para lograr un contador descendente basta con conectar el Q’ del primer flip-flop con la entrada CLK del segundo flip-flop y la salida Q’ de este conectarla al CLK del siguiente y así sucesivamente, como lo muestra la figura No. 69.
Ejemplo: Circuito contador asíncrono binario Ascendente de Módulo 16.
Figura No. 60
CLK
A
B
0 1 0 1 0 1
0 0 1 1 0 0
Máxima cuenta
Figura No.61
Figura No. 62
111
Ejemplo: Circuito contador asíncrono binario Descendente de Módulo 16.
Ejemplo: Circuito contador asíncrono binario ascendente-descendente (up/down) de Módulo 8.
10.3.2 CONTADORES SÍNCRONOS Un contador síncrono, también llamado paralelo o cronométrico, es aquél en el que todas las etapas se activan simultáneamente. La acción resultante de cada etapa depende de la conmutación de compuertas (entradas síncronas) respectivamente de cada etapa. Es obviamente más rápido que un contador de asíncrono, ya que las etapas de orden mayor no tienen que esperar que ocurran primero los cambios en las de orden menor, como en un contador asíncrono. En la figura 65 se muestra un contador binario síncrono módulo 8. La entrada de señal de reloj se conmuta de tal forma que la etapa A se activa con cada pulso de reloj, la etapa B sólo en un pulso de reloj cuando A y B están en nivel alto. En un conteo 111, por ejemplo, la existencia de un pulso de reloj causa que las tres etapas se conmuten simultáneamente.
Figura No. 63
Figura No. 64
112
Figura 65
Figura 66: Diagrama de tiempo del contador binario síncrono módulo 8. Ejemplo: Contador binario síncrono módulo 5.
Figura 67: Contador binario síncrono módulo 5
Obsérvese que las entradas J y K de los flip-flops dependen de las salidas de los otros flip-flops. En el primer flip-flop, K esta siempre en 1 y J depende del valor de salida (Q’) del ultimo flip-flop, en los tres primeros pulsos Q’ del ultimo flip-flop valdrá 1, haciendo que el primer flip-flop este en la función de conmutación (J = K = 1); En el segundo flip-flop J y K están conectadas a Q del primer flip-flop, esto hace que cuando Q del primer flip-flop sea 1 el segundo flip-flop se comporta como conmutador, o sea, cambia el valor de su salida cuando le llegue el pulso de reloj. En el tercer y último flip-flop K está conectada a 1 lógico fijo y J a la salida de una compuerta AND, la cual tiene en sus entradas las salidas de los dos flip-flops anteriores, sólo cuando las salidas de los flip-flops primero y segundo estén en 1, el flip-flop tercero conmuta, en caso contrario mantiene su valor (0 lógico).
0 1 0 1 0 1 0 1 0
1
0 0 0 0 1 1 1 1 0 0
0 0 1 1 0 0 1 1 0 0
CLK
A
B
C
113
En la figura 68 se observa el diagrama de tiempos del contador binario síncrono módulo 5.
10.3.2.1 UNIDADES CONTADORAS MSI Existen una cierta variedad de formas de unidades de escala media de integración (MSI)5 que contienen circuitos contadores. Un ejemplo de un circuito integrado contador es el 7490, que es un contador década ascendente asíncrono (figura 69). Este CI contiene cuatro flip-flops; tres JK y el cuarto RS, todos de flanco de bajada.
La secuencia de básica de conteo obtenida usando el 7490 es la de un contador de década, con los pasos de conteo secuenciados en binario de 0000 a 1001, y de regreso a 0000. El circuito lógico, sin embargo no está totalmente alambrado, con tres etapas conectadas como Módulo 5 y la cuarta etapa conectada como contador Módulo 2. Para obtener la operación de contador década, la unidad se debe operara como se muestra en la figura 78.
5 Ver Unidad 1 Escalas de integración
0 0 1 1 0 0 0 0
0 0 0 0 1 1 0 0
1
CLK
A
B
C
0 1 0 1 0 1 0 1
Figura 68: Diagrama de tiempo del contador binario síncrono módulo 5.
Figura 69: Circuito Integrado 7490
114
El circuito contador 7490, dispone de entradas asíncronas de puesta a cero del contador (R0(1) y R0(2)) y de puesta a nueve (R9(1) y R9(2)). El circuito integrado 7490 tiene tres modos de funcionamiento, que se describen con el análisis de la tabla siguiente:
Tabla 47: Modos de funcionamiento del circuito integrado 7490
Nº de pulso
Modo 1 Contador BCD Natural
Modo 2 Divisor simétrico por
10
Modo 3 Divisor por 5
QA QB QC QD QA QB QC QD QB QC QD
0 0 0 0 0 0 0 0 0 0 0 0
1 0 0 0 1 0 0 1 0 0 0 1
2 0 0 1 0 0 1 0 0 0 1 0
3 0 0 1 1 0 1 1 0 0 1 1
4 0 1 0 0 1 0 0 0 1 0 0
5 0 1 0 1 0 0 0 1
6 0 1 1 0 0 0 1 1
7 0 1 1 1 0 1 0 1
8 1 0 0 0 0 1 1 1
9 1 0 0 1 1 0 0 1
El Modo 1: Se realiza conectando el terminal 1 (CLK A) con el 12 (QA) y la entrada de
reloj en el terminal 14 (CLK B). Con estas conexiones, el biestable A es el de menor peso en el código binario que realizan los biestables y se obtiene un contador BCD decimal.
El Modo 2: Consiste en conectar la entrada de la señal de reloj (CLK A) del biestable A
(Terminal 14) con la salida QD (terminal 11) del último biestable, convirtiéndose QA en el bit de mayor peso del contador. Los pulsos a contar se introducen por el terminal 1 (CLK B).
Modo 3: Los pulsos a contar se introducen por el terminal 1 (CLK B) y las salidas del
contador serán: QB, QC y QD. La frecuencia máxima que soporta este circuito es de 32 MHz para el biestable A y de 16 MHz para los biestables B, C y D.
Figura 70: Contador década
115
La figura 79 muestra el montaje de un contador BCD de modulo 100, es decir capaz de contar de desde 00 hasta 99. Además, se han conectados los Display que permiten la representación de los dígitos decimales, a través de los decodificadores BCD a 7 segmentos y de los correspondientes displays.
Figura 71: Contador de 00 a 99 10.3.2.2 REAJUSTE DE CONTEO EN LOS CONTADORES Una técnica para desarrollar diversos contadores de módulo, proporciona un conteo binario equivalente, emplea decodificación lógica y reajuste de conteo. Simplemente establece que, el conteo avanza en una secuencia binaria, y se reajusta (CLEAR activado) cuando alcanza un estado especifico de conteo detectado por una compuerta lógica de decodificadora. Por ejemplo, consideremos un contador Mód-10. (Década) En la figura 80 se muestra un contador de década que tiene un conteo binario equivalente a la entrada de pulsos de conteo. Esencialmente, el circuito es un contador binario asíncrono que puede contar hasta 16. Sin embargo si se desea la operación del circuito en la que el conteo avance de 0 a 9 y se reajuste a 0 para un para un nuevo ciclo (reset). Este reajuste se añade al conteo así:
1. Con el contador en estado de RESET (conteo = 0000), el contador está listo para iniciar el ciclo de conteo.
116
2. Los pulsos de entrada avanzan en la secuencia binaria ascendente hasta un conteo de 9 (1001).
3. El siguiente pulso de conteo avanza a 10 (1010). Con una compuerta lógica NAND decodifica el conteo de 10, proporcionando un cambio de nivel en su salida de 0 a 1. este nivel reajusta todos los flip flops. Esto es, el pulso posterior al conteo de 9 en el contador, efectivamente logra que el contador regrese al conteo de 0 (estado de RESET), con lo que se completa el ciclo.
Figura 72: Contador década
En realidad, en este caso sólo se requiere los valores de B = 1 y D = 1 , ya que estos valores se presentan juntos, sólo en la combinación 1010 (conteo de 10). Luego para este caso con sólo llevar las salidas A y D a una compuerta AND de 2 entradas, se realiza la misma operación. Cabe anotar que para este caso los flip flops se reajustan con un 1 lógico y es por eso que utilizamos la compuerta AND. Si los flip flops se reajustarán con un 0 lógico utilizaríamos una compuerta NOR, por que esta nos da un o lógico solo con todas las entradas en 1.
Tabla 48: Contadores de la serie SN7400
Dispositivo Tipo Características
7492A Modulo asíncrono 12 2, 6, 12, clear común
74160 De década síncrono 4 bits, carga sincronía, clear asíncrono, activación, acarreo en cascada
74163 Binario síncrono 4 bits, carga sincronía, clear síncrono, activación, acarreo en cascada
74176 De década, asíncrono 2, 5, 10, clear común, carga asíncrona
74177 Binario asíncrono 2, 8, 16, clear común, carga asíncrona
74191 Up/down síncrono 4 bits, carga asincronía, activación, máximo y salidas del reloj en cascada
74293 Binario asíncrono 2, 8, 16, clear común
117
10.4 REGISTROS DE DESPLAZAMIENTO (SHIFT REGISTERS)
Estos dispositivos son grupos de. Flip-flops conectados en cascada que almacenan
información binaria desplazando cada bit de una etapa a la siguiente en cada pulso de reloj. En los sistemas digitales, los registros de desplazamiento se utilizan para almacenar datos en serie, retardar información, convertir datos en formato serie a formato paralelo o viceversa, generar secuencias de códigos binarios, producir efectos sonoros, realizar operaciones aritméticas, etc.
Todos los registros de desplazamiento que estudiaremos en esta lección son estáticos. Esto significa que utilizan flip-flops como celdas básicas de memoria y retienen información mientras estén alimentados por una fuente de poder. Existe otra variedad de registros llamados dinámicos, los cuales utilizan transistores MOSFET y tros dispositivos para almacenar datos. Se caracterizan por su bajo consumo de potencia y su alta capacidad de integración, pero pierden la información almacenada cuando la frecuencia de reloj es inferior un cieno valor mínimo, por ejemplo 1 KHz.
Un registro de desplazamiento es una cadena de flip-flops del tipo maestro/esclavo (D ó J-K) interconectados de tal modo que la información almacenada en ellos experimenta un corrimiento hacia la izquierda o hacia la derecha con cada pulso de reloj. Esto es, cada vez que ocurre un pulso de reloj, el bit almacenado en cada flip-flop de la cadena se transfiere o desplaza al flip-flop adyacente.
La figura 73 (a) ilustra, en forma simplificada, como un registro de desplazamiento convierte una información que ingresa en serie a su formato paralelo correspondiente. Los bloques individuales representan cada uno de los flip-flops o etapas del registro. El primer pulso de reloj ingresa el bit b0, el segundo el bit b1 y así sucesivamente. Después de cuatro pulsos, la palabra completa (b3b2b1b0= 1101) ha sido completamente transferida al registro
Si la entrada de datos se mantiene en 0 y se aplican cuatro pulsos de reloj adicionales, la palabra previamente almacenada en el registro será expulsada bit por bit del mismo. Esta situación se ilustra en la figura 1 (b). El primer pulso libera el bit b0, el segundo el bit b1 y así sucesivamente. Al final, el registro queda cargado con 0000. Este proceso es un ejemplo de conversión de paralelo a serie.
En la figura 74 se muestra el circuito lógico de un registro de desplazamiento de 5 etapas. El sistema consta de una entrada serie (Di), una salida serie (Q5), cinco salidas en paralelo (Q1-Q5), una entrada de reset y una entrada de desplazamiento (shift). Esta última se obtiene conectando entre si las entradas de reloj (CLK) de todos los flip-flops.
La línea D1 recibe la información de entrada. La salida Q de cada flip-flop actúa como entrada de datos del flip-flop siguiente. Los datos se desplazan de izquierda a derecha con cada pulso de reloj. Cuando ocurre el primer pulso, el dato situado en la entrada D1 se transfiere a la salida Ql, el dato previo de la salida Ql se transfiere a la salida Q2, el de la salida Q2 a la salida Q3, y así sucesivamente.
118
Puesto que todos los flip-flops son del tipo M/S (maestro/esclavo), el dato en cada entrada D se transfiere al maestro durante los flancos de subida y del maestro al esclavo durante los
flancos de bajada. Por tanto, en los flancos de subida, el dato previo de las salidas no cambia. La transferencia propiamente dicha se realiza en los flancos de bajada,
Supongamos que, inicialmente, la información en las salidas es Q1Q2Q3Q4Q5= 00110 y se aplica un 1 a la entrada D1. Cuando arriba el flanco de subida del primer pulso, el 1 de la entrada Di se transfiere al maestro de la primera etapa, el 1 de la salida Q1 al de la segunda etapa y así sucesivamente. El estado de las salidas no cambia, es decir, sigue siendo Q1Q2Q3Q4Q5 = 00110.
Cuando ocurre el flanco de bajada, la información almacenada en los maestros se transfiere a los esclavos. La nueva información de salida es, ahora, Q1Q2Q3Q4Q5 = 10011. Es decir, el dato previamente almacenado en el registro experimenta un corrimiento hacia la derecha. La posición del MSB bit más significativo (Q1) la ocupa ahora el inyectado mientras el 0 que ocupaba la posición d LSB o bit menos significativo (Q5) ha desaparecido. El proceso se repite de la misma forma con cada nuevo pulso de reloj aplicado. Para obtener una idea más clara del funcionamiento de este circuito, analicemos el diagrama de temporización mostrado en la figura 75. Se asume que, al comenzar el proceso, el estado de las salas es Q1Q2Q3Q4Q5 = 00000 (impuesto con un bajo en la línea de reset) y se aplica un 1 a la entrada serie D1, como se indica. Cuando se aplica el primer pulso, cada flip-flop se carga con su respectivo dato de entrada. En particular, FF1 se carga con 1. Los otros flip-flops se cargan con 0's. Esto sucede porque, en el
Figura 73
Figura 74
Figura 75
119
instante de aplicar el pulso, todas las entradas D, a excepción de D1, tienen un 0. En las salidas se refleja el dato Q1Q2Q3Q4Q5 = 10000.
Cuando se aplica el segundo pulso, cada flip-flop se hace transparente a su dato de entrada y lo transfiere a su salida. Como ahora hay un 0 en la entrada D1, en las salidas se lee el dato 01000. El 1 lógico aplicado a la entrada serie ha experimentado un corrimiento de posición hacia la derecha. Naturalmente, los 0's también se han desplazado. Este "procesó de corrimiento continúa de modo le, con cada pulso subsecuente de reloj aplicado, 1 lógico se desplaza una etapa (una posición) a la derecha hasta que pasa a través de todo el registro.
Con el tercer pulso, el dato resultante en las salidas es Q1Q2Q3Q4Q5 = 00100, con el cuarto es Q1Q2Q3Q4Q5 = 00010, con el quinto el dato resultante Q1Q2Q3Q4Q5 = 00001 y con el sexto es Q1Q2Q3Q4Q5 = 00000. ¡El 1 ha sido expulsado del registro!
A pesar de la aparente simplicidad de este proceso, han sucedido varios hechos notables:
En primer lugar, el 1 lógico aplicado a la entrada serie (D1) aparece en la salida serie (Q5) sólo después de que han ingresado 5 pulsos. Por tanto, registro de desplazamiento se ha comportado corrido una línea digital de retardo. El tiempo de retardo transcurrido desde el instante en que el dato regresó al registro hasta el instante en que fue .pulsado lo determina la frecuencia del reloj. En segundo lugar, el 1 lógico se desplaza a través del registro en forma secuencial, y esta secuencia es controlada por la señal de reloj. Por tanto, tobadas juntas, como un todo, las salidas (Q1Q2Q3Q4Q5) se pueden usar para actuar o habilitar secuencialmente circuitos externos, de acuerdo a cualquier patrón de bits presentado a la entrada serie. En tercer lugar, si el patrón de bits que aparece a las 5 salidas paralelo se interpreta como un número binario, cada vez que el 1 lógico se corre hacia la derecha, con cada pulso de reloj, la magnitud de ese número se reduce a la mitad. En efecto, 10000= 5, 01000=8; 00100=4; 00010=2; 00001=1. Es decir, en cada corrimiento, el registro realiza una operación numérica de división entera por 2.
Finalmente, entre pulsos de reloj, el registro desplazamiento se ha comportado como un registro de almacenamiento de datos. El registro almacena datos sin cambiarlos o modificarlos y esos datos están siempre disponibles en las salidas paralelas.
Los registros de desplazamiento se clasifican generalmente de acuerdo a la forma como entra y sale información hacia o desde el mismo. De acuerdo a este criterio, existen básicamente cuatro (4) 3os de registros, llamados SISO, SIPO, PISO y PIPO, por sus siglas en inglés. En las siguientes acciones describiremos brevemente cada uno de estos dispositivos y sus variantes.
Algunos registros se acomodan a dos o más de tas configuraciones. El registro de la figura
2, por ejemplo, es del tipo SISO/SIPO porque recibe información en serie pero provee salidas tanto en serie como en paralelo.
120
10.4.1 Registros SISO
En un registro SISO (Serial In / Serial
Out), la información entra en serie y sale en serie. No se tiene acceso a las salidas individuales de cada etapa. En la figura 76 se muestra el circuito lógico de un registro SISO de cuatro etapas. Cada pulso de reloj desplaza el dato de entrada una posición hacia la derecha. La línea SET carga todas las etapas con 1's y la línea CLEAR las carga con 0's.
El SISO es el registro de desplazamiento
más elemental y uno de los más utilizados. Puede emplearse como memoria secuencial o como línea de retardo. Un registro SISO de 64 etapas, por ejemplo, puede almacenar hasta 64 bits de datos o retardar una información durante 64 pulsos de reloj. Puesto que los bits ingresan y se desplazan en orden, el primer bit en entrar es el primero en salir.
10.4.2 Registros SIPOS
Un registro SIPO (Serial InIParallcl Out) tiene la misma estructura de un registro SISO pero las salidas de cada etapa son accesibles externamente. En la figura 77 se muestra el circuito lógico de un registro SIPO de cuatro etapas. El SIPO es un registro más flexible que el SISO porque su contenido está siempre disponible.
Una aplicación importante del registro SIPO es convenir información serie a paralelo. Por ejemplo, si se introduce, bit por bit, una palabra de 8 bits en un registro SIPO, al cabo de 8 pulsos esta palabra estará disponible en las líneas de salida. Esta opción reduce el número de alambres de interconexión necesarios para transferir una información de un sistema a otro.
Figura 77
Figura 76
121
10.4.3 Registro PISO Un registro PISO (Parallel In / Serial Out),
como su nombre lo indica, se carga en paralelo con una información y la desplaza en serie con cada pulso de reloj. En la figura 78 se muestra el circuito de un registro PISO de 4 etapas. El dato a cargar es P1 P2 P3 P4. La carga se habilita aplicando un 1 a la línea de LOAD y puede o no ser sincrónica.
Una aplicación obvia del registro PISO es
convertir información paralelo a serie. Por ejemplo, si cargamos en paralelo una palabra de 8 bits en un registro PISO, cada pulso de reloj expulsará un bit por la línea de salida. Al cabo de 8 pulsos, la información original habrá abandonado el registro.
10.4.4 Registros PIPO Un registro PIPO (Parallel In / Parallel Out), es una especie de registro universal que
puede operar como un registro de almacenamiento convencional o como un registro de desplazamiento SISO, SIPO o PISO. En la figura 78 se muestra el circuito lógico de un registro PIPO Obsérvese que su estructura es similar a la de un registro PISO pero las salidas de cada etapa son accesibles.
Los registros PIPO se usan comúnmente para realizar operaciones matemáticas con
números binarios. Por ejemplo, la multiplicación de dos números binarios implica la realización e una serie de suma y la división de los mismos implica una serie de restas y desplazamientos hacia la izquierda.
10.4.5 Registros Recirculantes Una variante del registro SISO estándar es el registro de desplazamiento recirculante
mostrado en la figura 79. La lógica de control asociada a la entrada serie (D1) provee dos modos de operación. Cuando la línea de control de recirculación (REC) es alta, el dato DIN se transfiere a la entrada D que se desplaza a través del registro con cada pulso de reloj en la forma usual y sale al cabo de 4 pulsos.
Cuando la línea REC es baja, el registro iguala el dato DIN y retorna a la entrada D1 el bit abandona la salida serie Q4. Por tanto, la información almacenada se mantiene circulando permanentemente entre la entrada y la salida, sin perderse.
Los registros recirculantes se utilizan en generadores de caracteres, sistemas de almacenamiento de datos en serie, osciloscopios de almacenamiento digital (DSO) y otras aplicaciones.
Figura 78
122
10.4.6 Registros Bidireccionales
Los registros descritos hasta el momento son
bidireccionales puesto que desplazan información en un solo sentido, hacia la derecha o hacia la izquierda, con cada pulso de reloj. Existen también registros bidireccionales, los cuales aceptan información de entrada en un orden determinado y la suministran en ese mismo orden o en el opuesto.
En la figura 80 se muestra el símbolo de un retro bidireccional de 4 bits. La dirección del deslizamiento la determina el estado de la línea L/R (LEFT/RIGHT: izquierda/derecha). Cuando L/R = 1, el aplazamiento es hacia la derecha: el dato entra por línea SiR y sale por la línea SoR. Cuando L/R = 0, hacia la izquierda: el dato se inyecta en la entrada Sil, y se recibe en la salida SoL.
Figura 79
Figura 80
123
10.4.7 Registro Universales Un registro de desplazamiento universal es, básicamente, un registro PIPO con características especiales como entrada y salida de datos en serie, desplazamiento en ambas direcciones, borrado maestro (clear), inhibición de reloj (hold), etc. Un ejemplo de registro universal es el chip TIL 74LS194.
En la figura 81 se muestra el diagrama de bloques de un registro universal de 4 bits representativo, indicando la función de cada una de sus líneas de datos y de control. El dispositivo puede operar como registro SISO, SIPO, PISO, PIPO, bidireccional y recirculante. Este último modo de operación se consigue conectando la salida serie a la entrada serie e inhibiendo la entrada de datos en paralelo.
10.4.8 Registros de desplazamiento integrados Existe una gran variedad de circuitos integrados TTL y CMOS disponibles como registros de desplazamiento estáticos de mediana escala (MSI) que se adaptan a la mayoría de necesidades de diseño. En la tabla de la figura 11 se comparan los aspectos más sobresalientes de algunos de ellos. En la Tabla 49 se muestran la distribución de pines y el diagrama funcional del circuito integrado 74LS194, un registro universal bidireccional de 4 bits con 4 entradas de carga en paralelo (D0, D1, D2 y D3), 4 salidas de datos en paralelo (Q0, Q1, Q2 y Q3), dos entradas serie (DSR y DSL), una entrada de borrado (MR) y dos entradas de control de modo de operación (S 1 y SO): Este dispositivo particularmente versátil puede operar en 4 modos distintos de funcionamiento, llamados carga sincrónica en paralelo, desplazamiento hacia la derecha, desplazamiento hacia la izquierda e inhibición de reloj.
Figura 81
124
Tabla 49
Registros de desplazamiento TTL y CMOS comunes Tipo
Función
No.
pines
Long. de bit
Despl. derech
a
Despl. Izquierda
LOAD
carga en paralelo
HOLD Inhibición reloj
CLEAR Borrad
o
TTL
74194
B/PIPO
16
4
SI
SI
SI
SI
SI
74195
PIPO
16
4
SI
NO
SI
NO
SI
74165
PISO
16
8
SI
NO
SI
SI
SI
74164
SIPO
14
8
SI
NO
NO
NO
SI
7495
PIPO
14
4
SI
NO
SI
NO
NO
7474
SISO
14
4
SI
NO
SI
NO
SI
CMOS
4015
SIPO
16
8
SI
NO
NO
NO
SI
4021
PISO
16
8
SI
NO
SI
NO
NO
4031
SISO
16
64
SI
NO
NO
NO
NO
40194
B/PIPO
16
4
SI
SI
SI
SI
SI
La carga en paralelo se realiza aplicando a las entradas D0, D1, D2 y D3 el dato de 4 bits que se desea almacenar y haciendo altas las líneas de control Si y SO. El dato se carga en el registro y aparece en las salidas Q0, Q1, Q2 y Q3 con los flancos de subida de la señal de reloj (CP). Durante la carga, el flujo de datos en serie se inhibe y el chip actúa como un re-gistro de almacenamiento convencional.
El desplazamiento hacia la derecha se realiza con los flancos de subida de la señal de reloj y se programa haciendo alta la entrada So y baja la entrada Si. El dato serie ingresa por la entrada de datos DSR (shift right, pin 2). El desplazamiento se realiza en la dirección QO - Q3.
El desplazamiento hacia la izquierda se realiza con los flancos de subida de la señal de reloj y programa haciendo baja la entrada So y alta entrada Si. El dato serie ingresa por la entrada de datos DSL (shift left, pin 7). El desplazamiento realiza en la dirección Q3-QO. La operación del reloj se inhibe cuando las neas de control Si y So son ambas altas. Bajo es condición, no hay carga ni desplazamiento y en 1 salidas del registro permanece el dato previo. Cuado la línea maestra de borrado (MR, pin 1) es baja todas las salidas Q se hacen bajas, sin importar el estado de las entradas de datos (QO-Q3, DS DSL), de control (Si, So) y de reloj (CP). En la figura 12 se muestran la distribución de pines y el diagrama funcional del circuito integrado 4021B, un registro de desplazamiento unidireccional tipo PISO de 8 etapas con acceso a las tres últimas salidas (Q6, Q7 y Q8) Las operaciones de carga en paralelo y de desplazamiento de datos las controla la línea P/S (parallell serial control, pin 9). Cuando la línea P/S es baja, el dato de la entrada serie Sin serial in, pin 11) se desplaza hacia la derecha, en dirección de la salida final Q8 (pin 3) con los flancos positivos de la
125
señal de reloj. Cuando esta línea es de nivel alto, el registro se carga en paralelo con el dato presente en las entradas Pl a P8, sin importar el estado de las otras entradas. Un registro de 8 etapas similar al 4021B es 4014B. Los dos chips tienen la misma distribución de pines, pero el 4014B es de carga sincrónica.
Figura 83
Figura 82
126
TALLER No. 11
1. Dibuje el diagrama lógico de un contador asíncrono descendente de tres bits, usando flip flops tipo D.
2. Dibújese el diagrama lógico de un contador asíncrono ascendente de cuatro bits usando CI´s 74112.
3. Dibújese el diagrama lógico de un contador ascendente Mod-8 usando flip flops JK.
4. Dibuje el diagrama lógico de un contador asíncrono ascendente Mod-12 con flip flop tipo D (usando reajuste de conteo).
5. Dibuje el diagrama lógico de un contador asíncrono ascendente Mod-24 con flip flop tipo JK (usando reajuste de conteo).
6. Dibújese la forma de onda para la señal de reloj y las salidas A, B, y C para el circuito de la figura 84. (dibuje los pulsos de reloj necesarios para llevar al contador a su máxima cuenta y dos cuentas más de reinicio).
7. Diseñe un contador síncrono ascendente Mód-7. Use flip flops tipo JK. 8. Dibuje la secuencia de conteo en un diagrama de tiempo para el contador de la figura
85.
Figura 85 9. Dibuje el diagrama lógico de un contador utilizando el 7490, Display y
Decodificadores, cuya secuencia de conteo vaya desde 00 hasta 59.
10. ¿Por qué se considera a los registros de corrimiento dispositivos de memoria básicos? 11. ¿Cuál es la capacidad de almacenamiento de un registro que puede retener dos bytes
de información? 12. Para la entrada de datos y el cronómetro de la figura 86, determine los estados de
cada basculador en el registro de corrimiento de la figura 87 y dibuje las formas de onda Q. Suponga que inicialmente el registro contiene sólo 1s.
Figura 84
127
Figura 86
Figura 87
13. Resuelva el Problema 12 para las formas de onda de la figura 88.
Figura 88 14. ¿Cuál es el estado del registro de la figura 89 después de cada pulso de cronómetro si
empieza en el estado 101001111000?
Figura 89
15. Para el registro de corrimiento de entrada serial-salida serial, determine las formas de onda de salida de datos para la entrada de datos y las formas de onda de cronómetro de la figura 90. Suponga que el registro inicialmente está borrado.
128
Figura 90 16. Resuelva el Problema 15 para las formas de onda de la figura 91.
17. La forma de onda de salida de datos de la figura 92 está relacionada al cronómetro
como se indica. ¿Qué número binario se almacena en un registro de entrada serial-salida serial de 8 bits si el primer bit de datos en salir (el más a la izquierda) es el LSB?
18. Dibuje un diagrama de sincronización completo que muestre las salidas paralelas para
el registro de corrimiento de la figura 93. Use las formas de onda de la figura 16 con el registro inicialmente borrado.
Figura 91
Figura 92
Figura 93
129
19. Resuelva el Problema 93 para las formas de onda de entrada de la figura 94.
20. Dibuje las salidas Qo a Q7 para un registro de corrimiento 74164 con las formas de
onda de entrada mostradas en la figura 95.
21. El registro de corrimiento de la figura 95(a) tiene entradas SH/LD y CLK como se muestra en la parte (b). La entrada de datos en serie (SER) es un O. Las entradas de datos paralelas son Do = 1, D 1 = O, D2 = 1, Y D3 = O. Dibuje la forma de onda de salida de datos en relación a las entradas.
22. Las formas de onda de la figura 96 se aplican a un registro de corrimiento 74165. Las entradas paralelas son todas O. Determine la forma de onda Q7'
23. Resuelva el Problema 96 si las entradas son todas 1.
Figura 94
Figura 95
Figura 96
130
24. Resuelva el Problema 96 si se invierte la entrada SER
25. Determine todas las formas de onda de salida Q para un registro de corrimiento de 4 bits 74LS195A cuando las entradas son como se muestra en la figura 97.
26. Resuelva el problema 16 si se invierte la entrada SH/LD y el registro inicialmente está borrado
27. Use dos registros de corrimiento 74LS195 para formar un registro de corrimiento de 8 bit. Muestre las conexiones requeridas.
Figura 97
131
11. ANEXO
11.1 COMPUERTAS SCHMITT TRIGGER Las compuertas Schmitt Trigger (Disparador Schmitt) son dispositivos que se utilizan para convertir señales imperfectas, lentas o con ruido en señales digitales bien definidas, rápidas y sin ruido. Las características de estas compuertas las hacen muy útiles en numerosas aplicaciones en donde se presentan problemas con señales mal definidas, distorsionadas o ruidosas. Por su naturaleza binaria, los circuitos digitales operan eficientemente cuando son manejadas por señales de entrada perfectamente cuadradas. En una señal digital ideal, los estados alto y bajo deben estar bien definidos y la transición de un estado al otro debe ser instantánea. Si una entrada, debido a la lentitud de la señal aplicada, permanece durante algún tiempo indecisa entre los niveles Alto y bajo válidos, se corre el riesgo de que el circuito se vuelva inestable y genere falsas señales de salida. Lo mismo puede ocurrir si la señal de entrada no es una onda cuadrada o tiene ruido. La solución a este problema es utilizar compuertas Schmitt Trigger. Las compuertas Schmitt Trigger operan como compuertas comunes, pero se caracterizan por poseer una propiedad llamada histéresis que las hace inmunes al ruido y les permite trabajar con señales digitales no ideales. Una compuerta Schmitt Trigger entrega siempre una onda cuadrada a la salida, sin importar la forma de onda de la señal de entrada. En la figura 98 se muestra los símbolos utilizados para representar los dispositivos Schmitt Trigger más comunes. El signo dentro del símbolo de la compuerta significa siempre que se trata de un dispositivo Schmitt Trigger.
La característica de histéresis significa que los dispositivos Schmitt Trigger sólo responden cuando los voltajes aplicados a sus entradas superan unos valores límites preestablecidos, llamados umbrales. En la figura 99 se muestra en forma simplificada como trabaja un inversor Schmitt Trigger.
Inversor Activo Buffer (YES)
Figura 98
NAND
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132
A medida que aumenta el voltaje de entrada, el voltaje de salida permanece constante, es decir en alto, hasta que alcanza un valor VTH. Cuando esto sucede, el voltaje de salida comienza a descender, haciéndose bajo cuando el voltaje de entrada supera ligeramente el valor límite VTH. A medida que disminuye el voltaje de entrada, el voltaje de salida permanece constante en bajo hasta que alcanza un valor de VTL. Cuando esto sucede, el voltaje de salida pasa al nivel de alto. Cuando el voltaje de entrada cae ligeramente por debajo del valor límite VTL. En resumen, la salida sólo cambia de estado cuando el voltaje de entrada supera el umbral superior (VTH) o cae por debajo del umbral inferior (VTL). La diferencia entre VTH y VTL se denomina voltaje de histéresis (VH). Los valores típicos de VTH y VTL para los dispositivos TTL y CMOS son: Serie TTL 74 y 74LS: VTH = 1.6V y VTL = 0.8V
Serie CMOS 40,45 7 74C (utilizando una tensión de alimentación de +9V):
VTH = 5.8V y VTL = 3.8V
VTH
VTL Figura 99
Vi
Vo
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133
11.2 COMPUERTAS DE COLECTOR ABIERTO
Las compuertas de colector abierto son una variable técnica de las compuertas TTL comunes. Se caracterizan, entre otras cosas, por manejar voltajes de salida superiores al de alimentación y por que se pueden conectar en paralelo. Se utilizan también como amplificadores de corriente y para formar compuertas de varias entradas con compuertas sencillas de una o dos entradas. Esta aplicación se conoce en electrónica digital como lógica alambrada AND. En la figura 100 se muestra el circuito interno de un inversor TTL común. Este consiste básicamente de 4 resistencias, 4 transistores NPN y de 2 diodos. Los transistores Q3 y Q4 son los transistores de salida del circuito. Obsérvese que Q3 y Q4 están conectados en serie entre el positivo de la fuente y la tierra. Cuando uno de ellos conduce (“On”) el otro se bloquea (“Off”) y viceversa. Esta disposición de transistores, típica de la mayoría de los dispositivos TTL, se denomina Salida Tótem-Pole o de Poste Totémico.
La conexión Tótem-Pole es ampliamente utilizada en circuitos integrados digitales por que, entre otras cosas, permite que puedan operar a muy altas velocidades. Sin embargo, presenta un inconveniente: no se pueden conectar dos o más salidas tótem-pole a un mismo punto porque se puede producir una condición de cortocircuito. La solución a este problema es utilizar salidas de colector abierto. En la figura 101 se muestra la versión de colector abierto de un inversor. Se observa que se ha eliminado la etapa de salida superior (R4, Q4 y D2) y el terminal de salida ha quedado al aire.
Figura 100
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134
Para que el circuito de la figura 101 pueda operar como un inversor se necesita conectar entre la salida (colector de Q3) y el positivo de la fuente una resistencia externa Rp como se indica.
Este componente se denomina comúnmente resistencia de arrastre o de pull-up y es indispensable para la operación del circuito. Sin esta resistencia la salida quedaría flotante, es decir no sería alta ni baja. La función de RP es permitir que esta salida pueda ser alta o baja en un momento dado. El valor de RP debe elegirse de modo que no se exceda la máxima corriente admisible por Q3
(aproximadamente 15 mA). Típicamente, Rp varía entre 150 y 1k. Cuando menor sea su valor, mayores son la velocidad de operación y el consumo de potencia. En la figura 102 se muestra los símbolos más utilizados para este tipo de compuertas. Auque en la mayoría de los casos se prefiere utilizar dispositivos con salidas en tótem-pole,
los dispositivos de colector abierto tienen algunas ventajas notables. Estas son algunas de ellas:
Figura 102
OC
Figura 101
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135
Pueden manejar directamente LED, displays, relés y otros componentes y circuitos externos que consumen más corriente de la que una compuerta común puede suministrar.
Pueden conectarse directamente entre sí varias para aumentar la capacidad de
corriente. Pueden manejar voltajes de salida más altos que el voltaje de alimentación. Las
compuertas con esta característica se denominan de Alto voltaje. Algunas, como el 7406 (Inversor), manejan hasta 30V y otras, como el 7416, manejan hasta 15 V.
11.3 COMPUERTAS DE TRES ESTADOS
Las compuertas de tres estados son un tipo especial de dispositivos lógicos que además de los dos estados comunes (alto y bajo ó 1 y 0) pueden proporcionar un tercer estado de salida llamado Hi-Z o de Alta Impedancia, similar a un circuito abierto. Existen situaciones donde es deseable desconectar o aislar el terminal de salida del resto de la circuitería interna con el fin de lograr que ese punto quede libre o flotante, es decir que no esté ni en alto ni en bajo. La solución a ese problema es la llamada Lógica de Tres estado o Lógica Tri-State ® En la figura 103 se muestran los símbolos utilizados en los circuitos lógicos digitales para representar las compuertas tri-state más comunes. Todos los dispositivos tri-state se caracterizan por poseer una entrada de control adicional llamada habilitador o línea de inhibición.
Cuando la entrada de habilitación se activa, la salida se sitúa en el estado de alta impedancia. Mientras esta entrada no este activada, el dispositivo opera normalmente. La entrada de habilitación puede activarse con un 1 lógico (activo alto) o con un 0 lógico (activo bajo)
Entrada Salida
Habilitador
Inversor Activo Alto Inversor Activo Bajo
Figura 103
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136
La figura 104 muestra en forma simplificada cómo trabaja un dispositivo tri-state.
El interruptor A representa la línea de entrada, el interruptor B la línea de habilitación y el LED el estado de salida. Las resistencias R1 y R2 son de un valor muy bajo. R3 es una
resistencia de alto valor. En este caso, R1 = R2 = 100 y R3 = 10 M. R4 limita la corriente a través del LED. En condiciones normales, con el interruptor B cerrado, el Interruptor A suministra un alto (+5V) a través de R1 cuando está en la posición “H”, y un bajo (0V) a través de R2 cuando está en la posición “L”. En el primer caso el LED se enciende y en el segundo se apaga. La función tri-state la provee el interruptor B. Cuando está cerrado (“On”), el terminal de salida queda conectado a la salida del interruptor A y el circuito opera tal como se ha descrito. El estado de la entrada se refleja a la salida. Cuando B está abierto (“Off”), el terminal de salida queda aislado o desconectado de la entrada a través de una resistencia muy alta R3. La salida ignora lo que sucede en la entrada y viceversa. El LED no se enciende porque la corriente que circula por él es muy débil o no la hay. Sin embargo, esto no implica que la salida está en bajo. En realidad, bajo esta condición de alta impedancia, la salida no está ni en alto ni en bajo: está flotando. Podemos aplicar externamente un alto o un bajo al punto de salida y él adoptará el estado que le impongamos, sin que el resto del circuito se altere. Esta característica hace los dispositivos tri-state muy útiles en aplicaciones donde se necesita transferir permanentemente información entre diversos puntos de entrada y salida utilizando la mínima cantidad posible de líneas de comunicación. Un ejemplo muy común son los buses en los sistemas con microprocesadores (figura 105).
Figura 104
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137
Un Bus es un conjunto de líneas digitales que transportan una información común. En los sistemas de microprocesadores todo el flujo y control de información se realiza a través de tres buses tri-state llamados de Datos, de Control y de Direcciones. El primero intercambia datos entre el microprocesador, la memoria y los puertos de entrada / salida (I/O); el segundo trae o lleva datos desde o hacia la memoria y el tercero controla y sincroniza la operación de todo el sistema.
Puertos I/O Memoria
M
icro
proc
esad
or
Bus de Datos
Bus de Direcciones
Bus de Control
Figura 105
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138
11.4 INTERFACES ENTRE CI TTL Y CMOS
La interfaz es el método de conectar dos dispositivos electrónicos como, por ejemplo, las puertas lógicas. Los fabricantes garantizan que, en una misma familia de circuitos lógicos, una puerta puede conectarse a otra. Como ejemplo, las dos puertas TTL de la Figura 106a están simplemente conectadas entre sí sin necesidad de elementos extra y sin problemas. Un segundo ejemplo, la conexión de dos puertas CMOS, se ilustra en la Figura 1b. En ambos ejemplos el fabricante ha tenido gran cuidado de hacer seguros los dispositivos para conectarlos de forma fácil y adecuada.
¿Qué ocurre para conectar CI de diferentes familias como, por ejemplo, TTL y CMOS? Los niveles lógicos TTL y CMOS (tensiones) están definidos de forma diferente. Debido a las diferencias entre los niveles de tensión, los CI CMOS y TTL habitualmente no pueden conectarse directamente entre sí, como si perteneciesen a la misma familia. Los requerimientos para los CI CMOS y TTL son bastante diferentes. Por tanto, estos CI, habitualmente, no podrán conectarse directamente. A continuación se esbozarán sencillas técnicas de interconexión (Interfaces). La interfaz entre un CMOS y un TTL es bastante fácil si ambos dispositivos operan ron una fuente de alimentación común de +5V. La Figura 107 muestra cuatro ejemplos de interfaces de TTL a CMOS y de CMOS a TTL.
La Figura 107a muestra el uso de un resistor de «pull-up» de 1 k para realizar la interfaz entre un CI TTL estándar y un CI CMOS. La Figura 107b muestra el uso de un resistor de
pull-up de 2.2 k para realizar la interfaz entre CT TTL de baja potencia y CMOS. Las interfaces entre los CMOS y TTL son aún más fáciles. La Figura 2c muestra CI CMOS y TTL de baja potencia compartiendo la misma fuente de alimentación de +5 V. Puede realizarse una conexión directa entre una salida CMOS y cualquier entrada TTL de baja potencia. Observar que la puerta CMOS puede conectarse solamente a una entrada TTL de baja potencia. La excepción es la serie CMOS 74HCOÜ, que puede conectarse como
Figura 106
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máximo a diez entradas TTL de baja potencia. Cuando se requieren más conexiones, la Figura 2d muestra el uso de un buffer especial CMOS 4049 entre las unidades CMOS y TTL. El buffer CMOS puede conectarse como máximo a dos entradas TTL estándar. Un buffer no inversor, similar a la unidad de la Figura 2d, es el CI CMOS 4050. El problema de la incompatibilidad de tensión de TTL (o NMOS) a CMOS puede resolverse utilizando un resistor de «pull-up» como en la Figura 2a. Un segundo método para resolver este problema de interconexión se muestra en la Figura 2e. La serie 74HCTOO de CI CMOS se diseña como un elemento de interfaz entre TTL (o NMOS) y CMOS. Un CI 74HCT34 no inversor se utiliza como elemento de interconexión CI TTL y CMOS en la Figura 2e.
La serie 74HCTOO de CI CMOS se usa para interconectar dispositivos LSI NMOS y CMOS. Las características de salida NMOS son casi iguales que las características de los CI TTL Schottky de baja potencia.
Figura 107
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La realización de la interfaz entre dispositivos CMOS y TTL requiere algunos componentes adicionales cuando cada dispositivo opera con una fuente de alimentación de diferente tensión. La Figura 108 muestra tres ejemplos de interfaces TTL a CMOS y CMOS a TTL.
La Figura 108a muestra el inversor TTL conectado a un transistor NPN de propósito general. El transistor y los resistores asociados traducen las salidas TTL de baja tensión a las entradas de alta tensión necesarias para que opere el inversor CMOS. La salida del inversor CMOS es una tensión que varía entre GND (tierra) y + 10 V.
La Figura 108b muestra un buffer TTL de colector abierto y un resistor de «pull-up» de 10 k utilizado para pasar de las tensiones TTL más bajas a las CMOS mas altas. Los C'l TTL 7406 y 7416 son dos buffers inversores, colector abierto. Los CI 7407 y 7417 TTL son buffers no inversores de colector abierto similares que también pueden ser utilizados en el circuito de la Figura 108b. La realización de la interfaz entre un inversor CMOS de tensión más alta y un inversor TTL de tensión más baja se ilustra en la Figura 108c. Se utiliza el buffer 4049 entre ambos inversores. Observar que el buffer CMOS de la Figura 108c está alimentado por la fuente de alimentación de tensión más baja (+5 V). Los circuitos digitales pueden también atacar a otros dispositivos diferentes de las puertas lógicas. Las interfaces de los dispositivos CMOS con lámparas indicadoras LRD son fáciles. La Figura 4 muestra seis ejemplos de CI CMOS conectados a indicadores LED. La Figura 109a y b muestra la fuente de alimentación CMOS de +5 V. Con esta tensión baja no se necesitan resistores de limitación en serie con los LED. En la Figura 4a. cuando la salida del inversor CMOS está en el nivel ALTO, luce el LED indicador de la salida. Lo opuesto es cierto en la Figura 109b; cuando la salida del CMOS está en el nivel BAJO, luce el indicador LED. La Figura 109c y d muestra los CI CMOS conectados a una fuente de alimentación de alta tensión (+ 10 a +15 V). Debido a esta tensión más alta, se coloca un resistor limitador de 1
Figura 108
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kí2 en serie con la salida del indicador LED. Cuando la salida del inversor CMOS de la Figura 109c está en el nivel ALTO, luce el indicador LED de salida. Sin embargo, en la Figura 4d, el indicador LED se encuentra activado por un nivel BAJO en la salida del CMOS.
La Figura 4e y muestra los buffers CMOS utilizados para excitar los indicadores LED. Los circuitos pueden operar con tensiones entre +5 y + 15 V. La Figura 109c muestra el uso de un buffer inversor CMOS (como el CI 4049), y la Figura 4f utiliza un butffer no inversor (como
el Cl 4050). En ambos casos debe utilizarse un resistor limitador de 1 k en serie con el indicador LED de la salida. En la Figura 5 se muestran algunos sencillos circuitos de interfaz entre un TTL y uno o dos indicadores LED. Los inversores TTL están conectados directamente a los LED de la Figura 110a, b y c. El LED de la Figura 110a luce cuando la salida del inversor está en ALTA, pero el LED de la Figura 110b luce cuando la salida del inversor está en BAJA. Estas ideas se combinan para formar el circuito de la Figura 110c. Cuando luce el LED rojo, la salida del inversor está en ALTA, pero cuando la salida del inversor esté en el nivel BAJO, lucirá el LED verde.
Figura 109
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El circuito de la Figura 110c tiene una característica añadida. Si la salida del inversor estuviese entre los niveles ALTO y BAJO (en la región indefinida), lucirían ambos LED. Este circuito se puede utilizar, por tanto, como un sencillo indicador de lógica, para comprobar los niveles en las salidas de los circuitos lógicos. La Figura 110d muestra el uso de un transistor para activar y desactivar un LED. Cuando la salida del inversor TTL está en el nivel BAJO. el transistor se corta y el LEU no luce. Cuando la salida del inversor está en el nivel ALTO, el transistor conduce y hace que el LED luzca. Este circuito reduce la corriente de salida del inversor TTL.
Figura 110
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1. Thomas L. Floyd. FUNDAMENTOS DE ELECTRÓNICA DIGITAL. Editorial Limusa, Grupo Noriega Editores.
2. Victor P. Nelson, H. Troy Nagle, Bil D. Carroll, J. David Irwin, ANÁLISIS Y DISEÑO DE CIRCUITO LÓGICOS DIGITALES. Editorial Prentice Hall
3. Louis Nashelsky, FUNDAMENTOS DE TECNOLOGÍA DIGITAL. Editorial Limusa,
Grupo Noriega Editores.
4. Antonio J. Gil Padilla. ELECTRÓNICA GENERAL. 1. Dispositivos y sistemas digitales. Editorial McGraw Hill.
5. Roger L. Tokheim. Principios Digitales. Tercera edición. Editorial McGraw Hill.
6. John P. Vyemura. DISEÑO DE SISTEMAS DIGITALES. Un enfoque Integrado.
Internacional Thomson Editores.