diseÑo de un amplificador limitador cmos...
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UNIVERSIDAD RICARDO PALMA
FACULTAD DE INGENIERÍA
ESCUELA PROFESIONAL DE INGENIERÍA ELECTRÓNICA
DISEÑO DE UN AMPLIFICADOR LIMITADOR
CMOS PARA VELOCIDADES EN TECNOLOGÍAS
SUBMICRÓNICAS
INFORME TÉCNICO POR EXPERIENCIA PROFESIONAL
CALIFICADA PARA OPTAR EL TÍTULO PROFESIONAL DE
INGENIERO ELECTRÓNICO
PRESENTADO POR:
Bach. OCHOA CASTILLO SERGIO PABLO
LIMA – PERÚ
2018
DEDICATORIA
Este informe técnico va dedicado de manera muy especial a mi familia
que siempre estuvo apoyándome en todo momento, a mis padres Ama lia y
Carlos y a mis hermanos Nacho y Pepe.
AGRADECIMIENTOS
A los ingenieros de Andina de Radiodifusión S.A.C, de los cuales siempre estaré
agradecido por todas sus enseñanzas que me transmitieron desde el periodo que laboré en
la mencionada casa televisiva. A los Ingenieros Luis Bordo, José Luis Samanez, Cristian
Orcasitas y Jean Vargas, siempre estaré muy agradecido con ustedes por todas sus
observaciones, consejos y enseñanzas.
Al Programa CI Brasil por la oportunidad que me dieron para comenzar a formarme como
diseñador de circuitos integrados y por ser una excelente cantera y referente internacional
en la preparación y formación de recursos humanos en el área de diseño de circuitos
integrados.
Al doctor Ph. D Roberto Panepucci (Universidad de Illinois, EE. UU) por la oportunidad
que me brindó de trabajar en la División de Concepción de Sistemas de Hardware. A
todos mis amigos en Perú y Brasil que de alguna u otra manera me apoyaron durante mi
carrera.
iv
ÍNDICE GENERAL
AGRADECIMIENTOS .............................................................................................................................. IV
RESUMEN ............................................................................................................................................. IX
ABSTRACT.............................................................................................................................................. X
INTRODUCCIÓN ..................................................................................................................................... 1
CAPÍTULO I: HISTORIA DE LAS COMUNICACIONES ÓPTICAS .................................................................. 4
1.1 APLICACIONES ....................................................................................................................................... 6
1.2 SISTEMAS DE COMUNICACIONES ÓPTICAS ................................................................................................... 8
1.2.1 Descripción del Sistema Fotónico ............................................................................................ 10
1.3 OBJETIVOS DEL INFORME TECNICO ........................................................................................................... 10
CAPÍTULO II: EL ESTADO DEL ARTE DE LOS CIRCUITOS FOTÓNICOS ..................................................... 15
2.1 TRANSCEPTOR ÓPTICO A 40 GBPS ........................................................................................................... 16
2.2 ESTUDIO DE TOPOLOGIAS ....................................................................................................................... 21
2.2.1 Amplificador Diferencial con Carga Resistiva .......................................................................... 21
2.2.2 Amplificador Diferencial con Carga Activa .............................................................................. 22
2.2.3 Amplificador Diferencial con Degeneración Capacitiva........................................................... 23
2.2.4 Amplificador Diferencial con capacidad Miller negativa ......................................................... 23
2.2.5 Amplificador Diferencial con Realimentación Activa ............................................................... 24
2.2.6 Amplificador Cherry Hopper .................................................................................................... 25
CAPÍTULO III: DISEÑO DEL AMPLIFICADOR LIMITADOR ....................................................................... 28
3.1 GANANCIA DE TENSION DE N ETAPAS EN CASCADA ...................................................................................... 29
3.2 ANCHO DE BANDA DE N ETAPAS EN CASCADA ............................................................................................. 30
3.3 CONSUMO DE POTENCIA ....................................................................................................................... 31
3.4 TÉCNICAS PARA AUMENTAR EL ANCHO DE BANDA ....................................................................................... 32
3.4.1 Inductive Peaking .................................................................................................................... 32
3.4.2 Inductores Activos ................................................................................................................... 33
3.4.3 Inductores Activos Wu Folded ................................................................................................. 33
3.5 DISEÑO DEL AMPLIFICADOR LIMITADOR MODIFICADO ................................................................................. 34
3.5.1 Consideraciones de diseño ...................................................................................................... 35
3.5.2 Dimensionamiento de los Transistores .................................................................................... 40
3.5.3 Cálculo de Inductores Activos .................................................................................................. 46
v
3.5.4 Estabilidad ............................................................................................................................... 50
CAPÍTULO IV: DISEÑO DEL LAYOUT ...................................................................................................... 53
4.1 RESULTADOS POST LAYOUT .................................................................................................................... 58
4.2 DISCUSION DE LOS RESULTADOS OBTENIDOS .............................................................................................. 61
CONCLUSIONES ................................................................................................................................... 65
RECOMENDACIONES ........................................................................................................................... 67
REFERENCIAS BIBLIOGRÁFICAS ............................................................................................................ 68
BIBLIOGRAFÍA ...................................................................................................................................... 72
vi
ÍNDICE DE TABLAS
TABLA 1: COMPARACION DE COSTOS DE FABRICACION DE TECNOLOGIAS UMC E IHP. .................................................. 13
TABLA 2: COMPARACION ENTRE TOPOLOGIAS. ...................................................................................................... 27
TABLA 3: ESPECIFICACIONES TECNICAS REQUERIDAS ............................................................................................... 35
TABLA 4: RESUMEN DE TAMAÑOS Y VALORES DE COMPONENTES .............................................................................. 48
TABLA 5: COMPARACION ENTRE SIMULACION ESQUEMATICA Y POST-LAYOUT. ............................................................ 60
TABLA 6: RESUMEN RESULTADOS POST-LAYOUT ................................................................................................... 61
TABLA 7: RENDIMIENTO Y COMPARACION CON OTROS AUTORES. ............................................................................. 62
vii
ÍNDICE DE FIGURAS
FIGURA 1: DIFERENTES APLICACIONES DE LA FOTONICA ............................................................................................ 7
FIGURA 2: NIVELES DE POTENCIA, CORRIENTE Y VOLTAJE EN CADA ETAPA ..................................................................... 9
FIGURA 3: SISTEMA DE TRANSMISION Y RECEPCION FOTONICO ................................................................................... 9
FIGURA 4: GUIA DE ONDA ENTRE DOS CAPAS DE SILICIO. ........................................................................................ 15
FIGURA 5: CORTE TRANSVERSAL DE UN CIRCUITO INTEGRADO OPTO-ELECTRONICO. ..................................................... 16
FIGURA 6: TRANSCEPTOR OPTO ELECTRONICO. ..................................................................................................... 17
FIGURA 7: ESPECTRO DE SALIDA DEL TRANSCEPTOR OPTO ELECTRONICO. ................................................................... 18
FIGURA 8: SUPERFICIE HL PARA ACOPLAMIENTO SOBRE PASTILLA DE SILICIO. .............................................................. 19
FIGURA 9: DIODO FOTODETECTOR Y GUIA DE ONDA ............................................................................................... 20
FIGURA 10: DIAGRAMA DEL RECEPTOR PROPUESTO. .............................................................................................. 21
FIGURA 11: AMPLIFICADOR DIFERENCIAL CON CARGA RESISTIVA. ............................................................................ 22
FIGURA 12: AMPLIFICADOR DIFERENCIAL CON CARGA ACTIVA. ................................................................................ 22
FIGURA 13: AMPLIFICADOR CON DEGENERACION CAPACITIVA. ................................................................................ 23
FIGURA 14: AMPLIFICADOR DIFERENCIAL CON CAPACIDAD MILLER NEGATIVA. ........................................................... 24
FIGURA 15: AMPLIFICADOR LIMITADOR CON REALIMENTACION ACTIVA. ................................................................... 25
FIGURA 16: AMPLIFICADOR CHERRY HOPPER. ...................................................................................................... 26
FIGURA 17: CAPACIDADES PARASITAS CX Y CY EN EL AMPLIFICADOR CHERRY HOPPER. ................................................. 26
FIGURA 18: AMPLIFICADOR LINEAL .................................................................................................................... 28
FIGURA 19: AMPLIFICADOR LIMITADOR .............................................................................................................. 28
FIGURA 20: ESQUEMA EN CASCADA UTILIZADO EN AMPLIFICADORES LIMITADORES...................................................... 29
FIGURA 21: N AMPLIFICADORES EN CASCADA ....................................................................................................... 29
FIGURA 22: ANCHO DE BANDA VERSUS NUMERO DE ETAPAS................................................................................... 31
FIGURA 23: MODELO DEL INDUCTOR ACTIVO ....................................................................................................... 33
FIGURA 24: AMPLIFICADOR CHERRY HOPPER MODIFICADO ..................................................................................... 34
FIGURA 25: VOLTAGE OVERDRIVE VS ANCHO DE M1 .............................................................................................. 41
FIGURA 26: VOLTAGE OVERDRIVE VS ANCHO DE M2 .............................................................................................. 41
FIGURA 27: CIRCUITO FINAL CON VALORES CALCULADOS ........................................................................................ 43
FIGURA 28: RESPUESTA EN FRECUENCIA PARA UNA ETAPA ...................................................................................... 43
FIGURA 29: RESPUESTA PARA 5 ETAPAS .............................................................................................................. 44
FIGURA 30: ANCHO DE BANDA DE UNA ETAPA SIN INDUCTOR ACTIVO. ....................................................................... 45
FIGURA 31: CONFIGURACION SURTIDOR COMUN CON CARGA INDUCTIVA. .................................................................. 46
FIGURA 32: MODELO EN AC DE LA ETAPA DE SALIDA DE LA FIGURA 31. ..................................................................... 46
FIGURA 33: ANCHO DE BANDA DE UNA ETAPA CON INDUCTOR ACTIVO ...................................................................... 49
viii
FIGURA 34: ANCHO DE BANDA SIN INDUCTOR Y CON INDUCTOR ACTIVO. ................................................................... 49
FIGURA 35: ANCHO DE BANDA CON CINCO ETAPAS. ............................................................................................... 50
FIGURA 36: FACTOR DE ESTABILIDAD DE ROLLET ................................................................................................... 52
FIGURA 37: FACTOR DE ESTABILIDAD EDWARDS-SINSKY ......................................................................................... 52
FIGURA 38: INTERCONEXION DE CINCO AMPLIFICADORES ........................................................................................ 54
FIGURA 39: VISTA DE UN SOLO AMPLIFICADOR. .................................................................................................... 55
FIGURA 40: VISTA AMPLIADA DEL AMPLIFICADOR Y DISTRIBUCION DE COMPONENTES. .................................................. 55
FIGURA 41: PUNTA DE PRUEBA ACP40 .............................................................................................................. 57
FIGURA 42: ANCHO DE BANDA DE UNA ETAPA DE POST LAYOUT .............................................................................. 58
FIGURA 43: UNA ETAPA: SIMULACION ESQUEMATICO VS POST LAYOUT ..................................................................... 58
FIGURA 44: ANCHO DE BANDA FINAL LUEGO DEL POST LAYOUT ............................................................................... 59
FIGURA 45: COMPARACION ENTRE ESQUEMATICO Y POST LAYOUT FINAL ................................................................... 60
FIGURA 46: AMPLIFICADOR LIMITADOR INTEGRADO CON OTROS BLOQUES. ................................................................ 63
FIGURA 47: LAYOUT FINAL COLOCADO EN AREA DE FABRICACION. ............................................................................ 64
ix
RESUMEN
Este informe técnico propone el diseño de un bloque llamado Amplificador Limitador
que se encuentra en los equipos que trabajan con fibra óptica o con altas tasas de
transmision de datos y que estan integrados en una pastilla de silicio. El objetivo principal
es aumentar el ancho de banda de un Amplificador Limitador mediante la aplicación de
la técnica Inductive Peaking para lograr velocidades que corresponden a una portadora
óptica OC-192 equivalente a 10 Gbps bajo el estándar SONET. Haciendo uso de
tecnología CMOS con transistores de 130 nm de ancho de canal.
A su vez se propone disminuir el consumo de potencia y el área ocupada en la pastilla de
Silicio utilizando inductores activos y la eliminación de los capacitores de desacople DC
entre etapas.
Los resultados finales Post Layout demuestran que es posible extender el ancho de banda
con las técnicas mencionadas anteriormente, reducir el consumo total y el área ocupada
en la pastilla de Silicio y cumplir con las especificaciones técnicas requeridas.
Palabras Clave
Radiofrecuencia, Tecnologia CMOS, Receptor Óptico, Amplificador Limitador.
x
ABSTRACT
This technical report proposes the design of a block called Limiting Amplifier which is
found in equipment that works with optical fiber or with high rates of data transmission
and that are integrated in a silicon wafer. The main objective is to increase the bandwidth
of a limiter amplifier by applying the Inductive Peaking technique to achieve speeds that
correspond to an OC-192 optical carrier equivalent to 10 Gbps under the SONET
standard, making use of CMOS technology with 130 nm channel width transistors.
At the same time, it is proposed to reduce the power consumption and the area occupied
in the chip using active inductors and the elimination of DC decoupling capacitors
between stages.
The final results of Post Layout show that it is possible to extend the bandwidth with the
techniques mentioned above, reducing the total consumption and the area occupied in the
silicon pellet and accomplishing with the required technical specifications.
Key Words
Radiofrequency, CMOS Technology, Optical Receiver, Limiting Amplifier.
1
INTRODUCCIÓN
Durante el periodo 2012-2014, siendo parte del equipo de ingenieros del Área de
Transmisiones de la casa televisora Andina de Radiodifusión S.A.C y desempeñándome
como Ingeniero de Transmisiones, estuve laborando en la sala de Satélites y Microondas.
Es en esta área, donde las señales HD (High Definition) y SD (Standard Definition) de
audio y video de los diferentes servicios se transmiten vía satélite y vía microondas, en el
caso de los enlaces microondas se realiza a través de un equipo IDU (Indoor Unit) de la
familia Pasolink de la empresa NEC, que es un sistema punto a punto que puede operar
en bandas desde 6 GHz hasta 52 GHz. Este equipo modulador posee receptores ópticos
capaces de soportar velocidades de hasta 2.5 Gbps (OC-48).
En el año 2015 comienzo a laborar como diseñador de circuitos integrados de RF y el
presente informe técnico fue basado en un proyecto llamado “Caracterización de
Circuitos Integrados de Radiofrecuencia y Fotónicos” desarrollado en el Departamento
de Diseño de Software y Hardware del Centro de Tecnología da Informaçao Renato
Archer, localizado en la ciudad de Campinas, São Paulo, cuyo coordinador y jefe
responsable es el Dr. Roberto Panepucci.
Para el diseño se utilizaron las herramientas de simulación de la empresa Cadence. Esta
empresa ofrece un ambiente de simulación avanzada para diseño de circuitos integrados
llamado Virtuoso Analog Design Environment. En esta plataforma se simularon los
circuitos del presente informe técnico hasta la etapa previa a la fabricación.
2
Los objetivos de este proyecto se centraron en el diseño de un Amplificador Limitador
CMOS para velocidades en tecnologías submicrónicas, bloque que forma parte de un
receptor óptico, para velocidades de 10 Gbps (OC-192), la fabricación del circuito
integrado y la caracterización de éste en un laboratorio especial con equipos de medida
del área de RF y Fotónica. El circuito de la figura 24 fue simulado hasta la última etapa
(Post-Layout) antes de enviarlo a su prototipación.
Los objetivos mencionados líneas arriba se cumplieron con resultados obtenidos en las
simulaciones Post Layout, llegando a superar las especificaciones de ancho de banda,
consumo de potencia y área del circuito integrado con respecto a diseños de otros autores.
Por lo tanto, el presente trabajo propone una solución simple y factible para lograr los
requisitos técnicos iniciales y se ha organizado de la siguiente manera:
El Capítulo I se basa en una introducción a las comunicaciones ópticas, diferentes
aplicaciones de los circuitos de alta frecuencia en receptores ópticos. Se realiza una
descripción del sistema óptico y de cada bloque dentro de un receptor fotónico desde la
conexión de la fibra óptica hasta antes de los circuitos de reloj y recuperación de datos
(CDR). También se muestran los objetivos del presente informe técnico, así como los
criterios aplicados para escoger la tecnología y costos. En el Capítulo II se mostrarán
algunos ejemplos del Estado del Arte en circuitos fotónicos. Por ejemplo, el
funcionamiento de un sistema transceptor de 40 Gbps con la técnica WDM (Wavelength
Division Multiplexing). También se discutirán las ventajas y desventajas de algunos
circuitos de alta velocidad. Se analizará el Amplificador Cherry Hopper, que aparece
como un buen candidato para cumplir con los requisitos establecidos. El Capítulo III
consta de dos partes: En la primera se expone una breve descripción de las
especificaciones generales del amplificador. Luego se mostrarán algunos requisitos de
rendimiento como ganancia, ancho de banda y consumo de potencia que debemos
conseguir en el diseño final. Se presenta la metodología de diseño del amplificador, se
analizará la estabilidad en alta frecuencia basado en los parámetros de dispersión
3
(Parámetros S), y por último se mencionan detalles para el diseño a nivel físico del Layout
de cada etapa y de todo el amplificador integrado. En el Capítulo IV se describe el diseño
físico del Amplificador Limitador. Técnicas para evitar atenuaciones y efectos parásitos
e interconexión entre las cinco etapas amplificadoras. Resultados y discusión de los
resultados obtenidos.
4
CAPÍTULO I: HISTORIA DE LAS
COMUNICACIONES ÓPTICAS
Las señales luminosas han sido utilizadas como medio de comunicación desde tiempos
antiguos. La primera persona que podemos considerar como el pionero en la
comunicación óptica es el francés Claude Chappe, el cual inventó el telégrafo óptico.
En 1792 se lograron enviar y recibir los primeros mensajes entre Paris y Lille. Sin
embargo, no existía una forma de controlar la luz y su confinación en un medio de
transmisión. En 1840, Daniel Colladon estudió el fenómeno de la reflexión de la luz en
el agua; este fue un paso importante para los futuros descubrimientos sobre la luz dentro
de un medio de transmisión.
Esto lo consiguió John Tyndall en 1870 con el llamado “Efecto Tyndall” o “Dispersión
de Tyndall” el cual sostiene que un haz de luz que pasa a través de un material transparente
con impurezas flotando, desvía la luz y la dispersa.
Años más tarde otros investigadores cambiaron el agua por cristales para tener un medio
de transmisión más sólido. Con esto, se sentaban las bases para las comunicaciones
ópticas, pero no sería hasta la década del 50 en el siglo XX en que un alumno de doctorado
en Física llamado Narinder Singh Kapany comenzó a trabajar en una teoría que permitiría
crear un material capaz de hacer que la luz viaje en un medio con curvaturas.
El resultado de este trabajo fue publicado en la revista Nature cuyo nombre del artículo
es “A Flexible Fibrescope, Using Static Scanning” [1]; en este trabajo se demostró que
era posible conducir un haz de luz en un conjunto de fibras flexibles de 75 cm de largo.
5
Las primeras aplicaciones fueron en el campo de la medicina creando las primeras
aplicaciones en endoscopios. El principal problema en aquellos tiempos con la fibra
óptica eran las grandes pérdidas en la fibra y la incapacidad de transmitir a grandes
distancias. La tecnología del momento no permitía tener procesos de fabricación más
depurados para obtener una alta pureza en el cristal y evitar así atenuaciones en las
señales.
Con el pasar de los años se caracterizaron los procesos de fabricación y se logró mejorar
la respuesta de las fibras ópticas debido a que ahora era posible detectar impurezas en los
cristales. Más tarde se cubrieron las fibras con un revestimiento de nylon que lo hacía
más resistente y evitaba que la fibra se quiebre.
En 1970, el equipo de la empresa Corning Glass fue capaz de desarrollar fibras ópticas
con muy baja atenuación por kilómetro alrededor de 0.5 dB/km.
Los laboratorios Bell para esa época ya habían desarrollado láseres que eran capaces de
enviar pulsos luminosos a través de la fibra y demodular el mensaje en el otro extremo.
En 1977 se lleva a cabo la primera transmisión telefónica por fibra óptica con una tasa de
transmisión de hasta 6 Mbps. Hacia el año 1979 las perdidas por kilómetro eran de 0.2
dB. Un cable de par trenzado posee una pérdida de 200 dB/km a 100 MHz y 500 dB/km
a 1 GHz [2].
Como se vería más adelante, el rápido crecimiento de los volúmenes de información en
las redes de telecomunicaciones requería un medio de transmisión de alta velocidad entre
los sistemas y equipos. La fibra óptica es un medio de transmisión excelente para obtener
altas tasas de velocidad de transferencia de datos debido a su casi infinito ancho de banda.
6
El siguiente paso fue aprovechar el gran ancho de banda con el uso de numerosas
longitudes de onda para llevar varios canales en una misma fibra. Por ejemplo, se ha
demostrado que 100 longitudes de onda (100 portadoras diferentes) transmitiendo datos
cada una a una velocidad de 10 Gbps permite una comunicación total de una tasa de 1
Tbps a lo largo de 400 km [2].
1.1 Aplicaciones
El uso de la fibra óptica se presenta en la actualidad en distintos campos del conocimiento,
desde la medicina pasando por las telecomunicaciones, aplicaciones militares hasta
incluso la arqueología. Entre las más conocidas están el internet, telefonía, redes, etc. En
la figura 1 se observa distintas áreas de acción de la fotónica.
A la fecha de impresión de este informe, la fibra óptica permite que los doctores puedan
operar a un paciente que se encuentra en otro país o incluso en otro continente. Esto,
gracias al gran ancho de banda que poseen las fibras ópticas y haciendo posible una tasa
de transferencia de datos muy alta [3].
En el ámbito militar, las comunicaciones por fibra óptica presentan un nivel de seguridad
mucho mayor con respecto a las comunicaciones por radio o cables convencionales. Un
beneficio logístico es el poco peso de la fibra, además, están fabricados bajo estándares
de calidad contra aplastamientos e impactos.
7
Figura 1: Diferentes aplicaciones de la fotónica
Fuente: Silicon Photonics The State of The Art
Por ejemplo, después de una explosión nuclear, la fibra óptica presenta un efecto llamado
atenuación inducida por radiación (Radiation Induced Attenuation), que origina perdidas
de potencia y atenuación en la fibra debido al “oscurecimiento” del núcleo. Las partículas
ionizantes, de muy alta energía, impactan sobre los enlaces químicos de la fibra
produciendo nuevos estados de transición electrónica aumentando la absorción de algunas
longitudes de onda en ciertas frecuencias. Luego de ocurrido este efecto la fibra presenta
una recuperación rápida a su estado original, evitando así cortes de comunicación después
de una explosión.
Las salas de transmisión de los distintos canales de televisión y de empresas de cable,
poseen equipos codificadores (Encoders) que están interconectados por fibra óptica para
crear los paquetes de canales digitales y enviarlos por microondas o vía satélite a las
empresas distribuidoras del servicio. Incluso en algunos países de Latinoamérica la fibra
óptica llega a la misma sala del abonado, llevando los servicios de internet de hasta
100Gbps y televisión por cable.
8
1.2 Sistemas de Comunicaciones Ópticas
El objetivo de un sistema de comunicación óptico es de transferir grandes volúmenes de
información a través de largas distancias.
En un sistema de comunicación por fibra óptica se tiene un transmisor que alimenta a un
diodo láser y en el extremo opuesto un receptor que posee un fotodetector basado en un
diodo fabricado en Silicio. Esto es para conseguir una integración monolítica con el resto
de bloques y evitar el uso de pastillas de Silicio independientes conectados mediante finos
cables de oro (Wire bonds) afectando dramáticamente el rendimiento del receptor.
En casi todo sistema de comunicación óptica se utiliza el código de línea NRZ (Non
Return to Zero), el cual posee una densidad espectral que va desde DC hasta la mitad de
la tasa de bits [4]. En este formato de modulación la luz del láser del transmisor enciende
y genera un “uno” lógico y cuando se apaga produce un “cero” lógico. Cuando la luz está
encendida ésta permanece así durante todo el periodo del bit a diferencia de la modulación
RZ donde el pulso cambia a 0 V en la mitad del periodo del bit. Este formato es usado en
sistemas SONET/SDH, así como en sistemas de comunicaciones por Ethernet [5].
Los pulsos luminosos son detectados por el transductor óptico en el receptor; este
convierte las señales del dominio físico de la luz en señales del dominio eléctrico como
voltaje. Cuando llega un pulso de luz al fotodetector, este genera un pulso de corriente
que el amplificador de transimpedancia lo convierte en un “uno” lógico, y la ausencia de
luz en el fotodetector produce un “cero” lógico a la salida del TIA (Amplificador de
Transimpedancia, bloque diseñado y caracterizado en el laboratorio por PhD. André
Ponchet da Fontoura). El fotodetector debe tener una alta sensibilidad a la luz y la señal
de voltaje a la salida del primer bloque de amplificación debe salir con el menor ruido
posible.
9
La amplitud de voltaje en la salida del Amplificador de Transimpedancia no es lo
suficientemente grande para ser detectada correctamente por los circuitos de reloj y de
recuperación de datos (CDR). Los valores típicos que se pueden detectar a la salida de un
TIA es de aproximadamente 4 mV y considerando que los circuitos digitales que están en
el CDR necesitan un mínimo de 400 mVpp [6], se debe adicionar un bloque amplificador
que sea capaz de proveer la ganancia y el ancho de banda necesario. El ancho de banda
opitmo para una modulacion NRZ es aproximadamente dos tercios de la tasa de bits.
En la figura 2 se muestran los niveles típicos de potencia en el fotodetector, corriente a la
entrada del TIA (Amplificador de Transimpedancia) y tensión a la entrada y salida del
amplificador limitador.
Figura 2: Niveles de potencia, corriente y voltaje en cada etapa
Fuente: Equalization/Compensation of Transmission Media
Figura 3: Sistema de transmisión y recepción fotónico
Fuente: CMOS Multichannel Single-Chip Receivers for Multi-Gigabit Optical Data
Communications
≈ 4 mVP-P ≈ 400 mVP-P ≈ -18 dBm ≈ 10 µA
10
En la figura 3 [10], el circuito propuesto en este informe técnico es el marcado en líneas
punteadas.
1.2.1 Descripción del Sistema Fotónico
Analizando el lado del receptor, el primer dispositivo que interactúa con la luz
proveniente de la fibra óptica es el diodo fotodetector que convierte estos impulsos
lumínicos en pulsos de corriente. Este componente es el encargado de transformar las
señales del dominio óptico al dominio eléctrico.
El Amplificador de Transimpedancia convertirá estos pulsos de corriente a niveles de
voltaje. Estos circuitos se diseñan de forma que sean lo menos ruidosos posibles.
El siguiente bloque llamado Amplificador Limitador es el encargado de amplificar estas
señales con voltaje constante en la salida y suficiente ancho de banda, para satisfacer el
nivel adecuado de sensibilidad de los circuitos CDR.
Los circuitos CDR son circuitos de reloj y de recuperación de datos encargados de
reconformar la señal para que los circuitos digitales puedan demodular la información.
1.3 Objetivos del Informe Técnico
Los objetivos del presente informe técnico están centrados en el diseño de un circuito
Amplificador Limitador que pueda ser aplicado en bloques fotónicos para receptores
ópticos de muy alta velocidad de transferencia de datos.
11
El amplificador diseñado en este trabajo debe lograr ciertos requisitos de desempeño para
que sea útil su aplicación en la industria mejorando ciertas características como por
ejemplo bajo consumo de potencia, ancho de banda, menor área total en la pastilla de
Silicio, la utilización de una tecnología basada en Silicio y con uso de un nodo tecnológico
relativamente antiguo, por tanto, más económico.
Durante el diseño existen grandes retos técnicos a nivel circuital y a nivel físico o de
Layout, éstos últimos finalmente influyen de forma crítica en los resultados obtenidos a
nivel esquemático. Es de extrema importancia destacar aquí, que el Layout de los circuitos
integrados analógicos y de RF (radiofrecuencia), es un punto tan importante como el
diseño y es considerado un proyecto aparte dada la alta complejidad de este. Finalmente
se tendrán en consideración buenas prácticas de construcción a nivel de Layout para
reducir al máximo todo tipo de efectos parásitos de los distintos componentes y un buen
apareo entre dispositivos.
Ahora, se analizarán los principales criterios para escoger la tecnología ideal para diseñar
el Amplificador Limitador, considerando variables como los costos, desempeño y el
calendario de fabricación.
El diseño que se presenta en este informe técnico es un prototipo, en este caso se debe
escoger el programa Miniasic que es ofrecido por el servicio para CI (circuito integrado)
de Europractice para prototipaje MPW (Multi Project Wafer). Este tipo de programa
permite reducir los costos ya que las mismas máscaras y obleas son compartidas por
varios clientes a nivel mundial.
La empresa UMC (United Microelectronics Corporation) ofrece tecnología de 180 nm
pero esta posee un fT (Frecuencia de Transición) de solo 49 GHz siendo insuficiente para
trabajar con circuitos con velocidades de hasta 10 Gbps, debido a que la medida de esta
12
frecuencia se realiza con una polarización específica para lograr el mayor valor de fT
posible. Donde la frecuencia de transición es la frecuencia para la cual el transistor posee
una ganancia de corriente igual a 1 debido a las capacidades parásitas internas del
dispositivo.
Las polarizaciones de los circuitos en este trabajo difieren a las realizadas por la fábrica,
lo que conllevaría a una limitación del ancho de banda. A pesar de esta limitación, el
costo de producción es menor en comparación con otros fabricantes.
Por otra parte, una de las ventajas de utilizar tecnologías submicrónicas CMOS menores
de 90 nm ó de Silicio-Germanio (SiGe) es que ofrecen fT de cientos de gigahertz
facilitando el diseño en alta frecuencia, con la principal desventaja que el precio aumenta
exponencialmente respecto a tecnologías en Silicio o de un nodo tecnológico más antiguo.
La mejor opción disponible es usar la tecnología de longitud de canal de 130 nm de la
empresa UMC, que tiene un fT de 110 GHz y posee el mejor compromiso costo beneficio.
En este informe técnico se va a utilizar un único sub bloque y que no puede tener un área
mayor a 1525 µm x 1525 µm. El precio de un sub bloque es de € 5250.00 para países no
europeos.
Los costos mostrados en la tabla 1 son referidos a pastillas de silicio sin encapsulamiento
y se encuentran detallados en la referencia [7].
13
Tabla 1: Comparación de costos de fabricación de tecnologías UMC e IHP.
Tecnología L (µm) Precio/mm2
(€/mm2) fT (GHz)
Niveles de
Metalización €/GHz
N° de
muestras
IHP (SiGe) 0.130 6205 300 7 20.6 40
UMC (Si) 0.180 3120 49 6 63.7 25
UMC (Si) 0.130 5250 110 8 47.7 25
UMC (Si) 0.065 10470 250 10 41.8 45
Fuente: http://www.europractice-ic.com/docs/170928_MPW2017-miniasic v17.pdf.
Analizando la tabla 1, se observa que la tecnología de 180 nm es la opción más rentable,
pero con la desventaja de ser muy lenta y poseer pocos niveles de metalización. Del
mismo modo se tiene que la empresa IHP brinda en su PDK (Process Design Kit),
transistores con fT de 300 GHz excelente para aplicaciones de muy alta frecuencia, sin
embargo, es más costoso y para aplicaciones en circuitos como los propuestos en este
informe técnico no se requiere de un fT tan alto.
En la penúltima columna de la tabla 1, se tiene el costo en euros por giga Hertz, siendo la
empresa IHP la que menor costo ofrece. La tecnología de 0.065 µm a pesar de tener un
buen valor de fT y 10 niveles de metalización, el costo es el más elevado.
Si una tecnología ofrece varios niveles de metalización como en la tecnología de 0.065
µm, implica que la distancia desde el sustrato hasta el último nivel de metalización es
mayor, lo que se traduce en menores pérdidas de RF y a su vez los inductores incrementan
su frecuencia de resonancia debido a la disminución del acople capacitivo con el sustrato,
también se mejora el factor de calidad del componente debido a que el ultimo nivel de
metalización se fabrica de una espesura mayor, reduciendo su resistencia.
14
El número de muestras se refiere al número de chips sin encapsular que la empresa brinda
al cliente.
Antes de ser fabricado, los circuitos son colocados aleatoriamente en una oblea de silicio
compartido con otros diseños. Esto significa que podrían caer en el medio de la oblea
donde las variaciones de proceso son menores o en los bordes donde, debido al gradiente
de proceso, las variaciones podrían ser de consideración.
15
CAPÍTULO II: EL ESTADO DEL ARTE DE LOS
CIRCUITOS FOTÓNICOS
La definición de la frase “Estado del Arte” se refiere al máximo nivel de desarrollo a nivel
técnico, científico y tecnológico. Actualmente el Estado del Arte en Silicio está siendo
desarrollado con longitud mínima de canal de 40 nm en tecnología CMOS [8]. El
substrado SOI (Silicon On Insulator) de doble pila (Double Stack) según la figura 2.1, es
el más usado debido a que una guía de onda se puede fabricar insertando el óxido delgado
(en la figura 2.1 como Thin Oxide) entre dos capas de Silicio (Upper Silicon y Lower
Silicon) la tecnología SOI permite rodear la guía de onda con 500 nm a 200 µm de Silicio
aproximadamente. Este material que rodea la guía de onda actuará como el revestimiento
o cladding.
Figura 4: Guia de onda entre dos capas de Silicio.
Fuente: Silicon Photonics The State of The Art
Debido a la constante reducción de la longitud del canal del transistor y de las mejoras en
el proceso de fabricación a lo largo de las últimas décadas, los chips de Silicio han
conseguido alcanzar rápidamente una performance en alta frecuencia muy aceptable para
ser usados en circuitos de microondas y sistemas de comunicaciones tales como celulares,
satélites, etc.
16
Figura 5: Corte transversal de un circuito integrado opto-electrónico.
Fuente: Silicon Photonics The State of The Art
Actualmente la fabricación de circuitos óptico-electrónicos en Silicio es altamente
factible y además es el material que brinda el mejor costo beneficio en comparación con
sustratos como el Germanio (Ge) ó el Fosfato de Indio (InP).
En la figura 5 se aprecia un corte transversal de un chip opto-electrónico. En una misma
oblea coexisten componentes activos como los transistores, así como las guías de ondas
ópticas [9].
Existen empresas como IHP (Innovations for High Performance Microelectronics) que
brinda tecnologías submicrónicas BJT y CMOS para alta frecuencia y también poseen
diferentes componentes ópticos como interferómetros, filtros ópticos, fotodetectores,
moduladores ópticos, divisores, combinadores entre otros.
2.1 Transceptor Óptico a 40 Gbps
Uno de los beneficios de la alta integración en tecnología CMOS con circuitos fotónicos
OEIC (Optical Electronic Integrated Circuits) en un mismo sustrato de Silicio es que
17
permite la implementación de varios receptores y transmisores en un solo pastilla de
Silicio. Otra ventaja es la utilización de una sola fibra óptica y aplicar la técnica de la
multiplicación por división de longitud de onda, con esto se obtiene un mayor ancho de
banda con una relación costo-beneficio muy alta.
Figura 6: Transceptor opto electrónico.
Fuente: Silicon Photonics The State of The Art
18
Figura 7: Espectro de salida del transceptor opto electrónico.
Fuente: Silicon Photonics The State of The Art
La figura 6 muestra un esquema de un Transceptor Óptico [9] con 4 canales para el
transmisor y 4 canales para el receptor. En el caso del transmisor, cada uno maneja una
tasa de transferencia de 10 Gbps para una longitud de onda definida, que luego, por medio
de un interferómetro Mach Zender es modulado transformando las señales del dominio
eléctrico al dominio óptico. Todo el paquete de datos se multiplexa en un intercalador
óptico para finalmente confinar los datos en una sola guía de onda. La velocidad final de
transferencia será la sumatoria de los 4 canales dando un total de 40 Gbps tanto de
transmisión como de recepción.
En la figura 7 se muestra el espectro óptico [9] de salida de las 4 longitudes de onda
multiplexadas en una sola fibra.
19
Figura 8: Superficie HL para acoplamiento sobre pastilla de Silicio.
Fuente: Silicon Photonics The State of The Art
Del lado del receptor, la fibra se coloca sobre un fotodetector tipo PIN generalmente
fabricado de InP, la luz se acopla sobre un área llamada HL (Surface Relief Holografic
Lens) mostrado en la figura 8, que asegura un correcto acoplamiento entre la luz y la
superficie del chip. Luego, los pulsos de corriente provenientes del diodo pasan por el
Amplificador de Transimpedancia para su amplificación y conversión en voltaje.
La figura 9 muestra una foto tomada por un microscopio de un fotodetector de germanio
fabricado, por la empresa Freescale bajo el proceso “HIP7_SOI CMOS” [9]. La luz es
acoplada por medio de una guía de onda que se observa en la parte inferior y llega al
diodo que se encuentra en el centro.
20
Figura 9: Diodo fotodetector y guía de onda
Fuente: Silicon Photonics The State of The Art
En este capítulo también se muestran diferentes topologías que después de su respectivo
análisis, se obtendrá una conclusión para saber que circuito es el que ofrece mejor
rendimiento para el Amplificador Limitador.
En la figura 10 se observa un diagrama de bloques de un receptor [9]. Los transistores M1
y M2 forman un Amplificador de Transimpedancia con realimentación resistiva y la
segunda etapa formado por un surtidor común utiliza la técnica inductive peaking para
incrementar el ancho de banda, seguido de un balun, para convertir la señal en diferencial,
conformado por los transistores M3. En este trabajo se proponen distintas topologías para
implementar el Amplificador Limitador (LA en la figura 10).
Diodo
Fotodetector
Guía de Onda
Óptica
21
Figura 10: Diagrama del receptor propuesto.
Fuente: Silicon Photonics The State of The Art
2.2 Estudio de Topologías
Antes de comenzar con el diseño del amplificador limitador, se debe analizar las ventajas
y desventajas de las distintas topologías que existen en la literatura. Además, se debe tener
en cuenta los posibles inconvenientes del circuito a nivel de Layout o implementación
física.
2.2.1 Amplificador Diferencial con Carga Resistiva
Esta topología posee una ganancia directamente proporcional a su transconductancia gm,
su resistencia de carga RL y el polo dominante estará dado por w=(CLRL)-1. Para lograr
un ancho de banda mayor de 10 GHz este circuito consume demasiada corriente y tendría
a su vez poca ganancia por etapa. Ver figura 11.
22
Figura 11: Amplificador Diferencial con Carga Resistiva.
Fuente: Elaboración propia
2.2.2 Amplificador Diferencial con Carga Activa
Estos circuitos tienen alta ganancia debido a la alta resistencia de salida que presenta la
carga activa. La cual está diseñada con transistores PMOS que tiene capacidades parásitas
mayores en el nodo del drenador, los cuales en su mayoría están en función de las
dimensiones de este transistor típicamente con un ancho de canal mayor que el del par
diferencial NMOS. Esta topología no admite una señal de salida diferencial por lo tanto
no permite su aplicación a un amplificador limitador.
Figura 12: Amplificador Diferencial con Carga Activa.
Fuente: Elaboración propia
23
2.2.3 Amplificador Diferencial con Degeneración Capacitiva
Una técnica usada, según la figura 13 [10]. Esta topología mejora el ancho de banda y lo
aumenta por un factor de (1+gmRS)/2, mientras que la ganancia en DC se reduce por el
mismo factor. Una de las desventajas es el desapareo en los capacitores y el área que estos
ocupan en la pastilla de Silicio. Para el Amplificador Limitador se necesitaría 5
capacitores.
Figura 13: Amplificador con Degeneración Capacitiva.
Fuente: CMOS Multichannel Single-Chip Receivers for Multi-Gigabit Optical Data
Communications.
2.2.4 Amplificador Diferencial con capacidad Miller negativa
Esta técnica, mostrada en la figura 14 [10], utiliza capacitores cruzados CM para disminuir
la capacidad vista a la entrada del amplificador diferencial. Los condensadores van
conectados en el lado opuesto a la rama ocasionando un desfase de 180° entre las señales
y adicionando una capacidad negativa entre los transistores M1 y M2. Éstas capacidades
compensan la capacidad vista por la siguiente etapa.
24
Figura 14: Amplificador Diferencial con Capacidad Miller Negativa.
Fuente: CMOS Multichannel Single-Chip Receivers for Multi-Gigabit Optical Data
Communications.
La eficiencia de esta técnica depende del tipo de condensador, su resistencia serie parásita
y su frecuencia de corte. Su desventaja radica en que los condensadores deben estar
apareados entre ellos con técnicas de matching (apareo) apropiadas, además, el número
total de capacitores necesarios ocuparía demasiado espacio del área disponible en la
pastilla de Silicio.
2.2.5 Amplificador Diferencial con Realimentación Activa
Las ventajas que brinda esta técnica, mostrada en la figura 15 [10], son una respuesta
plana a lo largo de todo el ancho de banda y la extensión del mismo.
La principal desventaja de este circuito radica en su complejidad para su polarización, el
gran número de transistores, el consumo de potencia debido a la aparición de nuevas
fuentes de corriente en la realimentación y el ajuste fino para conseguir una respuesta
plana.
25
Figura 15: Amplificador Limitador con Realimentación Activa.
Fuente: CMOS Multichannel Single-Chip Receivers for Multi-Gigabit Optical Data
Communications.
2.2.6 Amplificador Cherry Hopper
La topología llamada Cherry Hopper, mostrada en la figura 16, tiene un buen compromiso
entre ganancia y ancho banda. Esto debido a que utiliza una resistencia de realimentación
entre drenador y puerta en M2, logrando que los polos sean directamente dependientes de
la transconductancia M2, tal como se puede apreciar en la siguiente ecuación [10]:
w1 =2gm2
CL1 + CL2 + gm2RfCgd2
(3.1)
Esta topología independiza la ganancia del ancho de banda aliviando el compromiso. La
ganancia de este circuito estará dada por gm1RF y el polo de salida dependerá solo de gm2
y de RF como se aprecia en la ecuación 3.1. La siguiente figura 16 muestra el amplificador
diferencial y en la figura 17 las capacidades parásitas más importantes del circuito [2].
CX: Capacidad parásita entre drenador y surtidor de M1, CY: Capacidad parásita entre
drenador y surtidor de M2.
26
Figura 16: Amplificador Cherry Hopper.
Fuente: Elaboración propia
Figura 17: Capacidades parásitas CX y CY en el Amplificador Cherry Hopper.
Fuente: Elaboración propia.
En este capítulo se concluye que la topología del Amplificador Cherry Hopper se presenta
como el mejor candidato a ser aplicado en un Amplificador Limitador ya que ofrece varias
ventajas como un buen compromiso entre ancho de banda y ganancia.
27
Tabla 2: Comparación entre topologías.
Potencia BW Ganancia
Salida
Diferencial Área
Nivel de apareo de
componentes
Diferencial
carga resistiva Alta Alta Baja Si Baja Media
Diferencial
Carga Activa Baja Baja Alta No Baja Alta
Degeneración
capacitiva Media Alta Alta Si Alta Alta
Capacidad
Miller Negativa Media Alta Media Si Alta Alta
Realimenta-ción
negativa Alta Alta Media Si Alta Alta
Cherry Hopper Alta Alta Alta Si Media Media
Fuente: Elaboración propia
En la tabla 2, se tiene una comparación entre topologías y especificaciones técnicas, esta
tabla sirve para escoger la mejor topología para el amplificador.
A pesar de que el amplificador con degeneración capacitiva tiene una alta ganancia y
ancho de banda, requiere de un nivel de apareo de complejo y que a la vez ocupa más
área.
El Amplificador Cherry Hopper tiene un consumo de potencia considerado alto con
respecto a las otras topologías, sin embargo, en este trabajo se comienza limitando el
consumo total a 65 mW y también usando solo cinco etapas amplificadoras.
El área ocupada por el Amplificador Cherry Hopper es mayor a las topologías
amplificador diferencial con carga resistiva y con carga activa, pero el amplificador
propuesto en este trabajo no utiliza capacitores de desacople DC entre etapas lo cual
brinda una disminución significativa del área.
28
CAPÍTULO III: DISEÑO DEL AMPLIFICADOR
LIMITADOR
En este capítulo se mostrarán algunas especificaciones generales acerca del amplificador
limitador y serán discutidos los conceptos básicos del proyecto.
Al término de este capítulo se muestra el diseño a nivel de Layout.
El Amplificador Limitador tiene la función de proveer ganancia adicional a la señal
producida por el Amplificador de Transimpedancia (TIA) para satisfacer la sensibilidad
de entrada de los circuitos CDR (Clock and Data Recovery System).
Las siguientes figuras 18 y 19 muestran la principal diferencia entre un Amplificador
Lineal y un Amplificador Limitador [11].
Figura 18: Amplificador Lineal
Fuente: A Broadband Microwave Limiting Amplifier
Figura 19: Amplificador Limitador
Fuente: A Broadband Microwave Limiting Amplifier
29
Como se puede apreciar en las figuras anteriores, la diferencia de un Amplificador Lineal
y un Amplificador Limitador radica en que este último posee una salida con amplitud
constante de tensión. El rango dinámico de entrada se puede describir como el rango de
potencia de entrada para la cual una salida saturada se mantiene dentro de una ventana de
potencia y evitando así la generación de armónicos, además de asegurar una buena
supresión de señales espurias. Sin embargo, ya que es un circuito de banda ancha implica
tener más ruido dentro de la banda, por lo tanto, debe tenerse en cuenta esta desventaja
para mantener el ruido lo más bajo posible.
En este trabajo se presentará el Diseño de un Amplificador Limitador en configuración
de lazo abierto como se muestra en la figura 20 [10].
Figura 20: Esquema en cascada utilizado en Amplificadores Limitadores.
Fuente: Elaboración propia
3.1 Ganancia de tensión de N etapas en cascada
Considerando que se requieren varias etapas de ganancia de tensión “Av” para conseguir
la ganancia especificada, la función de transferencia general está dada por el producto de
las funciones de transferencia de cada etapa [10]. Esto se muestra en la siguiente figura
21, además de estar expresado en la relación 3.2.
Figura 21: N amplificadores en cascada
Fuente: Elaboración propia
v v v
30
Vout
Vin= (
AV
1 +s
wo
)
N
(3.2)
Donde N es el número de etapas y w0 es la frecuencia de corte a -3dB.
3.2 Ancho de banda de N etapas en cascada
Todas las etapas deben tener el mismo ancho de banda ya que si una de ellas es menor,
esta etapa limitaría el ancho de banda total del circuito.
Desarrollando la ecuación 3.1 y despejando la frecuencia de corte a -3dB obtenemos [12]:
|Vout
Vin| = |
AV
1 + jw1
w0
|
N
=AV
N
√2 (3.3)
Donde w1 es la frecuencia a -3dB del ancho de banda total. La ganancia de cada etapa
será Av y w0 la frecuencia de corte a -3dB de cada etapa. Despejando w1, es decir:
||AV
√1 + (w1
w0)
2||
N
=AV
N
√2 (3.4)
(1 + (w1
w0)
2
)
N
= 2 (3.5)
w1 = w0√2
1N − 1
(3.6)
31
En la figura 22 [10], se analiza la ecuación 3.6 mediante un gráfico que indica el
decrecimiento del ancho de banda según el número de etapas. A mayor número de etapas
menor ancho de banda, pero a la vez mayor ganancia. Para el diseño del amplificador se
necesitará una topología que tenga un buen compromiso entre ganancia y ancho de banda
por etapa.
Figura 22: Ancho de Banda versus Numero de etapas.
Fuente: CMOS Multichannel Single-Chip Receivers for Multi-Gigabit Optical Data
Communications.
3.3 Consumo de Potencia
El consumo de potencia es muy importante debido a que al ser circuitos de alta frecuencia
normalmente las topologías consumen en el orden de decenas e incluso centenas de
miliwatios. En un receptor óptico existen varios bloques de RF que consumen alta
corriente, el objetivo es disminuir la contribución de la potencia consumida por
amplificador limitador. Esta es una de las especificaciones que intentaremos mejorar en
este informe técnico con respecto a otros autores.
32
3.4 Técnicas para aumentar el Ancho de Banda
Para llevar el circuito a velocidades de trabajo de hasta 10 Gbps en tecnología 130 nm,
no basta con utilizar esta longitud de canal mínima, ni tampoco drenando más corriente
en los transistores debido a que existe un límite de consumo de potencia según las
especificaciones.
Es necesario aplicar técnicas de incremento de ancho de banda atacando el polo de salida,
con elementos inductivos. Estas técnicas son descritas a continuación.
3.4.1 Inductive Peaking
Es un método usado para aumentar la respuesta en frecuencia y consiste en colocar en
serie la carga resistiva con un inductor, éste último tiene la función de resonar con la
capacidad de salida y así aumentar el ancho de banda. La principal desventaja de esta
técnica para el presente informe técnico, es el tamaño que ocupan los inductores
fabricados en Silicio, además de necesitar dos inductores por etapa.
Por ejemplo, si el Amplificador Limitador está conformado por 5 etapas por lo tanto
tendría 10 inductores con un área total aproximada de 334 µm x 860 µm es decir 0.028
mm2. El área total ocupada por los inductores comparado con el área máxima disponible
de 1525 µm x 1525 µm que se especificó en el capítulo I, esta área equivale al 12% sin
incluir el espacio mínimo entre inductores que se debe colocar según las reglas DRC
(Design Rule Check) y por la propia disposición de los componentes. Además del área
ocupada, el uso de inductores pasivos puede producir acoplamiento magnético entre
espiras que puede modificar la inductancia propia de cada inductor. El porcentaje ocupado
podría llegar al 30% de toda la pastilla de silicio.
El acrónimo DRC significa revisión de reglas de diseño y consiste en un análisis que lo
realiza el propio simulador sobre el diseño físico vigilando que se respeten las distintas
reglas que están definidas por la fábrica. Éstas reglas restringen la densidad de vías,
densidad de metal, los espacios mínimos entre metales, difusiones o componentes entre
otras.
33
3.4.2 Inductores Activos
Una técnica alternativa para contrarrestar el tamaño de los inductores pasivos en el chip,
es utilizando inductores activos. Esta técnica se aplicará en el circuito de la figura 2.13
debido al gran ahorro de espacio en la pastilla de Silicio. Una de las desventajas que
presenta es la caída de tensión entre el drenador y surtidor que pueden afectar el headroom
del amplificador para voltajes de alimentación de hasta 1.2 V. [10].
3.4.3 Inductores Activos Wu Folded
Para disminuir el área ocupada en la pastilla de Silicio se optará por utilizar la topología
de inductores activos llamada Wu Folded Active Inductor [13], mostrada en la figura 23,
ésta fue seleccionada por su simplicidad para el diseño. La inductancia obtenida de esta
topología [13] está representada por la siguiente ecuación:
L =RCgs
gm −1R
(3.7)
Rs =1
gm −1R
(3.8)
Figura 23: Modelo del inductor activo
Fuente: CMOS Active Inductors and Transformers: Principle, Implementation and
Applications.
34
Donde R es la resistencia entre puerta y drenador, Cgs es la capacidad parásita entre puerta
y surtidor y gm la transconductancia del transistor PMOS. Una de las desventajas de un
inductor activo es que su frecuencia de resonancia siempre será menor a la de un inductor
pasivo.
3.5 Diseño del Amplificador Limitador Modificado
De acuerdo a lo estudiado anteriormente, la topología Cherry Hopper será la escogida
para este bloque, debido a sus ventajas de compromiso entre ganancia y el ancho de
banda. La principal modificación en este amplificador será utilizar la técnica Inductive
Peaking descrita anteriormente, pero en el lugar de usar inductores pasivos se optará por
los inductores activos Wu Folded. Ver figura 24.
Figura 24: Amplificador Cherry Hopper modificado
Fuente: Elaboración propia.
Debido a las dimensiones máximas de la pastilla de Silicio para prototipos mencionados
en el capítulo I, las etapas amplificadoras serán conectadas sin desacople en DC,
economizando área dentro del chip. La tensión DC del primer amplificador polarizará la
siguiente etapa y así sucesivamente.
35
3.5.1 Consideraciones de diseño
El presente informe técnico está basado en un trabajo que le dio continuidad a un diseño
previo de un Amplificador de Transimpedancia que trabaja a la misma velocidad de 10
Gbps y fue fabricado en la tecnología CMOS 130 nm. El criterio para escoger la velocidad
de transmisión de datos fue la tecnología disponible, el costo de fabricación y el programa
Miniasic que limita el tamaño del chip a un sub bloque de un área máxima de 1525 µm x
1525 µm por ser un prototipo de aplicación específica.
Basados en los estándares SONET (Synchronous Optical Network) y SDH (Synchronous
Digital Hierarchy) para la transmisión de datos síncronos a través de fibra óptica, el
objetivo está enfocado en el diseño de un circuito que forma parte de un receptor óptico
que funciona bajo una portadora óptica OC-192 que equivale a 9953 Mbps. Debido al
espacio limitado en la pastilla de silicio, costos de fabricación, nodo tecnológico e
infraestructura para medición en laboratorio no se optó por el siguiente nivel de velocidad
que equivale a 40 Gbps (OC-768).
El circuito propuesto en el presente trabajo, debe lograr especificaciones mínimas de
rendimiento para lograr las velocidades mencionadas anteriormente.
Estas especificaciones fueron inferidas a partir de diferentes trabajos de investigación
reportados en la literatura de la IEEE, Congresos, Workshops y Revistas especializadas
de Microelectrónica en particular, en RF. Estos puntos mostrados en la siguiente tabla 3,
se consideran los más importantes para hacer las comparaciones finales de performance
entre cada trabajo.
Tabla 3: Especificaciones técnicas requeridas
Ganancia total (dB) > 38
Ancho de banda por etapa (GHz) > 16
Potencia total (mW) < 65
Área (mm2) < 0.23
Fuente: Elaboración propia
36
Para comenzar con el diseño del amplificador necesitamos adentrarnos un poco más en
la tecnología con la que se trabajó, en lo que respecta a tipos de transistores, configuración
de los transistores, tipos de capacitores, inductores, etc.
Los transistores serán diseñados con el largo mínimo efectivo de canal que permite la
tecnología, en este caso 120 nm. Esto asegura que el transistor tenga la mínima capacidad
parásita Cg en la puerta y además permite trabajar a mayores frecuencias. Según la
ecuación 3.9, se sabe que la frecuencia de transición del transistor es inversamente
proporcional al cuadrado de la longitud del canal:
fT =1
2
µn
L2VOV (3.9)
El transistor utilizado en esta tecnología será del tipo “N_BPW_12_RF” que posee las
siguientes características:
Tensión máxima entre drenador y surtidor 1.2 V.
No posee óxido espeso.
Triple pozo (Triple well): Ayuda a disminuir las fugas de RF hacia el substrato y aísla
los transistores uno de otro.
Parámetros configurables: gate finger width, gate finger number, multiplier, gate
length.
El voltaje de alimentación que se tiene disponible en la tecnología CMOS 130 nm es de
1.2 V, debido al uso de la topología Cherry Hopper, una de sus desventajas son las caídas
de tensión en los componentes pasivos y activos ya que esto puede generar un problema
de headroom y haciendo más complicado que los transistores queden en la región de
saturación. La tecnología usada permite una tolerancia del voltaje de alimentación de
hasta 1.5 V el cual nos permitirá tener un margen mayor de voltaje disponible para la
polarización de los transistores.
37
La elección del transistor correcto es muy importante ya que las diferentes tecnologías
submicrónicas fabrican y ponen a disposición de los diseñadores distintos transistores
para diferentes aplicaciones. Por ejemplo, transistores para circuitos de señales mixtas
que funcionan en baja frecuencia, transistores para circuitos de bajo ruido, o transistores
que requieren un alto voltaje de ruptura para soportar las grandes señales de voltaje y
corriente, así como un oxido espeso para evitar fenómenos como el punch through que se
origina en el óxido de Silicio en la puerta del transistor.
El amplificador Cherry Hooper posee ecuaciones que nos ayudarán a conocer el
comportamiento del circuito según distintas variables como la resistencia de
realimentación, transconductancia, etc. También es necesario considerar ciertos
requisitos como corrientes, consumo de potencia, etc., publicados en la literatura de la
base de datos de la IEEE para tener una referencia de valores iniciales para el diseño.
Comenzaremos por la ecuación más general que describe la relación entre ancho de banda
de una etapa y de todas las N etapas juntas, dado por la siguiente ecuación [12]:
wa = wb√2
1N − 1
m
(3.10)
Donde wa es el ancho de banda total, wb es el ancho de banda de cada etapa, N es el
número de etapas y m es igual a 2 con etapas de primer orden y 4 con etapas de segundo
orden. Según la referencia [14], generalmente el ancho de banda mínimo se calcula
multiplicando la velocidad de transmisión por 0.7.
De la ecuación 3.10 se concluye que para obtener una velocidad de transferencia de 10
Gbps es necesario que el ancho de banda total tenga mínimo 7 GHz. Debido a que siempre
existirá una reducción del ancho de banda por el uso de Silicio como substrato, el nodo
tecnológico, la carga capacitiva en los nodos de salida debido a las capacidades parásitas
de la siguiente etapa y luego en la implementación del Layout físico de cinco etapas, se
debe sobredimensionar el ancho de banda. Este punto será explicado con más detalle más
adelante.
Del mismo modo se analizará la ecuación para la ganancia total considerando que cada
etapa tiene 8 dB. Es decir:
38
|Vout
Vin| =
AVN
√2 (3.11)
|𝑉𝑜𝑢𝑡
𝑉𝑖𝑛| =
2.755
√2= 101.5 (3.12)
|Vout
Vin| = 20log(101.5) (3.13)
ATOTAL = 40.12dB (3.14)
Se constata que cumple los requisitos iniciales para obtener ganancias mayores a 38 dB.
De una forma general se puede relacionar el producto ganancia-ancho de banda total con
la ganancia-ancho de banda por etapa, mostrada en la ecuación 3.15. Para un numero
idéntico de etapas se puede utilizar siguiente ecuación demostrada en la referencia [15]:
GBWetapa =GBWTOTAL
ATOTAL1−
1N√2
1N − 1
(3.15)
Aplicando valores según las especificaciones, si trabajamos con 5 etapas, ganancia total
de 40.12 dB y ATOTAL de 40.12 dB y un BW final mínimo de 7 GHz.
Obtenemos un producto ganancia ancho de banda por etapa igual a 45.6 GHz. El producto
GBW siempre es constante, y si cada etapa tiene 8 dB, entonces el ancho de banda de
cada etapa debe estar en torno de los 18 GHz.
Basados en la referencia [16] el circuito de la figura 2.13 puede ser representado por la
siguiente función de transferencia de segundo orden:
39
AV(s) =A0wn
2
s2 + 2ξwns + wn2 (3.16)
Donde la ganancia A0 es igual a:
A0 =gm1gm2R1R2(1 +
1gm2RF
)
1 +(R1 + R2)
RF+
gm2R1R2
RF
(3.17)
Donde wn viene dado por:
wn = √1 +
(R1 + R2)RF
+gm2R1R2
RF
R1CxR2Cy
(3.18)
Y el factor de amortiguamiento 𝜉 es igual a:
ξ =1
2
R2CX + R1CY +R1R2(CX + CY)
RF
√R1CXR2CY(1 +gm2R1R2
RF)
(3.19)
Según la literatura, tanto el primer amplificador como el segundo usan fuentes de
corriente del orden de los miliamperios. Para este circuito le daremos un valor inicial de
corriente por etapa, basados en el consumo de potencia de todo el circuito.
Según la referencia [17], el consumo de potencia será limitado a 65 mW, por lo tanto, si
usamos 5 etapas, cada una podrá tener un consumo máximo de 13 mW y utilizando una
fuente de alimentación de 1.5 V se obtiene que cada etapa tendrá un consumo de corriente
de 8.6 mA como máximo.
40
Una sola etapa consiste en un amplificador Cherry Hopper, basado en dos amplificadores
diferenciales, al primero se le asigna un consumo de 3.6 mA mientras que al segundo un
consumo de 4.5 mA.
En el siguiente paso es necesario conocer las constantes VTH (Voltage Umbral del
transistor), kn (Transconductancia de proceso del transistor), éstas se extrajeron siguiendo
un conjunto de cálculos y simulaciones que no son el objetivo de este informe técnico,
pero se encuentran detallados en la referencia [26] y de acuerdo a este método se obtiene
que kn = 325 µA/V2 y VTH = 335 mV. También es necesario estimar un VOV (Voltaje
Overdrive) y en este caso será de 280 mV.
3.5.2 Dimensionamiento de los Transistores
El ancho de los transistores será calculado mediante la ecuación que viene del despeje de
la ecuación cuadrática en saturación y despreciando el efecto de modulación de canal.
Para el transistor M1 de la figura 24. Se tiene que:
W =2IDL
Kn(Vov)2 (3.20)
Donde ID es la corriente de drenador estipulada en 1.8 mA, L es el largo del canal 120
nm, kn, y VOV es el Voltaje Overdrive que viene dado por la diferencia entre VGS y VTH.
A continuación, se muestra un gráfico de W vs VOV con una familia de curvas para
diferentes corrientes. A partir de este gráfico obtendremos el W de acuerdo a nuestra
disponibilidad de corriente.
41
Figura 25: Voltage overdrive vs ancho de M1
Fuente: Elaboración propia
Para un VOV de 280 mV obtendremos un ancho de 16.9 µm, para disminuir la resistencia
de la puerta (poly) se divide el transistor en 16 fingers. Uno de los criterios para la elección
del valor de VOV igual a 280 mV, es debido que para valores menores se obtendría
tamaños más grandes aumentando la capacidad
Figura 26: Voltage overdrive vs ancho de M2
Fuente: Elaboracion propia.
42
parásita en el transistor y reduciendo la velocidad. Del mismo modo si se elige valores de
VOV más altos reducen la excursión de la señal. Del mismo modo se procede a extraer el
ancho de los transistores M2 de la figura 26.
El tamaño final será de 21.18 µm, que dividido en 16 fingers se tiene 1.3 µm por finger.
El valor de VGS será VOV más el valor de VTH es decir 280 mV + 335 mV, es decir el valor
de voltaje que debe aparecer entre puerta y surtidor es de 615 mV. Para la fuente de
corriente que utiliza el par diferencial asumiremos un VDS de 210 mV. Esto quiere decir
que el voltaje de puerta debe ser 615 mV más la caída de tensión en la fuente de corriente,
esto es VG = 825 mV.
Con el valor de VOV y sabiendo las corrientes podemos calcular la transconductancia de
gm1 y gm2:
gm1 =2ID1
Vov=
2(0.0018)
0.280= 12 mA/V
gm2 =2ID2
Vov=
2(0.00225)
0.280= 16 mA/V
Como el voltaje de salida en DC debe ser de 825 mV, el cual polariza la siguiente etapa
y además conociendo la corriente en cada amplificador podemos calcular fácilmente los
valores de las resistencias de polarización que son iguales a R1 = 350 Ω y R2 = 300 Ω.
Con estos resultados ya podemos despejar de la ecuación 3.16, el valor de la resistencia
de realimentación RF. El valor de la resistencia de realimentación paso por un ajuste fino
luego de varias simulaciones hasta obtener el valor DC deseado a la salida. Finalmente,
se obtiene que RF debe ser 280 Ω.
43
Figura 27: Circuito final con valores calculados
Fuente: Elaboración propia.
Figura 28: Respuesta en frecuencia para una etapa
Fuente: Elaboración propia.
44
Luego de simular el circuito de la figura 27 y extraer las capacidades en el simulador de
los nodos X e Y, se obtuvo que: CX = 28 fF y CY = 120 fF. Con estos valores podemos
substituir en la función de transferencia dada por la ecuación 3.15 y utilizando Matlab
podemos obtener una aproximación de su respuesta en frecuencia.
Figura 29: Respuesta para 5 etapas
Fuente: Elaboración propia
Simulando la función de transferencia en Matlab y según los resultados de la figura 28 y
la figura 29, se observa que para una sola etapa el ancho de banda es de 16.5 GHz, el cual
es un valor más bajo que el valor teórico descrito por la ecuación 3.15, ya que no tiene en
consideración las capacidades parásitas en los nodos, pero sirve para tener un valor
aproximado de referencia. Si aplicamos la ecuación 3.16 para 5 etapas la ganancia y el
ancho de banda final cumplen las especificaciones en teoría. Se comprueba que la función
de transferencia dada por la ecuación 3.16 describe con una buena aproximación el
comportamiento del circuito.
Hasta este punto ya tenemos gran parte de todo el diseño; ahora se procederá a simular
en el software Virtuoso una sola etapa en DC para revisar la polarización de los
transistores y asegurar que todos los transistores estén, polarizados en la región de
saturación para luego realizar una simulación basada en parámetros de dispersión y
45
constatar la ganancia S21 y el ancho de banda. Una vez comprobado las especificaciones
para una sola etapa, se reutilizará cinco veces el mismo bloque y se conectarán
directamente.
Luego de simular una sola etapa, en la figura 30 se observa que se ha cumplido con la
especificación de ganancia mínima, pero con el problema de que la banda solo llega a
14.44 GHz, por debajo del cálculo teórico en Matlab en la figura 28, entonces
teóricamente se necesitará 2 GHz más de banda.
Por medio de inductores activos se sobredimensionará hasta los 18 GHz de banda, debido
a las capacidades parásitas de los componentes y al ruteamiento del Layout se espera que
el ancho de banda disminuya hasta los 15 GHz.
Figura 30: Ancho de banda de una etapa sin inductor activo.
Fuente: Elaboración propia.
F-3dB = 14.44 GHz
46
3.5.3 Cálculo de Inductores Activos
Para obtener los anchos del canal en los transistores que forman el inductor activo,
primero se necesita saber el valor del inductor que produce un incremento de banda a 18
GHz. A continuación, analizaremos un circuito surtidor común, ver figura 31, con la
técnica Inductive Peaking y procederemos a extraer su función de transferencia [12].
Figura 31: Configuración surtidor común con carga inductiva.
Fuente: Elaboración propia.
Figura 32: Modelo en AC de la etapa de salida de la figura 31.
Fuente: Elaboración propia.
A partir de la figura 32, podemos obtener las siguientes relaciones:
47
Z(s) = (sLP + RD)// (1
sCL)
(3.21)
Z(s) =RD [s (
LP
RD) + 1]
LPCLs2 + RDCLs + 1
Vout
Vin
(s) = −gm1Z(s) = −gm1
RD [s (LP
RD) + 1]
LPCLs2 + RDCLs + 1
(3.22)
Según [18] se debe introducir un factor “m” que relacione las constantes de tiempo RDCL
y LP/RD como se muestra en la ecuación 3.23. Por medio de este factor se puede conseguir
extender el ancho de banda hasta 1.85 veces el circuito sin compensar.
m =RD
2CL
LP (3.23)
Con un “m” igual a 1.85 el circuito sin compensar podría llegar aproximadamente a 26.71
GHz, pero con la desventaja de producir un pico de ganancia muy alto lo cual puede
generar inestabilidad. La frecuencia elegida para aumentar el ancho de banda será de 18
GHz y si el ancho de banda sin compensar es 14.44 GHz, el valor de “m” será igual a
1.24. La resistencia RD tiene su equivalencia con el resistor R1 igual a 300 Ω mostrado en
la figura 2.13 y la capacidad de salida es 50 fF. El siguiente paso es calcular la inductancia
LP:
LP =RD
2CL
m (3.24)
LP = 3.62 nH (3.25)
48
Para calcular los valores de los componentes del inductor activo, de la ecuación 3.8,
colocaremos la transconductancia en función de R, sabiendo que Rs equivale a R2 según
la figura 3.6 y es igual a 300 Ω, por lo tanto, se expresará como sigue:
gmp =300 + R
300R (3.26)
Luego reemplazando 3.27 en la relación 3.6 se obtiene:
L =RCgs
(300 + R
300R ) −1R
(3.27)
Donde Cgs es aproximadamente igual a 2/3COXWL.
Reordenando los términos de la relación anterior, obtendremos:
L = 300RCgs (3.28)
El valor de Cgs es dependiente del ancho y largo del transistor, pero tenemos como dato
una corriente ya conocida por la rama de salida.
Para una corriente de 2.25 mA, el valor hallado de W3 es igual a 2.4 µm (que por cada 16
fingers da un total de 38.4 µm) con esto se observa una capacidad de puerta en el transistor
Cgs de 23.8 fF.
Se tiene finalmente que la resistencia R debe ser 507 Ω para obtener un inductor de 3.62
nH. En la siguiente tabla 4 se muestra un resumen de los tamaños finales de los
transistores y los valores de las resistencias:
Tabla 4: Resumen de tamaños y valores de componentes
L1,2
(nm) M1 (µm) M2 (µm) M3 (µm) RF (Ω) R1 (Ω) R2 (Ω) R (Ω)
Valores 120 16.8 38.4 38.4 280 300 350 507
Número
de
Fingers
- 16 16 16 - - - -
Fuente: Elaboración propia
49
Figura 33: Ancho de banda de una etapa con inductor activo
Fuente: Elaboración propia.
Figura 34: Ancho de banda sin inductor y con inductor activo.
Fuente: Elaboración propia.
Comparando una etapa sin inductor y con inductor en las figuras 30 y 33, se aprecia en la
figura 34, un aumento en el ancho de banda de 3.3 GHz.
F-3dB = 17.80 GHz
F-3dB con inductor = 17.80 GHz
F-3dB sin inductor = 14.44 GHz
50
En la figura 35, se muestra la simulación completa de todas las etapas y se logra cumplir
las especificaciones técnicas iniciales. El circuito tiene un ancho de banda total de 10.55
GHz y una ganancia total de 39.3 dB.
Figura 35: Ancho de banda con cinco etapas.
Fuente: Elaboración Propia.
Recordando que los resultados hasta este momento son de simulaciones a nivel de
esquemático, más adelante, luego del diseño físico ó Layout se realizará la comparación
entre resultados de esquemático y Post Layout.
3.5.4 Estabilidad
Luego de cumplir con las especificaciones de ganancia y ancho de banda, se debe
proceder a analizar la estabilidad del circuito. Para analizar la estabilidad del amplificador
en alta frecuencia se utilizan métodos basados en los parámetros de dispersión.
Los valores de los parámetros de dispersión S11 y S22 deben estar siempre por debajo de
0 dB, se considera valores aceptables entre -15 dB y -10 dB y los valores S21 deben ser
F-3dB = 10.55 GHz
51
siempre mayores a 0 dB ya que significa que el circuito posee ganancia. El parámetro S12,
significa que existe cierto nivel de fuga de RF desde la salida hacia la entrada, este valor,
en este tipo de circuitos usualmente es casi nulo.
El criterio de estabilidad incondicional definido por las ecuaciones 3.30 y 3.31 fueron
utilizadas para verificar la estabilidad del circuito.
Kf =1 − |S11|2 − |S22|2 + |∆|2
2|S12S21|> 1 (3.29)
En la ecuación 3.30, Kf es el factor de estabilidad de Rollet, que indica si existe
estabilidad, pero no que tan lejos se encuentra de la inestabilidad. Por ejemplo, un valor
de Kf igual a 5 en comparación con 1 no implica que el primero sea “más estable” que el
segundo. Existe otro parámetro de estabilidad llamado Edwards-Sinsky ó factor µ (mu)
[19], mientras más alto sea este valor más lejos estará de oscilaciones indeseables. Si el
valor de µ es igual a 1, significa que la inestabilidad comienza desde los bordes de la carta
de Smith hacia afuera.
µ =1 − |S11|2
|S22 − ∆S11∗ | + |S12S21|
> 1 (3.30)
Los criterios de estabilidad deben ser simulados hasta la frecuencia máxima de oscilación
de los transistores de la tecnología 130 nm. La frecuencia máxima de oscilación (Fmax )
es 90 GHz [20].
En las siguientes figuras 36 y 37 se muestran los factores Kf y µ obtenidos de las
simulaciones. Los resultados de los factores de estabilidad indican que el amplificador es
incondicionalmente estable.
52
Figura 36: Factor de estabilidad de Rollet
Fuente: Elaboración Propia.
Figura 37: Factor de estabilidad Edwards-Sinsky
Fuente: Elaboración propia.
53
CAPÍTULO IV: DISEÑO DEL LAYOUT
Para el diseño físico del amplificador se debe considerar que la tecnología tiene en total
7 metales, contados desde el substrato hacia la última capa.
Todos los transistores deben tener la misma orientación vertical.
Usaremos los primeros dos metales para rutear las tensiones de alimentación y tierra. Los
metales intermedios servirán como interconexión entre los propios transistores y otros
componentes hasta el metal 7.
Las señales de RF deben fluir siempre por el metal 7 debido a que éste es fabricado a base
de un aluminio espeso (Thick Metal) y posee poca resistencia serie, evitando así
atenuaciones de RF. La densidad de corriente máxima que soporta el metal 7 para la
tecnología UMC es de 8 mA/µm.
Se debe evitar las conexiones de metales largos ya que actúan como inductancias parásitas
o peor aún podrían resonar con algún capacitor parasito y formar un tanque LC
indeseable. La ubicación de dos líneas de metales largas y juntas aumenta el crosstalk y
el parámetro S12, que origina fugas de señal hacia la entrada.
Es aconsejable usar en la interconexión entre distintos niveles de metal una alta
concentración de vías para reducir el efecto de la resistencia serie parásita lo máximo
posible y tener la mínima atenuación de RF. El número de vías tiene un límite dado por
la fábrica y esta detallado en las reglas de DRC (Design Rule Check).
En los circuitos de RF que manejan señales diferenciales, es muy importante la
distribución simétrica de cada rama respecto a un eje imaginario horizontal o vertical,
54
esto ayuda a disminuir el offset, diferencias de amplitudes entre ramas, diferencias en la
fase, etc. Esta técnica ayuda a conseguir un circuito lo más balanceado posible.
Luego de varias simulaciones y depuraciones en el diseño físico, en la siguiente figura 38
se muestra el Layout final del Amplificador Limitador. Los caminos en color verde
corresponden al nivel de metalización número 7.
Figura 38: Interconexión de cinco amplificadores
Fuente: Elaboración propia.
55
Figura 39: Vista de un solo amplificador.
Fuente: Elaboración propia.
Figura 40: Vista ampliada del amplificador y distribución de componentes.
Fuente: Elaboración propia.
Anillo de
Guarda
(Guard Ring)
Fuente de corriente I1
Fuente de corriente I2
Entrada
Diferencial
Salida
Diferencial
Espejos de corriente
Espejos de corriente
Transistores
M1
Transistores
M2
Línea imaginaria
de simetría
Transistores M3
Resistencias de
Realimentación
RF
Amplificador
Cherry Hopper
56
En la figura 39 se muestra la distribución de los bloques dentro de un solo amplificador
y en la figura 40 se muestra una ampliación con detalles de la distribución de
componentes.
Se deben maximizar las distancias entre las zonas ruidosas y sensibles.
El ruido está en cualquier parte del chip, a través del substrato tipo P+. La alimentación
analógica nunca debe ser conectada al substrato ya que esta introduce señales espurias.
Es aconsejable utilizar los anillos de guarda rodeando el circuito final, esto ayudara a
disminuir el ruido que se pueda acoplar por el substrato.
Existen diferentes causas de variaciones en los chips: variación de proceso que incluyen
dopaje e implantación iónica, oxidación y etching, variación de temperatura, variaciones
en Layout, por ejemplo, debido al proceso fotolitográfico. Para evitar variaciones de
proceso en la fabricación se suelen utilizar técnicas de matching (apareo) para disminuir
las alteraciones en las geometrías debido a la gradiente de proceso que existe en la oblea
de Silicio.
En un primer intento se aplicaron estas técnicas que degeneró en una caída abrupta del
ancho de banda haciendo inviable el circuito. Las capacidades parásitas son críticas para
la disminución del ancho de banda del circuito ya que adicionan polos indeseables. Las
resistencias parásitas generadas por un ruteamiento pobre son críticas y generan pérdidas
de RF disminuyendo la ganancia de cada etapa y afectando así la ganancia total.
En este proyecto no se utilizaron componentes dummy. Estos son usados para disminuir
las variaciones por proceso de fabricación. Por ejemplo, después del proceso de grabado
(Etching), en el resultado final se pueden observar los bordes y esquinas redondeados,
esto modifica, por ejemplo, la geometría y dimensiones del dreno y surtidor de los
transistores externos.
57
La ubicación de los pads también es muy importante para una correcta medición en el
laboratorio; el equipo microposicionador posee puntas de RF, figura 41, del modelo
ACP40 de la marca Cascade Microtech en configuración GSG (Ground Source Ground)
y cables de 50 Ω. Éstas puntas de RF tienen una distancia fija entre ejes de 100 µm con
un área de 80 µm x 80 µm. Especificaciones técnicas de la punta de prueba ACP40 en la
referencia [21].
Figura 41: Punta de prueba ACP40
Fuente: Cascade Microtech
El Layout terminado debe pasar por un proceso de verificación física llamado extracción
de componentes parásitos (XRC). Este análisis consiste en extraer todas las capacidades
y resistencias parásitas en las interconexiones del circuito. Luego se verifica si la
performance está cercana a los resultados obtenidos en la simulación a nivel esquemático.
Este es un proceso cíclico donde en cada simulación se intenta reducir los efectos
parásitos, por ejemplo, corrigiendo la posición de componentes, metales sobre otros
componentes cercanos, acoplamiento capacitivo, consideración de la densidad de
corriente máxima de los metales, etc.
A continuación, se muestra en la figura 42, la simulación Post Layout de una sola etapa.
58
4.1 Resultados Post Layout
Figura 42: Ancho de banda de una etapa de Post Layout
Fuente: Elaboración propia.
La respuesta en frecuencia Post Layout mostrada en la figura 42 tiene un ancho de banda
de 14.80 GHz, esto es un resultado esperado debido a las capacidades parasitas en el
diseño físico.
Figura 43: Una etapa: simulación esquemático vs Post Layout
Fuente: Elaboración propia.
F-3dB = 14.08 GHz
F-3dB = 17.80 GHz
F-3dB = 14.08 GHz
59
En la figura 43, se observa la comparación entre una etapa simulada solo a nivel
esquemático versus la simulación a nivel de Post Layout.
Teniendo resultados satisfactorios de una etapa a nivel de Post Layout, ya es posible
replicar esta etapa cinco veces, ver figura 38, e interconectarla para la simulación final
del Amplificador Limitador completo. En la interconexión entre etapas, se deben colocar
lo más cercano posible, alineando los metales por donde pasa las señales de RF de la
salida de una etapa con la entrada del siguiente amplificador, todo este proceso debe
respetar las reglas de DRC, que incluyen distancias mínimas entre anillos de guarda,
metales, pozos y otros.
La cercanía debe ser lo menor posible ya que ayuda a disminuir las atenuaciones debido
a las pérdidas que existiría en un camino largo de metal.
La figura 44 muestra finalmente la simulación de los cinco bloques interconectados.
Figura 44: Ancho de banda final luego del Post Layout
Fuente: Elaboración propia.
F-3dB = 9.3 GHz
60
Figura 45: Comparación entre esquemático y Post Layout final
Fuente: Elaboración propia.
En la respuesta en frecuencia de la simulación del circuito Post Layout con las cinco
etapas interconectadas (ver figura 45), se aprecia que, gracias al sobredimensionamiento
del ancho de banda, este circuito cumple con el mínimo requerido total de 7 GHz,
suficiente para ser capaz de recibir tasas de bits de poco más de 10 Gbps.
Tabla 5: Comparación entre simulación esquemática y Post-Layout.
Ganancia (dB) Ancho de Banda (GHz)
Esquemático 1 etapa 8.31 17.80
Post-Layout 1 etapa 8.15 14.08
Esquemático 5 etapas 39.87 10.55
Post-Layout 5 etapas 39.14 9.34
Fuente: Elaboración propia
En la tabla 5, se tiene el resumen de los resultados obtenidos.
Se concluye que en la etapa de Post Layout siempre existirá una merma de ganancia y
ancho de banda ya que es imposible eliminar todas las capacidades parásitas.
F-3dB = 9.3 GHz
F-3dB = 10.55 GHz
61
Los circuitos presentados son el resultado de varias simulaciones y mejoras a nivel físico
para conseguir el máximo ancho de banda posible.
4.2 Discusión de los resultados obtenidos
En la tabla 6 se tiene un resumen de los resultados obtenidos después de la simulación
Post-Layout.
Tabla 6: Resumen resultados Post-Layout
Especificaciones técnicas Resultados Finales Post Layout
Ganancia (dB) 39.14
Tensión de alimentación (VDD) 1.5
Numero de etapas 5
Ancho de banda (GHz) 9.34
Potencia (mW) 60.7
Área (mm2) 0.0148
Fuente: Elaboración propia
Estos resultados muestran que aplicando técnicas para incrementar el ancho de banda se
pueden incrementar hasta 3.3 GHz. La técnica Wu Folded no tiene efectos sobre la
ganancia de cada etapa diferencial, debido a que solo afecta ligeramente en la polarización
de las etapas haciendo despreciable el efecto total en la ganancia.
En el diseño del Layout solo se disponía de un área máxima de 1525 µm x 1525 µm,
según los parámetros máximos que brinda el programa de prototipación de Miniasic. En
el diseño físico se tiene especial cuidado siempre en los caminos por donde pasará las
señales de alta frecuencia para evitar atenuaciones, capacidades y resistencias parásitas,
mantener una simetría entre dispositivos y metales y respetar las densidades de corriente
máximas que soporta cada metal.
62
Tabla 7: Rendimiento y comparación con otros autores.
Referencias [22] [23] [17] [24] [25] Presente
Informe
Nodo
Tecnológico 40 nm 180 nm 180 nm 180 nm 180 nm 130 nm
Proceso CMOS CMOS CMOS CMOS CMOS CMOS
Ganancia (dB) 45 44.5 42 40 45.6 39.14
VDD (V) 1.0 1.8 1.8 1.8 1.8 1.5
N° etapas 9 12 3 5 4 5
BW (GHz) 6.5 10.3 8.6 8.4 8.9 9.34
Potencia (mW) 14.4 226 72 - 163 60.7
Área (mm2) 0.15 0.54 0.168 1.012 0.21 0.0148
Fuente: Elaboración propia
También se redujo el consumo de potencia a 60.7 mW y el área comparada con otros
autores. Las comparaciones se muestran en la tabla 7.
A pesar que el ancho de banda es menor que la referencia [23], el circuito propuesto en
este trabajo consume menor potencia ya que posee menor número de etapas y
concluyentemente, menor área.
Se obtuvo un área bastante reducida de tan solo 0.0148 mm2 gracias a los inductores
activos y a la polarización sin el uso de capacitores de desacople DC, ya que la salida DC
de cada etapa polariza la siguiente.
En la figura 46 se observa el Amplificador Limitador junto con el Amplificador de
Transimpedancia, Balun y el Doblador de fT. El área total del layout de la figura 46 es de
730 µm x 1448 µm es decir 0.105 mm2, que ocupa aproximadamente la mitad del área
disponible en la pastilla de Silicio. Ver figura 47.
63
Figura 46: Amplificador Limitador integrado con otros bloques.
Fuente: Elaboración propia.
64
Figura 47: Layout final colocado en área de fabricación.
Fuente: Elaboración propia.
65
CONCLUSIONES
Luego de conseguir los objetivos propuestos en el presente informe técnico, se pueden
mencionar las siguientes conclusiones:
1. Se estudiaron distintas topologías para intentar conseguir las especificaciones
iniciales de ganancia y ancho de banda analizando ventajas y desventajas de cada
circuito. Se usó una tecnología basada en Silicio para llegar a tasas de transmisión de
10 Gbps analizando distintas técnicas para incrementar el ancho de banda como
topologías de amplificadores que tienen un buen compromiso entre ganancia y
respuesta en frecuencia.
2. Aplicando las técnicas para incrementar el ancho de banda se pueden obtener mejoras
en la respuesta en frecuencia debido a la adición de un cero por medio de un inductor
capaz de anular la capacidad en la salida.
3. La capacidad de carga del Amplificador Limitador fue modelada con un capacitor de
50fF que simula la capacidad parásita de entrada del doblador de fT (Buffer), circuito
que no está comprendido en el informe. En el diseño final las capacidades parásitas
aún existen, pero éstas ya han sido minimizadas previamente gracias a las distintas
técnicas aplicadas en el layout que ayudan a reducir estos efectos lo suficiente como
para no influenciar en el ancho de banda final especificado.
Éstas capacidades parásitas ya no necesitan ser consideradas en un sistema real ya que
sus efectos negativos fueron compensados con la técnica inductive peaking y con
técnicas de layout.
4. El uso de la topología propuesta por Wu [13], ayuda a reducir el área y por ende los
costos de fabricación. También se evitar tener el acoplamiento entre espiras cuando
coexisten varios inductores pasivos en un área limitada.
5. Se economizó un área total de 0.2152 mm2, la cual fue utilizada para colocar los otros
bloques del receptor óptico como el Amplificador de Transimpedancia, balun,
Doblador de fT y caracterizarlos independientemente como también interconectando
éstos cuatro bloques y simularlo todo a nivel de sistema.
66
6. El área total de diez inductores pasivos es igual a 0.028 µm2, comparado con el área
final del Amplificador Limitador de 0.0148 µm2, se concluye que solo los inductores
pasivos ocupan un área que es 189% mayor que el área final del Amplificador
Limitador.
7. Se demuestra que el Amplificador Limitador diseñado en este informe técnico es
posible emplearlo en aplicaciones como receptores fotónicos o receptores de sistemas
de alta velocidad y que cumple con las especificaciones propuestas.
67
RECOMENDACIONES
A continuación, algunas recomendaciones que podrían complementar el siguiente
informe técnico:
Los resultados Post Layout cumplen con las especificaciones básicas planteadas en el
capítulo III. El presente diseño se envió a la fábrica para prototiparse, usando el programa
Miniasic de Europractice IC Service.
El siguiente paso es la caracterización del circuito en un laboratorio. De extrema
importancia es que este lugar posea los equipamientos habilitados para trabajar en altas
frecuencias como un analizador de redes con entrada diferencial y un ancho de banda
mínimo de 20 GHz. También es necesario la utilización de cables especiales para RF con
sondas de medición para ondas milimétricas con configuración GSG,
microposicionadores, microscopios, fuentes de alimentación.
La siguiente prueba es adicionar un generador de datos en codificación NRZ aleatoria a
10 Gbps y un equipo que pueda mostrar el Diagrama de Ojo de la señal de salida de todo
el receptor, aquí se podrá medir y caracterizar el nivel de ruido, jitter, BER (Bit Error
Rate), distorsión en la amplitud y relación señal a ruido entre otros.
68
REFERENCIAS BIBLIOGRÁFICAS
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