dise no de circuitos digitales con muy bajos ... · caciones, las cuales van desde equipos de c...

Diseno de circuitos digitales conmuy bajos requerimientos de

potencia

por

Alfonso Rafael Cabrera Galicia

Tesis sometida como requisito parcial para obtener el grado de

Maestro en Ciencias en la Especialidad de Electronica en el

Instituto Nacional de Astrofısica, Optica y Electronica

Supervisada por:

Dr. Alejandro Dıaz Sanchez, INAOE

c©INAOE 2016El autor otorga al INAOE el permiso de reproducir y distribuir copias

en su totalidad o en partes de esta tesis

Diseno de circuitos digitales con muy bajosrequerimientos de potencia

Tesis de Maestrıa

Por:

Alfonso Rafael Cabrera Galicia

Asesor:

Dr. Alejandro Dıaz Sanchez

Instituto Nacional de Astrofısica Optica y Electronica

Coordinacion de Electronica

Tonantzintla, Puebla. Enero 2016

“A goal is not always meant to be reached,it often serves simply as something to aim at.”

Bruce Lee

ii

Coordinacion de Electronica Instituto Nacional de Astrofısica, Optica y Electronica

Agradecimientos

Al Instituto Nacional de Astrofısica, Optica y Electronica (INAOE), por brindar-

me la oportunidad de especializarme profesionalmente en una institucion de excelencia

y verdadero rigor cientıfico.

A mi asesor, Dr. Alejandro Dıaz Sanchez, por su amistad, por permitirme aprender

de su ejemplo, por su etica profesional, por su paciencia, por su excelente guıa en la

conduccion de este trabajo, pero ante todo por todos esos consejos invaluables, que

han aportado enormemente al desarrollo de mi vida profesional.

A mis companeros, por todas las horas de discusion academica y convivencia

cotidiana.

A todas aquellas personas que directa o indirectamente han contribuido al desa-

rrollo de este trabajo.

Al Consejo Nacional de Ciencia y Tecnologıa (CONACyT), por el apoyo economico

durante mis estudios.

[iii]

iv Agradecimientos


Dedicatoria

A mis padres, familia y amigos.

[v]

vi Dedicatoria


Resumen

Los circuitos integrados se han convertido en parte importante de muchas apli-

caciones, las cuales van desde equipos de computo, pasando por sistemas de control

automotriz, hasta incluso los sistemas de monitoreo de la salud y la condicion fısica

de las personas, siendo esta ultima la que mayor impacto puede llegar a tener en la

calidad de vida de sus usuarios. Sin embargo, los sistemas electronicos de monito-

reo de la salud deben ser confiables y capaces de funcionar con muy bajos consumos

de potencia, ya que este tipo de sistemas generalmente son implantados dentro del

cuerpo del usuario.

Un componente importante del circuito integrado que forma parte del sistema de

monitoreo de la salud es el modulo digital, el cual a su vez esta compuesto por diversos

circuitos logicos basicos. Este modulo, al igual que los otros que conforman al sistema

de monitoreo de la salud, puede llegar a tener un consumo energetico considerable,

lo que reduce la vida util de la fuente de alimentacion del sistema y su confiabilidad.

En este trabajo de tesis se proponen un conjunto de circuitos logicos basicos los

cuales cuentan con bajos consumos de energıa y son compatibles con aplicaciones de

senal mixta, con el objetivo de que estos sean utilizados dentro del modulo digital del

circuito integrado que forma parte del sistema de monitoreo. De esa modo se busca

aumentar la vida util de la fuente de energıa y la confiabilidad de dicho sistema.

El estilo logico utilizado en la realizacion de los circuitos propuestos en este trabajo

fue el SCL/CML. Este estilo tiene la ventaja de que la velocidad de operacion de sus

circuitos logicos no depende de la magnitud de su voltaje de polarizacion V DD, sino

de la corriente de polarizacion ITail y de la magnitud del voltaje de excursion de

sus senales logicas Vswdif . Ademas, al ser un estilo logico diferencial, casi no produce

ruido de conmutacion ni en los rieles de alimentacion ni en el sustrato del chip, a la

vez que es robusto al ruido que puede ser ocasionado por modulos adyacentes. Mas

aun, el estilo SCL/CML puede funcionar con magnitudes de polarizacion V DD e ITail

[vii]

viii Resumen

reducidas, a la vez que sus transistores operan en la region de inversion debil, por lo

que los circuitos logicos propuestos en este trabajo tienen consumos de potencia del

orden de nano Watts y son capaces de operar a frecuencias del orden de kilo Hertz.


Tabla de Contenido

Agradecimientos III

Dedicatoria V

Resumen VII

Lista de Figuras XIII

Lista de Tablas XIX

1. Introduccion 1

1.1. Dispositivos Electronicos Medicos Implantables . . . . . . . . . . . . 2

1.2. Enfoque de la investigacion . . . . . . . . . . . . . . . . . . . . . . . . 7

1.3. Organizacion de la tesis . . . . . . . . . . . . . . . . . . . . . . . . . 8

2. Compuertas Digitales 11

2.1. Introduccion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

2.2. Niveles de abstraccion de un sistema digital electronico . . . . . . . . 12

2.3. Circuitos digitales (compuertas logicas) . . . . . . . . . . . . . . . . . 14

2.3.1. Logicas estaticas . . . . . . . . . . . . . . . . . . . . . . . . . 16

2.3.2. Logicas dinamicas . . . . . . . . . . . . . . . . . . . . . . . . . 18

2.3.3. Comparativa entre logicas estaticas y dinamicas . . . . . . . . 20

2.4. SCL/CML, un estilo logico util para aplicaciones con requerimientos

de bajo consumo de potencia y de senal mixta . . . . . . . . . . . . . 21

2.4.1. Consideraciones con Vsw . . . . . . . . . . . . . . . . . . . . . 26

2.4.2. Modelo del retardo de las compuertas SCL/CML . . . . . . . 28

2.4.3. Otros elementos logicos y secuenciales . . . . . . . . . . . . . . 33

[ix]

x TABLA DE CONTENIDO

2.4.3.1. AND . . . . . . . . . . . . . . . . . . . . . . . . . . . 33

2.4.3.2. OR . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34

2.4.3.3. MUX . . . . . . . . . . . . . . . . . . . . . . . . . . 35

2.4.3.4. XOR . . . . . . . . . . . . . . . . . . . . . . . . . . . 36

2.4.3.5. D Latch . . . . . . . . . . . . . . . . . . . . . . . . . 37

2.4.3.6. Flip Flop D . . . . . . . . . . . . . . . . . . . . . . . 39

2.4.3.7. Funcion logica con una estructura SCL/CML . . . . 41

2.4.3.8. Sumador completo . . . . . . . . . . . . . . . . . . . 42

2.4.4. Ventajas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44

2.4.5. Desventajas . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45

2.4.6. ¿Por que el estilo logico SCL/CML es adecuado para aplicacio-

nes con requerimientos de bajo consumo de potencia y de senal

mixta? . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46

2.5. Resumen de capıtulo . . . . . . . . . . . . . . . . . . . . . . . . . . . 48

3. Logica SCL/CML para aplicaciones de bajo consumo de potencia 49

3.1. Introduccion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49

3.2. Modelo EKV del transistor MOS . . . . . . . . . . . . . . . . . . . . 50

3.2.1. Densidad de carga movil . . . . . . . . . . . . . . . . . . . . . 51

3.2.1.1. Funcion de umbral del dispositivo . . . . . . . . . . . 51

3.2.1.2. Aproximacion para inversion fuerte . . . . . . . . . . 53

3.2.1.3. Aproximacion para un caso general . . . . . . . . . . 55

3.2.1.4. Aproximacion para inversion debil . . . . . . . . . . 57

3.2.2. Corriente de drenaje y modos de operacion . . . . . . . . . . . 57

3.2.2.1. Relacion carga - corriente . . . . . . . . . . . . . . . 57

3.2.2.2. Componentes de delantera y reversa de la corriente de

drenaje . . . . . . . . . . . . . . . . . . . . . . . . . 59

3.2.2.3. Expresion general de la corriente . . . . . . . . . . . 59

3.2.2.4. Modos de operacion y coeficiente de inversion . . . . 60

3.2.2.5. Corriente de drenaje en inversion fuerte . . . . . . . 61

3.2.2.6. Corriente de drenaje para un caso general . . . . . . 63

3.2.2.7. Corriente de drenaje en inversion debil . . . . . . . . 63

3.2.3. Caracterısticas de pequena senal . . . . . . . . . . . . . . . . . 64

3.2.3.1. Transconductancias . . . . . . . . . . . . . . . . . . . 65


TABLA DE CONTENIDO xi

3.2.3.2. Resistencia de salida . . . . . . . . . . . . . . . . . . 66

3.2.3.3. Capacitancias . . . . . . . . . . . . . . . . . . . . . . 67

3.2.4. Consideraciones con el modelo EKV . . . . . . . . . . . . . . . 67

3.2.4.1. Factor de pendiente n . . . . . . . . . . . . . . . . . 68

3.2.4.2. Simulacion . . . . . . . . . . . . . . . . . . . . . . . 72

3.3. Logica SCL/CML operando en inversion debil . . . . . . . . . . . . . 73

3.3.1. Relacion VIndif − Idif . . . . . . . . . . . . . . . . . . . . . . . 74

3.3.2. Consideraciones de diseno y estimacion de desempeno . . . . . 77

3.3.2.1. Consideracion con Vsw . . . . . . . . . . . . . . . . . 77

3.3.2.2. Consideraciones con gmdif . . . . . . . . . . . . . . . 78

3.3.2.3. Consideraciones con el margen de ruido . . . . . . . 79

3.3.2.4. Consideraciones con los resistores de carga . . . . . . 82

3.3.2.5. Circuito Replica Bias . . . . . . . . . . . . . . . . . . 88

3.3.2.6. Estimacion del producto potencia-retardo . . . . . . 90

3.3.2.7. Magnitud mınima de la corriente ITail . . . . . . . . 92

3.4. Corrientes de fuga . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93

3.4.1. Componentes principales de la corriente de fuga . . . . . . . . 94

3.4.2. Mecanismo de fuga dominante por nodo tecnologico . . . . . . 95

3.4.3. Corriente de fuga a traves de los nodos tecnologicos . . . . . . 96

3.4.4. Corriente de fuga en el proceso de fabricacion On Semi

C5/MOSIS 500nm . . . . . . . . . . . . . . . . . . . . . . . . 99

3.5. Conclusiones de capıtulo . . . . . . . . . . . . . . . . . . . . . . . . . 103

4. Realizacion de los circuitos logicos 105

4.1. Introduccion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105

4.2. Definicion de parametros . . . . . . . . . . . . . . . . . . . . . . . . . 106

4.3. Dimensionamiento de los transistores . . . . . . . . . . . . . . . . . . 109

4.4. Replica Bias . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112

4.4.1. Opamp . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112

4.4.2. Interaccion . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119

4.4.3. Pruebas basicas . . . . . . . . . . . . . . . . . . . . . . . . . . 122

4.5. Circuitos logicos propuestos . . . . . . . . . . . . . . . . . . . . . . . 125

4.5.1. NOT/Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125

4.5.2. AND/OR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 127

Diseno de circuitos digitales con muy bajos requerimientos de potencia

xii TABLA DE CONTENIDO

4.5.3. MUX/XOR . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130

4.5.4. Flip Flop D . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133

4.6. Ensamble del circuito integrado de prueba . . . . . . . . . . . . . . . 135

4.7. Aplicaciones . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 143

4.7.1. Contador de 8 bits . . . . . . . . . . . . . . . . . . . . . . . . 145

4.7.2. Controlador logico . . . . . . . . . . . . . . . . . . . . . . . . 147

4.8. Conclusiones de capıtulo . . . . . . . . . . . . . . . . . . . . . . . . . 152

5. Conclusiones y trabajo a futuro 155

5.1. Introduccion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155

5.2. Sumario . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155

5.3. Conclusiones . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 156

5.4. Trabajo a futuro . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158

Bibliografıa 161


Lista de Figuras

1.1. Modelo general de un sistema medico implantable [5]. . . . . . . . . . 4

2.1. Niveles de abstraccion de un sistema computacional electronico [9]. . 13

2.2. Compuertas logicas digitales basicas. . . . . . . . . . . . . . . . . . . 15

2.3. Compuerta logica NAND realizada con el estilo logico CMOS estatico. 18

2.4. Compuerta logica NAND realizada con el estilo logico dinamico. . . . 19

2.5. Estructura basica de una compuerta logica basada en el estilo logico

SCL/CML. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22

2.6. Topologıa de una compuerta NOT/Buffer del estilo logico SCL/CML. 22

2.7. Curvas de voltajes y corrientes de una compuerta NOT/Buffer

SCL/CML. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24

2.8. Curvas de voltajes y corrientes diferenciales de una compuerta

NOT/Buffer SCL/CML. . . . . . . . . . . . . . . . . . . . . . . . . . 26

2.9. Compuerta NOT/Buffer SCL/CML con carga capacitiva. . . . . . . . 29

2.10. Circuito lineal equivalente de la compuerta NOT/Buffer SCL/CML. . 29

2.11. Circuito lineal equivalente de la compuerta MUX SCL/CML. . . . . . 31

2.12. AND SCL/CML. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34

2.13. OR SCL/CML. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35

2.14. Multiplexor logico SCL/CML. . . . . . . . . . . . . . . . . . . . . . . 36

2.15. XOR SCL/CML. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37

2.16. D Latch SCL/CML. . . . . . . . . . . . . . . . . . . . . . . . . . . . 38

2.17. D Latch SCL/CML con funcion de Reset. . . . . . . . . . . . . . . . 38

2.18. Flip Flop D SCL/CML. . . . . . . . . . . . . . . . . . . . . . . . . . 40

2.19. Funcion logica VOut2−VOut1 = AB+CD con una estructura SCL/CML. 41

2.20. Funcion suma de un sumador completo SCL/CML. . . . . . . . . . . 42

2.21. Funcion de acarreo correspondiente a un sumador completo SCL/CML. 43

[xiii]

xiv LISTA DE FIGURAS

3.1. Vista transversal de un transistor NMOS, se definen sus voltajes y

corrientes [17]. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50

3.2. Simbolos de los dispositivos NMOS y PMOS con sus respectivas defi-

niciones de voltajes y corrientes positivas [17]. . . . . . . . . . . . . . 51

3.3. Funcion de umbral y densidad de carga invertida: (a) en funcion del

potencial superficial; (b) aproximacion en inversion fuerte [17]. . . . . 53

3.4. Relacion carga invertida normalizada vs. el voltaje normalizado del

canal [17]. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57

3.5. (a) Corriente de drenaje; (b) descomposicion de la corriente de drenaje

en sus componentes de delantera y reversa [17]. . . . . . . . . . . . . 58

3.6. Corriente de delantera o de reversa normalizada; (a) a partir del modelo

de carga 3.2.31; (b) aproximacion en inversion fuerte; (c) aproximacion

en inversion debil; (d) a partir de la ecuacion de interpolacion 3.2.31

[17]. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

3.7. Modos de operacion del transistor MOS [17]. . . . . . . . . . . . . . . 61

3.8. Curva IDS vs VGS de un transistor NMOS; W = 5·4µm, L = 0·9µm,

VDS = 0·1V . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69

3.9. Relacion VIndif - Idif del circuito digital NOT/Buffer SCL/CML ope-

rando en la region de inversion debil; grafico correspondiente a la ecua-

cion 3.3.8 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76

3.10. Estructura SCL/CML basica (NOT/Buffer). . . . . . . . . . . . . . . 83

3.11. (a) Dispositivo de carga PMOS convencional, (b) dispositivo de carga

PMOS con conexion cuerpo-drenaje, (c) comparacion entre las carac-

terısticas corriente-voltaje de la carga PMOS convencional y la car-

ga PMOS con conexion cuerpo-drenaje, (d) caracterısticas corriente-

voltaje de la carga PMOS con conexion cuerpo-drenaje medidas experi-

mentalmente en comparacion con la caracterıstica arrojada por simula-

cion del modelo BSIM3v3; todos los datos corresponden a un transistor

de dimensiones mınimas de un proceso tecnologico de 180nm CMOS [7]. 84

3.12. Vista transversal del dispositivo de carga PMOS con sus terminales

de cuerpo y drenaje en corto circuito; se muestran los componentes

parasitos que contribuyen a su operacion den el regimen de inversion

debil [7]. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85


LISTA DE FIGURAS xv

3.13. Circuito Replica Bias usado para el control de la impedancia de los

dispositivos de carga PMOS de un circuito NOT/Buffer SCL/CML de

bajo consumo de potencia. . . . . . . . . . . . . . . . . . . . . . . . . 88

3.14. Corrientes de fuga de un transistor NMOS, dependiendo del nodo tec-

nologico: (a) L ≥ 500nm, (b) 500nm ≥ L ≥ 100nm, (c) 100nm ≥ L ≥50nm, (d) 50nm ≥ L [22]. . . . . . . . . . . . . . . . . . . . . . . . . 95

3.15. Tendencia de consumo de potencia dinamica (de los anos 70’s al 2000)

y estatica (de medianos de los 90’s hasta el 2000) [23]. . . . . . . . . . 97

3.16. Prediccion de escalamiento y consumo de potencia del ITSR por dis-

positivo en el ano 2001 [7]. . . . . . . . . . . . . . . . . . . . . . . . . 97

3.17. Tendencia de consumo de potencia de SOC’s para aplicaciones comer-

ciales estacionarias proyectadas por el ITSR 2011 [24]. . . . . . . . . . 98

3.18. Tendencia de consumo de potencia de SOC’s para aplicaciones comer-

ciales moviles proyectadas por el ITSR 2011 [24]. . . . . . . . . . . . 98

3.19. Layout del inversor logico digital proporcionado por ON Semi en su kit

de diseno para el proceso de 500nm [26]. . . . . . . . . . . . . . . . . 99

3.20. Configuracion utilizada en la evaluacion transitoria del inversor logico

estandar. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100

3.21. Consumo de corriente del inversor estatico CMOS (Celda estandar On

Semi C5/MOSIS 500nm). . . . . . . . . . . . . . . . . . . . . . . . . 100

3.22. Configuracion para evaluacion de corrientes de fuga del transistor

NMOS de dimensiones mınimas On Semi C5/MOSIS 500nm. . . . . . 101

3.23. Corriente proporcionada por VDD con respecto a Vgs (NMOS dimen-

siones mınimas). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101

3.24. Configuracion para evaluacion de corrientes de fuga del transistor

PMOS de dimensiones mınimas On Semi C5/MOSIS 500nm. . . . . . 102

3.25. Corriente proporcionada por VDD con respecto a Vgs (PMOS dimen-

siones mınimas). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102

3.26. Medicion de corriente Ids de un transistor NMOS de dimensiones mıni-

mas del proceso On Semi C5/MOSIS 500nm a VDD= 0.1V [26]. . . . 103

4.1. Corriente de drenaje de un transistor NMOS de dimensiones W =

5·4µm y L = 0·9µm, con respecto a su voltaje compuerta a fuente. . . 109


xvi LISTA DE FIGURAS

4.2. Corriente de drenaje de un transistor NMOS de dimensiones W =

7·2µm y L = 1·2µm, con respecto a su voltaje compuerta a fuente. . . 110

4.3. Corriente de drenaje de un transistor PMOS de dimensiones W =

4·8µm y L = 0·9µm, con respecto a su voltaje compuerta a fuente; se

proyectan las respuestas del transistor con una conexion fuente-cuerpo

en corto y una conexion drenaje-cuerpo en corto. . . . . . . . . . . . 111

4.4. Diagrama esquematico del Amplificador Operacional Folded Cascode

con Espejo de Corriente Flipped Voltage Follower Current Sensor. . . 113

4.5. Configuracion utilizada para evaluar la respuesta en frecuencia en lazo

abierto del OTA Folded Cascode con espejo FVFCS. . . . . . . . . . 115

4.6. Respuesta en frecuencia de lazo abierto del Amplificador Operacio-

nal Folded Cascode con espejo de corriente FVFCS; V DD = 1·5V ,

CMV = 1V , CL = 4pF . . . . . . . . . . . . . . . . . . . . . . . . . . 115

4.7. Respuesta en frecuencia de lazo abierto del Amplificador Operacional

Folded Cascode con espejo de corriente FVFCS; V DD = 1V , CMV =

0·666V , CL = 4pF . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116

4.8. Circuito Replica Bias interactuando con el un el circuito logico


4.9. Carga de compensacion propuesta. . . . . . . . . . . . . . . . . . . . 120

4.10. Respuesta transitoria del circuito Replica Bias y el circuito logico


4.11. Respuesta transitoria del circuito Replica Bias y el circuito logico

NOT/Buffer SCL/CML; ampliada de las senales de entrada y salida. 123

4.12. Respuestas transitorias del circuito Replica Bias ante diferentes mag-

nitudes de corriente ITail. . . . . . . . . . . . . . . . . . . . . . . . . . 124

4.13. Circuito logico NOT/Buffer SCL/CML propuesto. . . . . . . . . . . . 126

4.14. Respuesta transitoria del circuito logico NOT/Buffer SCL/CML pro-

puesto, cuando es utilizado como Buffer logico. . . . . . . . . . . . . . 126

4.15. Circuito logico AND/NAND SCL/CML propuesto. . . . . . . . . . . 127

4.16. Respuesta transitoria del circuito logico AND/NAND SCL/CML pro-

puesto. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 128

4.17. Circuito logico OR/NOR SCL/CML propuesto. . . . . . . . . . . . . 129

4.18. Respuesta transitoria del circuito logico OR/NOR SCL/CML propuesto.129

4.19. Circuito logico MUX SCL/CML propuesto. . . . . . . . . . . . . . . . 130


LISTA DE FIGURAS xvii

4.20. Respuesta transitoria del circuito logico MUX SCL/CML propuesto. . 131

4.21. Circuito logico XOR/XNOR SCL/CML propuesto. . . . . . . . . . . 131

4.22. Respuesta transitoria del circuito logico XOR/XNOR SCL/CML pro-

puesto. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 132

4.23. Circuito logico Flip Flop D con reset SCL/CML propuesto. . . . . . . 133

4.24. Respuesta transitoria del circuito logico Flip Flop D con reset

SCL/CML propuesto. . . . . . . . . . . . . . . . . . . . . . . . . . . . 134

4.25. Topologıa utilizada para la caracterizacion de los circuitos logicos

SCL/CML propuestos. . . . . . . . . . . . . . . . . . . . . . . . . . . 135

4.26. Diagrama del buffer analogico B1. . . . . . . . . . . . . . . . . . . . . 136

4.27. Diagrama del multiplexor analogico 4 a 1. . . . . . . . . . . . . . . . 137

4.28. Diagrama del buffer analogico OutBuf . . . . . . . . . . . . . . . . . . 138

4.29. Layout del circuito integrado disenado para la caracterizacion de los

circuito logicos SCL/CML propuestos. . . . . . . . . . . . . . . . . . 139

4.30. Layout del chip multiproyecto enviado a fabricacion. . . . . . . . . . . 140

4.31. Respuesta transitoria del circuito disenado para la carcaterizacion de

los circuitos logicos. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141

4.32. Respuesta al impulso del circuito de caracterizacion con diferentes es-

quinas de proceso; IOpamp ref = 1µA. . . . . . . . . . . . . . . . . . . 142

4.33. Respuesta al impulso del circuito de caracterizacion con diferentes es-

quinas de proceso; IOpamp ref = 1·5µA. . . . . . . . . . . . . . . . . . 143

4.34. Convertidor analogico-digital tipo rampa. . . . . . . . . . . . . . . . . 144

4.35. Topologıa de un cantador de rizo de 8 bits compuesto de 8 Flip Flop

D con reset SCL/CML. . . . . . . . . . . . . . . . . . . . . . . . . . . 145

4.36. Respuesta transitoria del contador de rizo de 8 bits SCL/CML. . . . . 146

4.37. Diagrama de estados del controlador logico del convertidor analogico-

digital de rampa. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147

4.38. Circuito secuencial SCL/CML equivalente a la maquina de estados

descrita en la Figura 4.37. . . . . . . . . . . . . . . . . . . . . . . . . 150

4.39. Respuesta transitoria de la maquina de estados implementada con el

circuito secuencial mostrado en la Figura 4.38. . . . . . . . . . . . . . 151


xviii LISTA DE FIGURAS


Lista de Tablas

3.1. Comparacion entre los valores de IDS medidos (a partir de la curva IDS

vs VGS en la figura 3.8) y calculados (utilizando la ecuacion 3.2.46 y

n = 1·7678) de transistor NMOS; W = 5·4µm, L = 0·9µm, VDS = 0·1V . 70

4.1. Parametros caracterısticos del Amplificador Operacional Foldede Cas-

code con espejo de corriente FVFCS, obtenidos de su respuesta en

frecuencia de lazo abierto; V DD = 1·5V , CMV = 1V , CL = 4pF . . . 116

4.2. Parametros caracterısticos del Amplificador Operacional Foldede Cas-

code con espejo de corriente FVFCS, obtenidos de su respuesta en

frecuencia de lazo abierto; V DD = 1V , CMV = 0·666V , CL = 4pF . . 117

4.3. Tabla de verdad del multiplexor analogico 4 a 1. . . . . . . . . . . . . 138

4.4. Relacion de entradas y salidas de la maquina de estados, con respecto

a las senales de control del convertidor analogico-dgital de rampa. . . 148

[xix]

xx LISTA DE TABLAS


Capıtulo 1

Introduccion

Durante el ultimo par de decadas la humanidad ha experimentado un proceso de

revolucion tecnologica. Dicho de otra forma, el desarrollo tecnologico ha modificado el

estilo de vida del ser humano a traves de la implementacion de los avances logrados en

diversas areas del conocimiento tecnologico (p. e. computo, comunicaciones, roboti-

ca, automatizacion) en productos comerciales, ya sea por medio de su fabricacion o

funcionamiento. Estos avances tecnologicos han sido potenciados principalmente por

el refinamiento de los procesos de fabricacion de los circuitos integrados (permitiendo

la fabricacion de chips con una mayor cantidad de transistores y, por ende, mayor

capacidad de procesamiento) y el uso de tecnicas de diseno novedosas en su proceso

de desarrollo. Lo anterior ha convertido a los circuitos integrados en componentes

indispensables de los productos comerciales que lideran esta revolucion [1].

Como consecuencia, han surgido nuevas tendencias. Por ejemplo, cada vez mas

personas pueden tener acceso a una computadora, ya que los costos de produccion

de estas se han reducido [1]. Tambien, los nuevos modelos automotrices comienzan a

incorporar mas y mejores sistemas electronicos (p.e. sistemas de seguridad, telemetrıa,

navegacion, entretenimiento, etc.) [2]. Ademas, se ha vuelto cada vez mas frecuente

el uso de sistemas electronicos para el monitoreo de la condicion fısica y de salud de

las personas, ya sea mediante el uso de dispositivos wearables o implantables [3].

Esta ultima tendencia ha planteado nuevos retos a los ingenieros encargados del

diseno de dichos dispositivos electronicos; los diversos requerimientos de funcionalidad

que se desean por parte de los dispositivos wearables e implantables suelen contrapo-

nerse. Idealmente se espera que un dispositivo wearable o implantable sea compacto,

tenga una excelente capacidad de operacion durante largos periodos de tiempo, reali-

ce el monitoreo de diversos parametros fisiologicos (p.e. medicion de pulso cardıaco,

presion sanguınea, temperatura corporal, etc.) de manera precisa, que pueda pro-

[1]

2 1. Introduccion

cesar y almacenar la informacion fisiologica recolectada y en algunas aplicaciones

que proporcione un tratamiento medico al usuario por medio de micro actuadores

(p.e. marcapasos). Ademas, estos dispositivos no deben representar un peligro para

al usuario [4] [5].

Sin embargo, para que un dispositivo wearable o implantable pueda monitorear

varios parametros fisiologicos, se requiere que este cuente con una cantidad de sen-

sores similar a la cantidad de parametros que se desea medir. Lo anterior puede

comprometer el tamano del dispositivo y sus requerimientos de consumo energetico,

limitando los periodos de tiempo durante los cuales podrıa funcionar adecuadamente

o aumentando aun mas sus dimensiones al requerir de una fuente de energıa (baterıa)

de mayor capacidad. Ademas, si el dispositivo cuenta con una mayor cantidad de

sensores para la medicion de multiples parametros fisiologicos, su capacidad de pro-

cesamiento tendra que aumentar lo que tambien incrementara los requerimientos de

consumo energetico, tamano y complejidad. En el caso de los dispositivos electronicos

medicos implantables (Implantable Medical Electronic Devices, IMEDs), para com-

prender de manera adecuada los compromisos de funcionalidad que son considerados

en su etapa de diseno, deben de conocerse los bloques funcionales que los integran.

En la siguiente seccion se brinda una explicacion general de lo que es un dispositivo

electronico medico implantable y como esta conformado.

1.1. Dispositivos Electronicos Medicos Implanta-

bles

Los dispositivos electronicos medicos implantables (IMEDs) son aquellos que se

insertan en los seres humanos para propositos de medicion y vigilancia de diversos

parametros fisiologicos y bioquımicos dentro del cuerpo humano; en algunas ocasio-

nes tambien son utilizados en tratamientos terapeuticos y como remplazo de organos

defectuosos. A diferencia de otros dispositivos medicos, los IMEDs cuentan con de-

terminadas ventajas, ya que son capaces de:

Realizar la medicion de parametros fisiologicos y bioquımicos de forma precisa.

Monitorear estos parametros a largo plazo.

Tener control sobre organos y tejido vivo.


1.1 Dispositivos Electronicos Medicos Implantables 3

Dar tratamiento terapeutico distinto.

Remplazar funciones biologicas perdidas.

De tal forma que los IMEDs han encontrado diversas aplicaciones como lo son

marcapasos, desfibriladores implantables, implantes cocleares, protesis visuales, con-

troladores de dolor, protesis de incontinencia urinaria, microsistemas de captura de

senales neuronales, microsistemas implantables de medicion de parametros fisiologi-

cos, microsistemas de suministro de medicamentos, microsistemas de rehabilitacion

motriz y capsulas inalambricas de endoscopıa. Como puede notarse, el campo de la

electronica medica implantable se ha convertido uno de los campos de investigacion

mas importantes de la ingenierıa biomedica [5].

Sin embargo, el ambiente unico que existe dentro del cuerpo humano conlleva mu-

chos retos y limitaciones de diseno para los IMEDs. Lo anterior impone requerimientos

de bajo consumo de potencia y un tamano limitado, pero, si estos requerimientos de

diseno son cubiertos se obtienen diversos beneficios. Por ejemplo, si se reduce el con-

sumo de potencia de un IMED se puede prolongar el tiempo de vida de la baterıa

(por lo tanto, se reduce la necesidad de recargarla constantemente, ya sea por medio

de un dispositivo externo o, en casos extremos, mediante la extraccion del implante

para el remplazo de la baterıa descargada), reduciendo tambien la disipacion de calor

en el tejido que rodee al implante. Por otra parte, si el tamano del IMED es reducido

es mas facil implantarlo dentro del cuerpo humano, se reducen los efectos colaterales

en el tejido vivo, y se puede obtener un mejor control y medicion.

Los estrictos requerimientos de diseno establecidos para los IMEDs solo pueden ser

cubiertos mediante el uso de circuitos integrados VLSI (Very Large Scale Integration).

Esto se debe a que los procesos de fabricacion de circuitos integrados pueden producir

sistemas electronicos los cuales pueden tener bajo consumo de potencia y un tamano

reducido. Considerando el uso de circuitos integrados VLSI para la implementacion

de IMEDs y las aplicaciones que tıpicamente tienen estos dispositivos medicos, puede

extraerse el modelo general de un sistema electronico medico implantable. Este modelo

se muestra en la Figura 1.1 y esta segmentado en dos partes principales: la unidad

implantada (IMED) y la unidad externa [5].

La unidad externa se compone principalmente de una antena, un transmisor de

potencia, un transceptor, un procesador digital de senales y un controlador; sus fun-

ciones basicamente son transmitir datos al implante, recibir la informacion biometrica


4 1. Introduccion

Figura 1.1: Modelo general de un sistema medico implantable [5].

recolectada por el implante por medio del transceptor y la antena, definir los algo-

ritmos de procesamiento digital, ademas de transmitir energıa electrica de manera

inalambrica a la unidad implantada (con el objetivo de evitar la extraccion del IMED

para el remplazo de su baterıa). Estas funciones no pueden ser integradas en la unidad

implantable debido a sus estrictos requerimientos de consumo de potencia y disipacion

de calor. En contraste, el uso de una unidad externa tiene varios beneficios: se reduce

el riesgo de que el cuerpo presente reacciones adversas ante la presencia de una mayor

cantidad de materiales implantados, la disipacion de calor de la unidad implantada

sera menor, se puede tener una fuente de energıa externa con mayor capacidad y

ademas se pueden modificar los algoritmos de procesamiento de senales con mayor

facilidad. Por otra parte, la unidad implantada se compone de una antena, un trans-

ceptor inalambrico, un modulo digital integrado, un modulo de potencia, elementos

interface con el tejido vivo y los circuitos de control de estas interfaces (drivers). A

continuacion se describe de manera simple cada uno de estos elementos.

Los elementos interface son el puente entre la maquina y el cuerpo humano; pueden

dividirse en dos tipos: interfaces de registro e interfaces de actuador. Las interfaces de

registro adquieren informacion directamente del tejido vivo (p.e. senales neuronales

electricas, ph, temperatura, etc.) por medio de diversos sensores (p.e. micro electrodos

neuronales, micro sensores fisiologicos y micro sensores bioquımicos); estas interfaces

convierten las senales biologicas en senales electricas. Por otra parte, la interfaz de

actuador actua directamente sobre el tejido vivo bajo las instrucciones del modulo


1.1 Dispositivos Electronicos Medicos Implantables 5

digital integrado, por medio de la intervencion de los circuitos de control de interfaz

(drivers). Las interfaces de actuador mas populares son el micro electrodo (utilizado

en todo tipo de protesis para estimular los nervios) y el micro actuador (convierte

la energıa electrica en mecanica para operar motores micro mecanicos, bombas o

valvulas). Cuando se disenan los elementos interfaz se debe de considerar tanto su

seguridad, como su confiabilidad. Ademas deben de tener bajos requerimientos de

potencia y un tamano reducido.

Los circuitos de control de interfaz se dividen en dos categorıas: amplificador-ADC

y controladores de voltaje/corriente de las interfaces actuador. Los controladores de

voltaje/corriente suministran a los actuadores del sistema los niveles de voltaje y

corrientes que necesitan para realizar de manera adecuada su funcion; usualmente

se componen de DAC’s. En palabras simples, la funcion de los controladores de vol-

taje/corriente es transformar los comandos generados por el modulo digital para el

control de los actuadores, en niveles de voltaje y corrientes los cuales son suministra-

dos a los actuadores. El Amplificador-ADC convierte las senales analogicas generadas

por las interfaces de registro en palabras digitales para el modulo digital. Los bloques

de ambas categorıas deben de tener un bajo consumo de potencia, baja sensibilidad

al ruido y un voltaje de offset reducido.

El transceptor inalambrico es capaz tanto de recibir comandos de control o da-

tos provenientes de la unidad externa, ası como de transmitir las senales biologicas

recolectadas a la unidad externa, por medio de una micro antena. Existen muchas

aproximaciones de diseno del transceptor, pero en aplicaciones medicas implantables

se da prioridad a las implementaciones que requieran un consumo de energıa y area

reducido. Por otra parte, el diseno de micro antenas es complicado, esto con respec-

to a su tamano, acoplamiento de impedancias, bajos requerimientos de potencia y

compatibilidad biologica con el cuerpo.

El modulo de potencia provee niveles de voltaje y corriente adecuados a todos los

modulos dentro de la unidad implantada por medio de la regulacion de la energıa

proporcionada por una fuente de alimentacion. Existen dos tipos de fuentes de ali-

mentacion que pueden emplearse en los modulos de potencia de los IMEDs: baterıas

portatiles y energıa transmitida desde el exterior. Tradicionalmente los IMEDs han

utilizado baterıas como su fuente primaria de energıa electrica. Sin embargo, a pesar

de los avances en logrados en su miniaturizacion, el tamano de las baterıas sigue siendo

considerablemente grande, ocasionando que el tamano de los IMEDs que las utilizan


6 1. Introduccion

sea mayor; ademas, las baterıa en IMEDs presuponen un riesgo para el usuario ya que

existe la posibilidad de que se produzcan fugas de quımicos dentro del cuerpo. Por el

contrario, la transferencia de energıa desde exterior de forma inalambrica ofrece una

posible miniaturizacion de la unidad implantada y un aumento del tiempo de vida

util de la unidad (ya que se podrıa reducir el tamano de la baterıa en el IMED); a

la vez, se elimina el riesgo de fugas de quımicos. El modulo de recoleccion de energıa

inalambrico del modulo de potencia consiste de un receptor de potencia (el cual recu-

pera la energıa transmitida) y un regulador de potencia (este asegura que exista un

voltaje estable para la operacion de los demas modulos en el implante). En el diseno

del modulo de recoleccion de energıa inalambrico, la eficiencia de la transferencia de

potencia es uno de los parametros mas importantes, ya que es utilizado para evaluar

cualitativamente el lazo inductivo entre la unidad externa y la interna. Es importante

que en el diseno del modulo de recoleccion de energıa inalambrico se considere la

seguridad del tejido vivo, ya que la alta intensidad de los campos electromagneticos

puede causar efectos nocivos en el cuerpo del usuario.

El modulo digital integrado ejerce un rol principal en la unidad implantada ya

que es considerado el nucleo de control de esta; sus funciones son manipular todos los

modulos dentro de la unidad implantada y procesar digitalmente las senales biologicas

adquiridas. Por lo tanto, el modulo digital integrado en el modelo general de un IMED

se compone de: un procesador digital de senales (DSP), un sub modulo controlador y

un sub modulo de memoria. El DSP y el sub modulo de control proveen procesamiento

de senal de banda base y funciones de control del sistema como lo son: la codificacion

y decodificacion de datos; y administracion de energıa. Por otra parte, el sub modulo

de memoria es utilizado, tanto por el procesador del DSP y el sub modulo de control,

para almacenar informacion temporal o datos de programa. Al igual que todos los

demas modulos, se desea que modulo digital integrado cuente con bajos requerimientos

de consumo de potencia y tamano.

Como se ha mencionado, todos los elementos de la unidad implantada deben de

satisfacer estrictos requerimientos de consumo de potencia y area. Por lo tanto, di-

versas tecnicas de diseno enfocadas a la optimizacion de dichas especificaciones han

sido desarrolladas para todos sus elementos. Sin embargo, uno de los elementos del

IMED que recibe mas atencion al momento de optimizar su diseno, con enfoque a

una reduccion de su consumo de potencia, es el modulo digital integrado. Ya que este

es el elemento principal de la unidad implantada, debera operar de forma constante


1.2 Enfoque de la investigacion 7

y, por lo tanto, tendra un mayor consumo de potencia. De tal forma que diversas

tecnicas de optimizacion enfocadas a reducir su consumo de potencia son aplicadas

en diferentes niveles de abstraccion, como lo son: software/algoritmo de control, algo-

ritmo de procesamiento digital de senales, arquitectura del procesador, estilo logico,

balance frecuencia de operacion/consumo de potencia y a nivel proceso de fabricacion

de dispositivo (transistor).

1.2. Enfoque de la investigacion

Todas las optimizaciones que se realicen en los distintos niveles de abstraccion pue-

den impactar positivamente al consumo de potencia del modulo digital integrado. Sin

embargo, dependiendo del proceso de fabricacion algunas pueden o no implementarse

(p.e. el uso de transistores con dielectrico de compuerta de alta K para reduccion de

la corriente de fuga gate-bulk, solo esta disponible en ciertos procesos de fabricacion).

Por otro lado, algunas pueden tener un mayor o menor impacto en el consumo de

potencia.

Una de las aproximaciones de optimizacion que parece tener mayor flexibilidad

de implementacion e impacto en el consumo de potencia del modulo digital integrado

es la utilizacion de estilos logicos distintos al CMOS estatico para la realizacion de

determinados bloques logicos.

El uso de estilos logicos distintos al CMOS estatico puede tener varias justifica-

ciones. Por ejemplo, en aplicaciones de bajo consumo de potencia generalmente los

bloques digitales operan a baja frecuencia, por lo tanto, su consumo energetico se

limita solo al consumo que sus celdas digitales tienen en estado estable debido a la re-

duccion de su consumo dinamico. Antes, para el estilo CMOS estatico, el consumo de

energıa de las celdas logicas en estado estable solıa despreciarse ya que este consumo

energetico se debe solo a las corrientes de fuga de los transistores MOS con los que

las celdas logicas son realizadas. Lo anterior se debıa a que en procesos de fabricacion

contemporaneos, estas corrientes de fuga eran por mucho menores a la corriente que

los transistores MOS controlaban en estado activo/saturacion; sin embargo, la ten-

dencia actuales en procesos de fabricacion es que estas corrientes de fuga sean cada

vez mayores y que el consumo energetico que estas corrientes de fuga generan sea

comparable al consumo de energıa dinamico de las celdas CMOS estaticas. Por lo

tanto, el utilizar un estilo logico que sea capaz de operar con consumos de potencia


8 1. Introduccion

similares (del mismo orden de magnitud, no iguales ni menores) a los producidos

por las corrientes de fuga del estilo CMOS estatico representarıa un mejor uso de la

energıa disponible, ya que en lugar de desperdiciar energıa se estarıa utilizando para

realizar operaciones logicas.

Otro aspecto a considerar es el hecho de que las celdas logicas basadas en el es-

tilo logico CMOS estatico tienden a generar picos de corriente al momento de cambiar

el estado logico en sus salidas. Estos picos de corriente pueden generar variaciones

en el nivel de voltaje de alimentacion o ruido en el substrato del chip. Cualquiera de

estas dos condiciones puede modificar de forma negativa el desempeno de los circuitos

analogicos en el chip, sobre todo en aplicaciones de senal mixta donde el uso del estilo

logico CMOS estatico debe evaluarse adecuadamente ya que los circuitos analogicos

dentro del chip pueden ser afectados.

Por lo antes expuesto, este trabajo se enfoca al analisis e implementacion de

un estilo logico determinado para la realizacion de un conjunto de celdas logicas

utilizando una tecnologıa de fabricacion de circuitos integrados (OnSemi C5 0.5um,

distribuida por MOSIS [6]). Dicho estilo debera ser capaz de proporcionar un bajo

consumo de potencia, y a la vez, ser adecuado para aplicaciones de senal mixta; por lo

tanto, se analizara el estilo conocido como logica de fuente acoplada (Source Coupled

Logic, SCL), tambien llamado logica de modo corriente (Current Mode Logic, CML)

para aplicaciones de bajo consumo de potencia y senal mixta [7] [8]. Se evaluara el

desempeno de las celdas logicas generadas y se espera que puedan ser adecuadas para

el desarrollo de IMEDs.

1.3. Organizacion de la tesis

La tesis esta organizada de la siguiente forma:

El capıtulo 2 presenta conceptos basicos referentes a circuitos digitales y su rea-

lizacion en circuitos integrados, con enfasis en el estilo SCL/CML, exponiendo

sus ventajas y desventajas, y las razones por las cuales este puede utilizarse en

aplicaciones con requerimientos de bajo consumo de energıa y que sean de senal

mixta.

En el capıtulo 3 se enfoca al manejo del estilo logico SCL/CML en aplicaciones

de bajo consumo de potencia, para ello, se expone el modelo EKV del transistor


1.3 Organizacion de la tesis 9

MOS, se analizan las caracterısticas de este estilo cuando funciona en la region

de inversion debil y se contempla el tema de las corrientes de fuga en los procesos

de fabricacion de circuitos integrados CMOS.

El capıtulo 4 expone la metodologıa con la que se diseno el conjunto de circuitos

logicos SCL/CML para aplicaciones de bajo consumo de energıa y de senal

mixta, propuestos en este trabajo. Tambien se exponen las simulaciones con

las que se corroboro el correcto funcionamiento de los circuitos generados, se

describe la forma en que se ensamblo un circuito integrado para pruebas fısicas

y se proponen un par de aplicaciones en las que se pueden utilizar los circuitos

logicos.

En el capıtulo 5 se presentan las conclusiones y se brinda un analisis general del

trabajo realizado.


10 1. Introduccion


Capıtulo 2

Compuertas Digitales

2.1. Introduccion

Un sistema digital electronico integrado en chip es un ente complejo que, si se

desea comprender, es necesario analizarlo en diferentes niveles de abstraccion. Al

realizarse lo anterior, se vera que el sistema digital esta compuesto por multiples

bloques o subsistemas, siendo uno de los niveles mas importantes el de los circuitos

electronicos digitales. En este nivel se define la forma en que los bloques basicos mas

importantes del diseno digital son implementados; es decir, en el se especifica la forma

en que las compuertas digitales utilizadas dentro de un sistema digital integrado en

chip seran realizadas, especificando su topologıa, velocidad de operacion, consumo

energetico, entre otras caracterısticas. En consecuencia, dichas caracterısticas son las

que definiran el desempeno del sistema digital que las utilice.

A las distintas formas en que se puede implementar una compuerta logica en un

circuito integrado se les denomina como estilos logicos. Los estilos logicos pueden

dividirse en dos grupos principales: logicas estaticas y logicas dinamicas; su princi-

pal diferencia recae en el hecho de que el funcionamiento de las logicas dinamicas

esta regido por una senal de reloj, lo que conlleva un mayor consumo de energıa.

En consecuencia, los estilos logicos estaticos son preferidos en aplicaciones con re-

querimientos de bajo consumo de energıa. Uno de los estilos logicos estaticos que

presenta caracterısticas de desempeno adecuadas para aplicaciones implantables, en

cuanto a velocidad de operacion, consumo de energıa, robustez a ruido e integracion

con sistemas de senal mixta, es el estilo logico de fuente acoplada o de modo corriente

(SCL/CML).

En este capıtulo se tratan a mayor profundidad los topicos antes mencionados

[11]

12 2. Compuertas Digitales

con el objetivo de presentar una perspectiva general del tema tratado y fundamentar

la eleccion del estilo logico SCL/CML como una opcion viable para la realizacion de

compuertas logicas digitales con bajos consumos de energıa y excelente compatibilidad

con sistemas de senal mixta.

2.2. Niveles de abstraccion de un sistema digital

electronico

Un sistema digital electronico, como el modulo digital integrado de un IMED,

puede ser dividido en diferentes niveles de abstraccion. La figura 2.1 ilustra los distin-

tos niveles de abstraccion con los que cuenta un sistema computacional electronico,

ası como tambien los elementos que se pueden generar en cada uno de los niveles y

los cuales son utilizados normalmente por el nivel superior proximo [9]. Los niveles

de abstraccion de un sistema computacional electronico son muy similares a los de

un sistema digital electronico (como lo es el modulo digital integrado de un IMED).

Las mayores diferencias entre los dos sistemas existiran en los niveles de abstraccion

superiores (sistema operativo y software de aplicacion); sin embargo, la Figura 2.1

es adecuada para ilustrar los niveles de abstraccion que pueden existir en el modulo

digital integrado de un IMED.

En la Figura 2.1, el nivel de abstraccion mas bajo es el fısico y en el se describe

el movimiento de los electrones por medio de la mecanica cuantica y las ecuaciones

de Maxwell. Por otra parte, los sistemas electronicos VLSI se construyen en base a

dispositivos electronicos (p.e. transistores MOS, transistores BJT o diodos) con los

cuales se puede controlar el flujo de electrones (corriente electrica) y los niveles de

voltaje en el sistema; el comportamiento de estos dispositivos puede ser modelado

a traves de las ecuaciones que describen las relaciones corriente-voltaje que existen

entre sus terminales. Al abstraerse al nivel dispositivo electronico, se puede ignorar

el comportamiento individual de los electrones.

El siguiente nivel de abstraccion es el de los circuitos analogicos, en este nivel los

dispositivos electronicos son ensamblados para crear componentes mas complejos (p.e.

amplificadores de voltaje, amplificadores operacionales o referencias de voltaje); una

caracterıstica de los circuitos analogicos es que estos manejan un rango de voltajes

continuo, tanto en sus puertos de entrada como en sus puertos de salida. Un subcon-


2.2 Niveles de abstraccion de un sistema digital electronico 13

Figura 2.1: Niveles de abstraccion de un sistema computacional electronico [9].

junto de los circuitos analogicos son los circuitos digitales (p.e. compuertas logicas);

estos circuitos restringen los niveles de voltaje en sus puertos de entrada y salida a

rangos discretos con el fin de indicar un valor binario (1 o 0 logico). En el diseno logico

(nivel de abstraccion superior) se utilizan los circuitos digitales para construir estruc-

turas mas complejas, es decir, elementos logicos como lo son sumadores o memorias

digitales.

Por otra parte, en el nivel de abstraccion microarquitectura se enlazan los niveles

de abstraccion logico y arquitectura. Cabe mencionar que el nivel de abstraccion ar-

quitectura describe al sistema computacional desde la perspectiva del programador,

a traves de la definicion de un conjunto de registros e instrucciones que el programa-

dor puede utilizar. De tal forma que, en el nivel de microarquitectura, se combinan

distintos elementos logicos con el fin de ejecutar las instrucciones definidas a nivel

arquitectura.

Al ingresar al siguiente nivel se llega al dominio del software. Por una parte el nivel

de abstraccion sistema operativo maneja detalles de bajo nivel, como lo es el manejo

de memoria estatica o dinamica, a traves de un conjunto de instrucciones de bajo nivel

conocidos como drivers. En contraste, el nivel de software de aplicacion aprovecha las

facilidades proporcionadas por el sistema operativo (por medio del uso de los drivers)



para resolver problemas para el usuario, por medio de diversos programas. Como se

menciono anteriormente, estos dos niveles de abstraccion pueden diferir de un sistema

electronico a otro.

Muchas veces en diseno electronico, el ingeniero de diseno solo trabaja en los

niveles de abstraccion que se relacionan directamente con el hardware; se podrıa decir

que el rango de niveles que un ingeniero de diseno electronico normalmente abarcarıa

irıan desde el nivel de los circuitos analogicos (p.e. diseno de circuitos electronicos con

transistores MOS) hasta el nivel arquitectura del sistema computacional electronico

(p.e. programacion en lenguaje ensamblador de microprocesadores), por lo que existen

niveles que no son del completo control del disenador.

Un ejemplo es el caso de los disenadores de circuitos integrados. Ellos no pueden

controlar el tipo de dispositivos electronicos disponibles en un determinado proceso de

fabricacion; el proceso de fabricacion de circuitos integrados corresponde al nivel de

abstraccion dispositivo, el cual es manejado por ingenieros y especialistas enfocados al

modelado, caracterizacion y fabricacion de dispositivos electronicos. Por lo tanto, la

labor general del disenador de circuitos integrados es producir elementos analogicos y

digitales que satisfagan las metricas de desempeno especificadas utilizando los dispo-

sitivos electronicos que un proceso de fabricacion en especıfico pueda proporcionarle,

aprovechando las ventajas y desventajas de estos.

En este trabajo de investigacion se busca producir un conjunto de circuitos digita-

les (es decir, compuertas logicas) que cuenten con un consumo de potencia bajo y que

sean ideales para aplicaciones de senal mixta. Por lo tanto se trabajo principalmente

en los niveles de abstraccion correspondientes a los circuitos analogicos y digitales de

un sistema digital electronico.

2.3. Circuitos digitales (compuertas logicas)

En los sistemas digitales electronicos la informacion es representada por medio de

magnitudes fısicas, llamadas senales electricas (p.e. un nivel de voltaje). Estas senales

existen a traves del sistema en uno de dos estados reconocibles y discretos; cada estado

puede representar una variable booleana/binaria que puede ser equivalente a un 1 o

0 logico. Por ejemplo, un sistema digital dado podrıa representar la informacion de

la siguiente forma: 5V equivaldrıa a 1 logico y mientras que 0V corresponderıa a 0

logico.


2.3 Circuitos digitales (compuertas logicas) 15

x

A

B

AND x= A•B 0 0 00 1 01 0 0 1 1 1

A B x

x

A

B

OR x= A+B 0 0 00 1 11 0 1 1 1 1

A B x

xANOT x= A' 0 1 1 0

A x

x

A

B

NAND x= (A•B)' 0 0 10 1 11 0 1 1 1 0

A B x

x

A

B

NOR x= (A+B)' 0 0 10 1 01 0 0 1 1 0

A B x

x

A

B

XOR x= (A'•B)+(A•B') 0 0 00 1 11 0 1 1 1 0

A B x

x

A

B

XNOR x= (A'•B')+(A•B) 0 0 10 1 01 0 0 1 1 1

A B x

xABuffer x= A 0 0 1 1

A x

NombreSímbolo gráfico

Funciónalgebraica

Tabla deverdad

Figura 2.2: Compuertas logicas digitales basicas.

La informacion en un sistema digital puede ser manipulada a traves de diver-

sos operadores booleanos y la combinacion de estos, con el fin de producir nuevos

terminos; todo lo anterior por medio del algebra booleana. En los sistemas digita-

les electronicos la manipulacion de la informacion se realiza mediante el uso de los

circuitos digitales conocidos como compuertas logicas.

Estos circuitos representan una implementacion fısica de los operados booleanos;

cada compuerta logica puede producir un variable booleana/binaria, la cual puede

ser 1 o 0 logico, dependiendo del operador booleano que la compuerta represente



y las variables booleanas de entrada que esta tenga. Existe una gran variedad de

compuertas logicas. Ademas, cada compuerta cuenta con un sımbolo grafico distintivo

y su funcion puede indicarse por medio de una expresion algebraica booleana; esta

ultima representa la relacion que existe entre las variables de entradas y la variable de

salida. Las relaciones entre las entradas y la salida de una compuerta logica tambien

pueden indicarse en formato tabular por medio de su tabla de verdad. Para ilustrar

lo anterior, en la Figura 2.2 se muestran los nombres, sımbolos graficos, expresiones

algebraicas y tablas de verdad de ocho compuertas logicas digitales basicas. Cabe

mencionar que a la aplicacion del algebra booleana en sistemas digitales, por medio

de la interconexion de compuertas logicas para construir circuitos que representen

ecuaciones booleanas, se le conoce como logica digital [10].

Es por medio de la logica digital que es posible obtener bloques logicos mas com-

plejos que pueden utilizarse en la construccion de sistemas digitales electronicos com-

pletos, como por ejemplo el modulo digital integrado de un IMED. En consecuencia,

las caracterısticas de las compuertas logicas utilizadas en la construccion de un sis-

tema digital electronico son muy importantes, ya que estas tendran un gran impacto

sobre varios parametros de desempeno del sistema digital, sobre todo en su consumo

de potencia y velocidad de operacion.

En el diseno de circuitos integrados existen multiples maneras de implementar

compuertas logicas utilizando los dispositivos electronicos disponibles en un proceso

de fabricacion dado; a las maneras de implementar compuertas logicas se les conocen

como estilos logicos. Debido a la forma en que los procesos de fabricacion de circuitos

integrados han evolucionado y a las especificaciones de funcionalidad demandadas a lo

largo de los anos, se han desarrollado un gran numero de estilos logicos. Sin embargo,

los estilos logicos pueden clasificarse en dos grupos principales: logicas estaticas y

logicas dinamicas. La mayor diferencia entre las logicas estaticas y dinamicas es que

en las ultimas se utiliza una senal de reloj para evaluar una funcion logica. Para

entender la importancia de esta diferencia, es necesario tener una ligera comprension

de la forma en que operan cada una de las logicas.

2.3.1. Logicas estaticas

En los circuitos digitales realizados con algun estilo logico estatico, la terminal

de salida de estos se encuentra conectada a alguno de los dos niveles de tension que



representan a los datos logicos 1 o 0 (p.e. la magnitud de voltaje en los nodos V DD

y GND) a traves de un camino de baja impedancia, en cualquier instante de tiempo;

se considera una excepcion, en los momentos en que ocurren transiciones de estado en

la salida, no puede cambiar el estado logico de esta. Vale la pena mencionar que las

terminales de salida de las compuertas logicas estaticas asumen en todo instante de

tiempo el valor logico correspondiente a la funcion logica booleana que representan,

ignorando las transiciones de estado [11]. Algunos de los principales estilos logicos

estaticos son:

Logica CMOS estatica

Logica de modo corriente o fuente acoplada (SCL/CML)

Logica cascode diferencial con cambio de voltaje (differential cascode voltage

switch, DCVS)

Logica pseudo-NMOS

Logica de transistor de paso

Logica de compuerta de transmision

De los estilos antes mencionados, el mas utilizado en la realizacion de los modulos

digitales integrados en chip es el estilo logico CMOS estatico. Lo anterior se debe a la

robustez y facilidad de diseno de este; en disenos que no requieran un optimo consu-

mo de area, complejidad, altos requerimientos de velocidad o un muy bajo consumo

energetico, se recomienda utilizar el estilo CMOS estatico [11].

Como ejemplo del funcionamiento de estos estilos logicos, se explicara de forma

breve el funcionamiento de una compuerta logica NAND realizada con el estilo logico

CMOS estatico; la Figura 2.3 ilustra dicho circuito digital. Este circuito realiza la

operacion logica X = Out = A ·B, por lo que dependiendo de los niveles logicos en

los nodos A y B, el nivel logico en el nodo Out puede ser alto o bajo. En este circuito,

el nivel logico alto (es decir, 1 logico) es representado por la magnitud de voltaje en

el nodo V DD. Por otra parte, el nivel logico bajo (0 logico) es representado por la

magnitud de voltaje en el nodo GND.

Para cambiar el nivel logico en el puerto de salida de la compuerta CMOS estatica

NAND, alguna de las redes de carga (transistores M1 y M2) o descarga (transistores



M3A

Out

VDD

M4B

M1 M2

VDD

A B

Figura 2.3: Compuerta logica NAND realizada con el estilo logico CMOS estatico.

M3 y M4) debe suministrar un camino de baja impedancia desde el nodo de salida

hacia alguno de los dos rieles de alimentacion del circuito digital. Entonces, depen-

diendo de los niveles logicos en los nodos A y B, la magnitud de voltaje en el nodo

Out sera equivalente al nivel en V DD o al que hay en GND. Este principio de fun-

cionamiento se utiliza en todos los circuitos digitales CMOS estaticos. Es decir, en el

estilo logico CMOS estatico se utilizan redes de carga y descarga para implementar

una determinada funcion logica booleana.

2.3.2. Logicas dinamicas

En los circuitos digitales pertenecientes a una familia logica dinamica no siempre

existe un mecanismo que fuerce el nivel logico en su salida a ser alto o bajo. Lo que

suele ocurrir en este tipo de circuitos es que el estado logico en su salida es evaluado

durante una de las fases de su senal de reloj (fase de evaluacion), mientras que en

su fase de reloj posterior (fase de pre carga) su salida es forzada a alguno de los

dos estados logicos de manera incondicional. Esta forma de realizar funciones logicas

resulta ser simple y rapida. Sin embargo, su diseno y utilizacion son mas complicadas.

Este tipo de circuitos digitales son mas sensibles al ruido, ya que este puede llegar a

modificar la carga electrica almacenada en su capacitor de carga, durante la fase de

evaluacion [11]. Algunos de los principales estilos logicos dinamicos son:

Logica domino

Logica domino compuesta

Logica domino de multiples salidas



Logica domino diferencial

Logica NORA (NO RAce Logic)

Logica TSPC (True Single Phase Clocked Logic)

La Figura 2.4 muestra un circuito con el cual se puede implementar la funcion logica

NAND con un estilo logico dinamico. Este circuito opera durante dos fases de reloj.

Cuando la senal CLK esta en el nivel logico bajo, el circuito esta en su fase de pre

carga; cuando la senal CLK esta en el nivel logico alto, el circuito esta en su fase de

evaluacion.

Durante la fase de pre carga, la salida de la estructura es forzada a tomar la

misma magnitud de voltaje de la terminal V DD, sin importar los valores logicos

en las terminales A y B. Por lo tanto, el capacitor CL es cargado y debido a que

el transistor M4 esta apagado, no es posible que el nodo de salida sea forzado a

un nivel logico bajo. Durante la fase de evaluacion, si A y B tienen valores logicos

altos, la magnitud de voltaje en la terminal de salida sera la correspondiente al nivel

logico bajo. Por otra parte, si A, B o ambas terminales tienen magnitudes de voltajes

correspondientes al nivel logico bajo, la magnitud de voltaje que se mantendra en

la terminal de salida correspondera al nivel logico alto; lo anterior se debe a que el

capacitor CL ha almacenado carga electrica en la fase anterior y no la ha perdido.

M2A

Out

M3B

M1

VDD

CLK

M4CLK

CL

Figura 2.4: Compuerta logica NAND realizada con el estilo logico dinamico.



2.3.3. Comparativa entre logicas estaticas y dinamicas

Se ha discutido de manera breve la realizacion de la compuerta NAND utilizando

un estilo logico estatico y otro dinamico, y al mismo tiempo se ha revisado la forma

en que ambos estilos logicos operan. Debido a la diferencia entre estos dos principa-

les grupos de estilos logicos, cada uno cuenta con ciertas ventajas y desventajas. La

decision de que estilo utilizar para implementar modulos digitales en un chip depen-

dera de los requerimientos que este necesite, ya sean la facilidad de diseno, robustez,

area, velocidad o consumo de energıa; ningun estilo logico puede optimizar todas estas

caracterısticas de desempeno al mismo tiempo.

En general, las logicas estaticas tienen la ventaja de ser robustas ante la presencia

de ruido. Lo anterior hace que el proceso de diseno de los sistemas digitales que las

emplean sea menos complejo, lo que permite que este sea sometido a un alto grado

de automatizacion, como es el caso de la logica CMOS estatica. Ademas, dentro del

mismo grupo de estilos logicos estaticos hay estilos que dan prioridad a una mayor

simplicidad y velocidad de operacion a cambio de un mayor consumo energetico y

un menor margen de ruido(logica pseudo-NMOS). Existen otros que dan prioridad a

una mayor inmunidad al ruido y velocidad de operacion, a costa de la complejidad

(SCL/CML).

Por otra parte, con las logicas dinamicas es posible realizar compuertas que evaluen

funciones logicas complejas, que sean pequenas y rapidas. Esto tiene un precio, ya que

efectos parasitos, como la division de carga electrica, hacen que el proceso de diseno

con estos estilos logicos sea complicado. Ademas, la fuga de carga electrica almacenada

en el capacitor de carga del circuito digital, obliga a que el circuito realice operaciones

de pre carga y evaluacion de manera constante. Lo anterior fija un lımite inferior de

frecuencia de operacion a los circuitos digitales dinamicos, lo cual se traduce en un

mayor consumo de energıa cuando estos circuitos operan a baja frecuencia.

En contraste, las logicas estaticas no esta forzadas a tener una frecuencia de ope-

racion mınima necesaria para funcionar adecuadamente; el reloj de un modulo digital,

realizado puramente con un estilo logico estatico, podrıa detenerse de manera indefi-

nida. Lo antes mencionado presenta una gran ventaja: el que un sistema digital pueda

operar a muy bajas frecuencias permite que su consumo de energıa sea reducido.

Es por lo anterior que cuando se planea realizar sistemas digitales en chip con

muy bajos requerimientos de energıa, se suelen utilizar como bloques fundamentales,


2.4 SCL/CML, un estilo logico util para aplicaciones con requerimientos de bajo consumo de potenciay de senal mixta 21

a circuitos digitales basados en los estilos logicos estaticos. Uno de los estilos logicos

estaticos que presenta caracterısticas de desempeno utiles para aplicaciones de bajo

consumo energetico y de senal mixta es la logica de fuente acoplada, tambien conocida

como logica de modo corriente (SCL/CML).

2.4. SCL/CML, un estilo logico util para aplica-

ciones con requerimientos de bajo consumo

de potencia y de senal mixta

Se define a la logica de fuente acoplada (Source Coupled Logic, SCL), tambien

conocida como logica de modo corriente (Current Mode Logic, CML), como una

familia logica digital del tipo diferencial. Lo anterior indica que en este estilo logico

los datos son representados como una diferencia de voltajes que son complementarios

(p.e. VIndif 1 = VIn 1+ − VIn 1−). Esta logica fundamenta su funcionamiento en el

direccionamiento del flujo de corriente que pasa a traves de cada compuerta digital

con el fin de producir variaciones en su nivel de voltaje diferencial de salida. Lo

anterior se logra al variar los niveles de voltaje que existen en las terminales de

entrada de la compuerta, produciendose un cambio en el flujo de corriente dentro

de esta y en consecuencia un cambio en los niveles de voltaje en sus terminales de

salida. Las compuertas digitales realizadas con este tipo de logica estan compuestas

de una fuente de corriente constante, una red de pares diferenciales conformados por

transistores NMOS (dependiendo de la funcion logica a realizar, el numero de pares

diferenciales y su ordenamiento puede variar) y un par de cargas resistivas [12] [13];

los bloques antes mencionados se pueden apreciar en la Figura 2.5.

Para explicar el funcionamiento de las compuertas digitales basadas en SCL/CML

se tomara como referencia la estructura logica mas simple que existe en este estilo

de diseno digital; dicha estructura corresponde a una compuerta NOT/Buffer la cual

se ilustra en la Figura 2.6. La razon por la que la compuerta NOT/Buffer es la mas

simple del estilo SCL/CML es por que su red de pares diferenciales NMOS consiste

de solo un par diferencial, cuyos transistores son identicos; la compuerta NOT/Buffer

SCL/CML es basicamente un par diferencial con carga resistiva.

Antes que nada, se deja en claro que en esta explicacion se considera una operacion

en gran senal (.DC) por parte de los transistores en la Figura 2.6 y que la corriente



R1 R2

ITail

In_2+ In_2-

Out1 Out2

VDD

In_1+

In_n+

In_1-

In_n-

NMOS Differential

Pair Network

Figura 2.5: Estructura basica de una compuerta logica basada en el estilo logico SCL/CML.

M1 M2

R1 R2

ITail

In+ In-

Out1 Out2

VDD

Figura 2.6: Topologıa de una compuerta NOT/Buffer del estilo logico SCL/CML.

IDS de estos cuando estan activados es descrita por la ecuacion 2.4.1,

IDS =k′W

2L(VGS − VT,n)2 (2.4.1)

se asume que los transistores pueden estar saturados o completamente apagados.

Dicha estructura opera de la siguiente forma: de acuerdo a los niveles de voltaje

presentes en las entradas del par diferencial, la corriente ITail (proporcionada por la

fuente de corriente constante) sera desviada hacia alguna de las ramas principales.

De modo que si el voltaje VIn+ > VIn−, mas de la mitad de la corriente ITail pasara a

traves de la rama izquierda por medio del transistor M1; al ser VIn+ < VIn− ocurre lo

contrario, la mayor parte de la corriente ITail pasara entonces por M2. Sin embargo,

si VIn+ = VIn− la corriente que pasara a traves de cada rama sera igual a 0·5ITail; se



considera que la magnitud de dichos voltajes de entrada (VIn+ y VIn−) permite que

a traves de los transistores M1 y M2 circule este flujo de corriente. De modo que, si

se supone que los transistores del par diferencial operan en la region de saturacion,

las corrientes IDSM1e IDSM2

pueden expresarse en funcion del voltaje diferencial de

entrada (VIndif )[13] [14].

VIndif = VIn+ − VIn− (2.4.2)

IDSM1=

0 si VIndif < −

√2ITail

k′(W/L)(VIn+ VIn−)

ITail

2+

k′WVIndif

2L

√4ITail

k′(W/L)− (VIndif )2 si |VIndif | ≤

√2ITail

k′(W/L)(VIn+ ≈ VIn−)

ITail si VIndif >√

2ITail


(2.4.3)

IDSM2= ITail − IDSM1

(2.4.4)

De acuerdo con las ecuaciones 2.4.3 y 2.4.4, la corriente ITail puede desviarse hacia

alguna de las ramas cuando VIndif >√

2ITail

k′(W/L)o cuando VIndif < −

√2ITail

k′(W/L). En-

tonces, la corriente que pase a traves de cada rama sera transformada en voltaje por

medio de las cargas resistivas implementadas en la estructura; en el estilo SCL/CML

es comun que las cargas resistivas (R1 y R2, en el caso de la Figura 2.6) tengan la

misma magnitud (R). De modo que el nivel de voltaje que se tenga en cada uno de

los nodos de salida (VOut1 y VOut2) dependera de la corriente IDS de cada transistor,

ya que:

VOut1,2 = V DD − IDSM1,M2R (2.4.5)

Al observar la ecuacion 2.4.5, se puede notar que los voltajes de salida de la Figura 2.6

oscilaran entre V DD y V DD − ITailR; en esta situacion se pueden asumir dos casos

extremos, es decir, que IDSM1= ITail e IDSM2

= 0, o que IDSM1= 0 e IDSM2

= ITail.

De tal forma que a la diferencia entre los voltajes de salida, de estos dos casos, se le

denomina voltaje de excursion de senal simple (Vsw); esta magnitud indica la excursion

de voltaje que tendra la compuerta SCL/CML en sus terminales de salida.

Vsw = V DD − (V DD − ITailR1,2) = ITailR (2.4.6)

Mientras que el nivel de voltaje de modo comun en las terminales de salida (nivel de



voltaje DC sobre el cual van montadas las senales) de una compuerta SCL/CML, es:

VOutCM = V DD − Vsw (2.4.7)

Es deseable que los voltajes a la entrada de una compuerta SCL/CML tengan la

misma excursion de senal simple y mismo nivel de voltaje de modo comun que las

senales en sus salidas con el fin de que exista reciprocidad entre las senales a la entrada

y a la salida, al mismo tiempo que se evita el uso de circuitos cambiadores de nivel.

Por otra parte, una representacion grafica de las magnitudes de corriente y voltaje

descritas por las ecuaciones 2.4.3, 2.4.4 y 2.4.5, en funcion de VIndif , es mostrada en

la Figura 2.7.

ITail

0.5 ITail

0.75 ITail

0.25 ITail

VDD-Vsw

VDD

VDD-0.5Vsw

VDD-0.75Vsw

VDD-0.25Vsw

Vsw0.5Vsw-0.5Vsw-Vsw

Figura 2.7: Curvas de voltajes y corrientes de una compuerta NOT/Buffer SCL/CML.

Se pueden entonces expresar las siguientes magnitudes diferenciales para la estruc-

tura en la Figura 2.6, para cuando se utilice como compuerta logica NOT: corriente

diferencial (Idif ) y voltaje diferencial de salida (VOutdif ).

Idif = IDSM1− IDSM2

(2.4.8)



VOutdif = VOut1 − VOut2= (V DD − IDSM1

R)− (V DD − IDSM2R)

= −IDSM1R + IDSM2

R

= −(IDSM1− IDSM2

)R

= −IdifR

(2.4.9)

En base a lo anterior, se pueden definir tres casos generales para VOutdif ; dependiendo

del flujo que tome la corriente en la compuerta, como consecuencia de un VIndif dado,

VOutdif sera:

VOutdif =

ITailR si VIndif < −

√2ITail


Rk′WVIndif

2L

√4ITail

k′(W/L)− (VIndif )2 si |VIndif | ≤

√2ITail

k′(W/L)(VIn+ ≈ VIn−)

−ITailR si VIndif >√

2ITail


(2.4.10)

La Figura 2.8 ilustra el comportamiento de Idif y VOutdif de la compuerta NOT

SCL/CML, descrito por las ecuaciones 2.4.8 y 2.4.10, en funcion de su VIndif . Este

grafico muestra que la estructura en la Figura 2.6 se comporta como una compuerta

NOT, ya que para un VIndif = −Vsw, produce un VOutdif = Vsw; por otra parte,

para un VIndif = Vsw, produce un VOutdif = −Vsw. Lo mismo ocurre con Idif , ya

que dependiendo del VIndif , esta corriente sera negativa o positiva; esto indica que la

corriente ITail es desviada de una rama a otra. Cabe destacar que VOutdif es simetrico

con respecto a cero volts, por lo tanto, la frontera logica (VLT ) de la compuerta NOT

SCL/CML es:

VLT = 0V (2.4.11)

Mientras que los niveles logicos bajo (VOL) y altos son (VOH):

VOL = −RITail (2.4.12)

VOH = RITail (2.4.13)

Es entonces que el voltaje de swing de senal diferencial (Vswdif ), tambien conocido

como swing logico, equivale a:

Vswdif = 2ITailR (2.4.14)



0.5Vsw Vsw-0.5Vsw-Vsw

-Vsw

-0.5Vsw

0.5Vsw

Vsw

ITail

0.5ITail

-0.5ITail

-ITail

Figura 2.8: Curvas de voltajes y corrientes diferenciales de una compuerta NOT/Buffer SCL/CML.

2.4.1. Consideraciones con Vsw

Cabe mencionar que uno de los parametros que deben de evaluarse adecuadamente

al momento de implementar compuertas digitales del tipo SCL/CML es el de voltaje

de excursion de senal simple (Vsw). Lo anterior se debe al hecho de que el parametro

Vsw tiene una gran influencia en el desempeno de una compuerta SCL/CML, sobre

todo en la velocidad de la misma. En pocas palabras, si Vsw es de una amplitud redu-

cida, la constante de tiempo RC de la compuerta sera menor y, en consecuencia, sus

tiempos de propagacion (td) y de subida/bajada (tr/tf ) seran menores y la respuesta

de la compuerta sera mas rapida.

Por otra parte, si Vsw es de una amplitud muy reducida, es probable que la com-

puerta tenga problemas para cambiar el estado logico de la siguiente compuerta (p.e.

una conexion es cascada de dos compuertas NOT SCL/CML); Vsw debe de ser lo

suficientemente alto para asegurar que la corriente ITail de la compuerta siguiente sea

desviada de una rama a otra. Se recomienda entonces que Vsw > Vsw min [7]. Vsw min

puede definirse a partir de la ecuacion 2.4.15, la cual indica el rango de VIndif para el



cual ambos transistores en el par diferencial operan en su region activa [14].

|VIndif | ≤√

2ITailk′(W/L)

≤√

2

√2IDSM1,M2

k′(W/L)

≤√

2Vov

(2.4.15)

Lo que nos dice entonces la ecuacion 2.4.15 es que cuando |VIndif | =√

2ITail

k′(W/L), alguno

de los dos transistores del par diferencial comenzara a dejar de operar; es en este punto

en el que puede determinarse Vsw min. Se pueden considerar entonces los siguientes

flujos de corriente en una compuerta NOT SCL/CML:

A) IDSM1 IDSM2

e IDSM2≈ 0

B) IDSM2 IDSM1

e IDSM1≈ 0

Suponiendo una conexion en serie de dos compuertas NOT, con la ecuacion 2.4.16

se puede definir Vsw min; es decir, el voltaje necesario para cambiar el nivel logico a

la salida de la segunda compuerta. Lo anterior al considerar que el flujo de corriente

expresado para el primer caso ocurra en la primera compuerta; el mismo resultado se

obtiene si se considera el segundo caso.√2ITail

k′(W/L)=|VIndifNOT2

|

=|VIn+NOT2− VIn−NOT2

|=|V DD − IDSM1NOT1

R− V DD|=IDSM1NOT1

R

=Vsw min

(2.4.16)

Otra consideracion que se debe de tener con Vsw es que tampoco puede ser de un

valor muy alto. De tal forma que Vsw debe de mantenerse lo suficientemente bajo

para evitar que los transistores M1 y M2 salgan de la region de saturacion y entren en

la region lineal (triodo). La condicion anterior debe de satisfacerse con el fin de que la

capacidad de manejo de corriente y la ganancia de pequena senal de los transistores del



par diferencial no se vean degradadas. En particular, cuando el voltaje de compuerta

(VG) de alguno de los transistores NMOS es alto (p.e. V DD), su voltaje de drenaje

equivale a V DD − ITailR, y por lo tanto, el transistor se mantiene en la region de

saturacion si su voltaje VDG ≤ −Vth n; la ecuacion 2.4.19 impone entonces un lımite

superior a Vsw, el cual garantiza que los transistores en el par diferencial operen en la

region de saturacion [13].

VDG = [V DD −RITail]− V DD = −RITail = −Vsw (2.4.17)

VDG ≤ −VT,n (2.4.18)

Vsw ≤ VT,n (2.4.19)

Por lo tanto, el rango de valores de Vsw que garantizan la saturacion de los transistores

en el par diferencial es: √2ITail

k′(W/L)≤ Vsw ≤ VT,n (2.4.20)

2.4.2. Modelo del retardo de las compuertas SCL/CML

Para explicar el modelo de retardo correspondiente a una compuerta SCL/CML

se utilizara el esquema correspondiente a la compuerta NOT/Buffer mostrado en la

Figura 2.9, en el cual se considera el aporte de las cargas capacitivas CL1,2; el objetivo

es determinar la constante de tiempo (τ) de la compuerta NOT/Buffer, ya que esta

define caracterısticas como el tiempo de retardo, tiempos de subida o bajada y la

frecuencia de operacion de la estructura.

Con ese fin, resulta util observar que los transistores del par diferencial NMOS

operan en la region de saturacion la mayor parte del tiempo (lo que le permite a la

compuerta contar con un buen desempeno de velocidad), y que sus voltajes de fuente

se mantienen constantes debido a la fuente de corriente constante ITail (implementada

a traves de un transistor NMOS). Lo anterior sugiere que los transistores del par dife-

rencial pueden ser representados por su modelo de pequena senal; dicho modelo debe

estar linealizado alrededor de la frontera logica (VIndif = 0), debido a la simetrıa que

existe entre las curvas caracterısticas DC de la compuerta en sus entradas y salidas.

Ya que el circuito en la Figura 2.9 es simetrico y que en su entrada se aplica una

senal diferencial, este puede ser simplificado por medio del uso del concepto de medio



M1 M2

R1 R2

ITail

In+ In-

Out1 Out2

VDD

CL2CL1

Figura 2.9: Compuerta NOT/Buffer SCL/CML con carga capacitiva.

circuito [13]. Por lo tanto, el circuito lineal equivalente de una compuerta NOT/Buffer

SCL/CML corresponderıa al mostrado en la Figura 2.10; en el se desprecia el efecto

del resistor ro, asumiendo que ro R1,2.

+−VIn+,-

Cdb R1,2

Cgd

CL1,2

Out1,2

gmVIn+,-

Figura 2.10: Circuito lineal equivalente de la compuerta NOT/Buffer SCL/CML.

El circuito en la Figura 2.10 es de primer orden, ya que cuenta con una constante

de tiempo τ (RC), y esta puede evaluarse por medio del metodo de la constante

de tiempo de circuito abierto, a la vez que se desprecia el cero de alta frecuencia

del circuito (cuyo efecto se puede notar como un pequeno sobretiro negativo inicial

durante las transiciones de la compuerta) [15].

τ = R(Cgd + Cdb + CL) (2.4.21)

Si se asume que la senal a la entrada de la compuerta NOT/Buffer es del tipo escalon

unitario, su retardo de propagacion (τPD,SCL) corresponderıa al expresado por la

ecuacion 2.4.22.

τPD,SCL = 0·69R(Cgd + Cdb + CL) (2.4.22)



Tambien pueden ser definidos los tiempos de subida (tr, del 10 % al 90 %) y de bajada

(tf , del 90 % al 10 %) de la senal a la salida de la compuerta, como es indicado en la

ecuacion 2.4.23 [15].

tr = tf = 2·2τ (2.4.23)

Se puede entonces estimar la frecuencia de operacion de la compuerta NOT/Buffer

SCL/CML con la ecuacion 2.4.24; tsatUP y tsatLOW representan los periodos de tiem-

po en los que se desea que la senal digital se mantenga saturada y 5τC,D los tiempos

de carga (de V DD− Vsw a V DD) y descarga (de V DD a V DD− Vsw) del capacitor

CL1,2.

feq =1

5τC + tsatUP + 5τD + tsatLOW(2.4.24)

Las ecuaciones de retardo presentadas hasta el momento resultan ser simples y utiles

para estimar el desempeno de una compuerta NOT/Buffer SCL/CML. Mas impor-

tante aun es el hecho de que muestran que el retardo de la compuerta depende de

parametros de diseno y de proceso. Sobre todo, indican que la velocidad de la com-

puerta sera proporcional a relacion Vsw/ITail, a traves de la seleccion de la magnitud de

las cargas resisitivas de la compuerta. Sin embargo, las ecuaciones de retardo expues-

tas anteriormente no se aplican de la misma forma a compuertas logicas SCL/CML

mas complejas; un ejemplo es el caso de la compuerta logica MUX SCL/CML (cu-

ya estructura es identica a la de la compuerta XOR SCL/CML), la cual cuenta con

una red de pares diferenciales de dos niveles de profundidad y que es mostrada en la

Figura 2.14.

En el caso del multiplexor logico SCL/CML se pueden considerar dos valores de

retardo distintos; dependiendo del par diferencial en el que el cambio de senal ocurra,

ya sea en el par del nivel superior (pares diferenciales M3−M4 o M5−M6) o en el del

nivel inferior (par diferencial M1−M2), el retardo puede ser similar al de la compuerta

NOT/Buffer o mayor. En otras palabras, dependiendo del nivel en que la senal digital

cambie de estado, la constante de tiempo τ de la compuerta sera diferente y por ende,

el retardo de la compuerta.

Para demostrar lo anterior, primero se considerara el peor caso de retardo de la

compuerta MUX SCL/CML, cuya configuracion se muestra en la Figura 2.14; esto

ocurre cuando una senal logica de entrada cambia en el par diferencial del nivel

inferior de la compuerta, a la vez que los niveles de voltaje en las entradas de los

pares diferenciales superiores se mantienen constantes. Se asume entonces que los



niveles logicos en las entradas de los pares diferenciales superiores son los siguientes:

A = 1 y B = 0; lo anterior con el fin de que los cambios en SEL produzcan cambios

logicos en la salida de la compuerta. Bajo estas condiciones, si VSELdif= 0V , los

transistoresM3 yM6 se mantendran saturados mientras queM4 yM5 estaran en corte.

Al igual que en el caso de la compuerta NOT/Buffer SCL/CML, los transistores del

par diferencial inferior operan en la region de saturacion la mayor parte del tiempo y

sus voltajes de fuente se mantienen constantes para ambos niveles logicos de entrada

(debido a la fuente de corriente ITail). Por lo tanto, el circuito de la Figura 2.14

puede ser linealizado alrededor de la frontera logica del par diferencial M1 −M2 y

simplificado por medio del concepto de medio circuito. De tal modo, se obtiene el

circuito equivalente mostrado en la Figura 2.11, en el cual los transistores M1−3 (o

M2−6) son representados por sus circuitos equivalentes de pequena senal.

+−VSEL+ gm

VSEL+

Cdb1+Csb3+Cgs4+Csb4

R

Cgd1

Out1Cgd3

RGmVgs3

Cgs3+Vgs3-

Cdb3+Cgd5+Cdb5+CL

Figura 2.11: Circuito lineal equivalente de la compuerta MUX SCL/CML.

Se deben tomar en cuenta dos consideraciones importantes. La primera es que

se asume que el transistor activo del par diferencial superior es manejado por otro

circuito logico SCL/CML, cuya resistencia de salida R se conecta a la compuerta del

transistor superior. Por lo tanto, este resistor es incluido en el circuito de la Figura

2.11. La segunda es que la transconductancia del transistor superior no puede ser

aproximada por su valor de pequena senal (gm en la region de saturacion); cuando M3

conmuta, sus voltajes tienen una gran variacion alrededor del punto de polarizacion

considerado. Sin embargo, esta transconductancia puede ser evaluada como la razon

entre su variacion total de su corriente iD y la variacion total de su VGS durante una

conmutacion completa; ya que la corriente del transistor superior cambiara de 0 a ITail



y su VGS pasara de VT,n+√ITail/

µCoxW2L

a VT,n. De tal forma que la transconductancia

del transistor superior puede ser expresada por medio de la ecuacion 2.4.25.

Gmn =

√µCoxWITail

2L=gmn

2(2.4.25)

Al considerar al circuito en la Figura 2.11 como una red de primer orden, su constante

de tiempo τ puede ser evaluada por medio del metodo de las constantes de tiempo

y expresada a traves de la ecuacion 2.4.26, en la cual Cα = 2Cgd,3 + Cdb,3 + Cgd,5 +

Cdb,5 + CL, Cβ = Cgd,1 + Cdb,1 + Cgs,3 + Csb,3 + Cgs,4 + Csb,4 y AV = GmnR = gmnR2

[15].

τ = RCα +CβGmn

= R(Cα +2CβAV

)

(2.4.26)

En contraste, cuando alguno de los pares diferenciales del nivel superior recibe un

cambio de dato digital, la constante de tiempo τ de la compuerta es menor. Para

demostrar lo anterior, se evaluara el circuito de la Figura 2.14 asumiendo que el par

diferencial compuesto por los transistores M3 y M4 es el que recibe el cambio digital

y que la corriente ITail ha sido desviada en su totalidad hacia este par diferencial por

medio de M1 (SEL = 1). En estas condiciones el par diferencial M3 −M4 puede ser

analizado de manera similar a la que fue analizada la compuerta NOT/Buffer SCL,

es decir,a traves de la linealizacion del circuito y la utilizacion del concepto de medio

circuito. Si se considera el aporte de los capacitores parasitos de los transistores M5 y

M6 sobre los nodos de salida da la compuerta, su constante de tiempo τ en este caso

podrıa expresarse por medio de la ecuacion 2.4.27.

τ = R(2Cgd + 2Cdb + CL) (2.4.27)

Al comparar las dos ecuaciones que describen la constante de tiempo del multi-

plexor logico SCL/CML, 2.4.26 y 2.4.27, se puede apreciar que la primera es mayor

que la segunda. En consecuencia, la compuerta sera mas lenta cuando los cambios de

datos digitales ocurran en el nivel inferior. La razon de esto es que cuando los cambios

digitales ocurren en el nivel superior, la fuente de corriente ITail solo debe cargar y



descargar las capacitancias asociadas a los nodos de salida. En contraste, cuando los

cambios ocurren en el nivel inferior, ITail debe cargar y descargar las capacitancias

asociadas a mas nodos, lo que reduce la velocidad de la estructura. Este fenomeno se

tiene presente en todas las estructuras SCL/CML, por lo que se debe de considerar

cuando se utilizan estructuras logicas complejas; se recomienda determinar que senal

de entrada tendra mas cambios y asignarla al par diferencial del nivel superior, con

el fin de evitar fallas logicas (glitches).

2.4.3. Otros elementos logicos y secuenciales

Al igual que con cualquier otro estilo logico, con la logica SCL/CML es posible

implementar diversas funciones de logica booleana y elementos secuenciales. De tal

forma que en la presente subseccion, los circuitos SCL/CML con los que se imple-

mentan las principales funciones logicas y elementos secuenciales, son descritos.

2.4.3.1. AND

La Figura 2.12 muestra el circuito SCL/CML correspondiente a la implementacion

de la funcion logica booleana AND entre dos datos diferenciales de entrada; en este

caso A y B. Esta funcion se implementa a traves del apilamiento de dos pares dife-

renciales, ya que en esta configuracion la corriente a traves del resistor R1 (IR1) solo

sera igual a ITail cuando los transistores M1 y M3 esten encendidos (es decir, cuando

A = B = 1), mientras que la corriente a traves del resistor R2 (IR2) sera 0A. Por

otra parte, cuando alguno de los datos de entrada es igual a 0 (o ambos), IR1 = 0A y

IR2 = ITail. Como ya se ha mencionado, la corriente manejada por la red de pares di-

ferenciales es convertida en voltaje por medio de los resistores de carga R1,2. Tambien

hay que recordar que la conversion de corriente de rama de salida a voltaje de rama

de salida es una operacion de inversion. Es decir, si la corriente de la rama de salida

(IR1,2) es alta, su voltaje de salida sera bajo y viceversa, si la corriente de la rama

de salida es baja, su voltaje de salida sera alto. En concreto, cuando IR1,2 = ITail,

el voltaje del nodo de salida asociado al resistor es V DD − R1,2ITail, por lo que el

voltaje de ese nodo es bajo. Caso contrarıo, cuando IR1,2 = 0A, el voltaje del nodo

de salida asociado al resistor es V DD, es decir, alto. Por lo tanto, para la configura-

cion mostrada en la Figura 2.12, el dato diferencial a la salida debe tomarse como es



indicado por la ecuacion 2.4.28.

X = A ·B = VOut2 − VOut1 (2.4.28)

Por el contrarıo, si se desea tener el complemento de la funcion AND, es decir la

funcion NAND, el dato diferencial a la salida de la estructura mostrada en la Figura

2.12 debe tomarse como es indicado por la ecuacion 2.4.29.

X = A ·B = VOut1 − VOut2 (2.4.29)

M3 M4

R1 R2

A+ A-

Out1 Out2

VDD

CL2CL1B+ B-

M2M1

Itail

VDD

Figura 2.12: AND SCL/CML.

2.4.3.2. OR

Para realizar la funcion logica OR con el estilo logico SCL/CML se puede utilizar

la estructura que se muestra en la Figura 2.13. Como se puede apreciar, la topologıa

de esta es la misma que la utilizada para implementar la funcion AND, la diferencia

consiste en la forma en que los datos son ingresados y en como es tomada la respuesta

de la estructura. La forma en que las senales de entrada y salida son planteadas

en la Figura 2.13 se fundamenta en las leyes de De Morgan, ya que debido a que

A + B = A ·B, es posible obtener con la estructura mostrada en la Figura 2.12 la

funcion OR con el simple hecho de complementar los datos de entrada y el dato de



salida. De modo que el dato diferencial de salida debe de tomarse como es indicado

por la ecuacion 2.4.30.

X = A+B = VOut1 − VOut2 (2.4.30)

En contraste, el complemento de la funcion OR, la funcion NOR, debe ser obtenida

como es indicado por la ecuacion 2.4.31.

X = A+B = VOut2 − VOut1 (2.4.31)

M3 M4

R1 R2

A- A+

Out1 Out2

VDD

CL2CL1B- B+

M2M1

Itail

VDD

Figura 2.13: OR SCL/CML.

2.4.3.3. MUX

Otra funcion logica util en el diseno de sistemas digitales es la del multiplexor

logico. La Figura 2.14 ilustra la realizacion circuital de esta funcion. La forma en

que opera es sencilla, dependiendo del valor logico presente en el puerto de entrada

SEL, el puerto diferencial de salida de la estructura sera controlado por el puerto de

entrada A (en caso de que SEL = 1) o por el puerto B (si SEL = 0). Debido a que

la conversion corriente a voltaje en las ramas de salida es una funcion inversora, el

dato diferencial a la salida de la compuerta MUX SCL/CML debe ser tomado como



es indicado en la ecuacion 2.4.32.

X = (SEL ·B) + (SEL · A) = VOut2 − VOut1 (2.4.32)

Por otra parte, si se quiere tener el complemento del dato seleccionado, solo debe de

invertirse la manera en que se toma el dato diferencial a la salida de la estructura,

como se indica en la ecuacion 2.4.33.

X = (SEL ·B) + (SEL · A) = VOut1 − VOut2 (2.4.33)

M3 M4

R1 R2

A+ A-

Out1 Out2

VDD

CL2CL1M5 M6

B+ B-

M2M1

ITail

SEL-SEL+

VDD

Figura 2.14: Multiplexor logico SCL/CML.

2.4.3.4. XOR

Para implementar la funcion logica XOR se puede utilizar la misma estructura

usada en la realizacion del multiplexor logico, modificando la forma en que los datos

son ingresados y tomados. La Figura 2.15 ilustra la forma en que se deben de ingresar

los datos; esta configuracion se fundamenta en el hecho de que A⊕B = (A·B)+(A·B),

de modo que los transistores M1 y M2 representan B y B respectivamente, mientras

que los pares diferenciales superiores representan la multiplicacion y suma del termino

A y A. La ecuacion 2.4.34 indica como deben de tomarse los datos de salida para la



funcion XOR, mientras que la ecuacion 2.4.35 lo indica para la funcion XNOR.

X = A⊕B = VOut1 − VOut2 (2.4.34)

X = A⊕B = VOut2 − VOut1 (2.4.35)

M3 M4

R1 R2

A+ A-

Out1 Out2

VDD

CL2CL1M5 M6

B+

A+

M2M1

Itail

VDD

B-

Figura 2.15: XOR SCL/CML.

2.4.3.5. D Latch

Con la logica SCL/CML tambien es posible implementar bloques secuenciales,

como es el caso del D Latch. La estructura en la Figura 2.16 realiza la funcion indicada

por la ecuacion 2.4.36; en esa ecuacion tambien se indica la manera en que debe ser

tomado el dato a la salida de la estructura.

X = (CLK ·DAT ) + (CLK ·Xprevio) = VOut1 − VOut2 (2.4.36)

En la ecuacion 2.4.36, CLK representa la senal de reloj que controla a la estructura

y DAT el dato de entrada. El puerto diferencial de entrada controlado por CLK

permitira entonces que la senal DAT controlar el puerto de salida cuando CLK = 1.

Por otra parte, cuando CLK = 0, la estructura mantiene en su salida diferencial el

valor previo que halla registrado del dato de entrada DAT . En otras palabras, cuando



M3 M4

R1 R2

DAT- DAT+

Out1 Out2

VDD

CL2CL1M5 M6

CLK+

Out1

M2M1

Itail

VDD

CLK-

Out2

Figura 2.16: D Latch SCL/CML.

M3 M4

R1 R2

DAT- DAT+

Out1 Out2

VDD

CL2CL1M5 M6

CLK+

Out1

M2M1

Itail

VDD

CLK-

Out2

RES-MR- MR+

RES+

Figura 2.17: D Latch SCL/CML con funcion de Reset.

CLK = 1 la corriente ITail es desviada hacia el par diferencial controlado por DAT ,

y cuando CLK = 0, ITail es suministrada al circuito logico secuencial biestable de la

estructura.

Este bloque secuencial biestable puede ser implementado por medio de dos com-

puertas inversoras en cascada retroalimentadas. En la practica, este bloque es imple-



mentado con un par diferencial acoplado por fuente con sus terminales de compuerta

conectadas de forma cruzada a sus terminales de drenaje, ya que cada transistor, en

conjunto con su respectiva carga resistiva, forman una etapa inversora.

Otra funcion que puede ser agregada a la estructura en la Figura 2.16 es la de

Reset. Para ello debe de agregarse un par diferencial adicional en el nivel mas bajo de

la estructura, de modo que una de las terminales de drenaje de este par diferencial se

conecte al nodo de fuente comun del par diferencial controlado por CLK, mientras

que la otra se conecte a alguno de los nodos de salida, dependiendo valor logico que

se desee durante y despues de la activacion del Reset; si el par se enlaza al nodo

Out1, el valor logico durante y despues del Reset sera 0 y 1 cuando se enlace a la

terminal Out2. Sobra decir que el par diferencial adicional sera controlado por un

nuevo dato diferencial de entrada denominado RES; la ecuacion 2.4.37 engloba lo

antes mencionado.

X = RES · ((CLK ·DAT ) + (CLK ·Xprevio)) = VOut1 − VOut2 (2.4.37)

La Figura 2.17 ilustra la estructura de un D latch con funcion de Reset, en la cual

si RES = 0, el valor a la salida sera 0 y si RES = 1 la estructura operara como

D latch. La ventaja de contar con un D latch con funcion de Reset es que permite

la realizacion de sistemas digitales secuenciales (p.e. una maquina de estados) en los

cuales se pueda asegurar el estado inicial de estos y su reinicio.

2.4.3.6. Flip Flop D

Al contar con el elemento secuencial D Latch, es posible implementar con este un

Flip Flop D con una configuracion maestro-esclavo, la cual se muestra en la Figura

2.18. En ella se utilizan dos D latchs similares al mostrado en la Figura 2.17.

Ademas este Flip Flop D cuenta con una funcionalidad de Reset similar a la del

D Latch, por lo que si RES = 0, el valor en su salida sera un 0 logico y si RES = 1

la estructura operara como un Flip Flop D. Otra caracterıstica de este Flip Flop D es

que solo capturara la informacion presente en el puerto de entrada diferencial DAT

durante la transicion de alto a bajo de la senal diferencial CLK, y mantendra ese dato

hasta que senal CLK vuelva a realizar esta transicion. La ecuacion 2.4.38 describe

el comportamiento del Flip Flop D; en dicha ecuacion CLK↓ representa la transicion



de alto a bajo por parte de la senal CLK.

X = RES · ((CLK↓ ·DAT ) + (CLK↓ ·Xprevio)) = VOut1 − VOut2 (2.4.38)

Sobra decir que, debido a que se necesitan dos D latch para implementar un Flip Flop

D, el consumo de potencia de este circuito digital sera mayor.

M3m M4m

R1m R2m

DAT- DAT+

Q1 Q2

VDD

M5m M6m

CLK+

Q1

M2mM1m

Itailm

VDD

CLK-

Q2

M3s M4s

R1s R2s

Q2 Q1

Out1 Out2

VDD

CL2CL1M5s M6s

CLK-

Out1

M2sM1s

Itails

VDD

CLK+

Out2

RES-

MRm+MRm-RES+

RES-

MRs+MRs-RES+

Figura 2.18: Flip Flop D SCL/CML.



2.4.3.7. Funcion logica con una estructura SCL/CML

Otra caracterıstica del estilo logico SCL/CML es que permite la realizacion de

ecuaciones booleanas con una sola estructura. Un ejemplo de esto es la estructura

mostrada en la Figura 2.19, la cual evalua la ecuacion bolena 2.4.39.

X = (A ·B) + (C ·D) = VOut2 − VOut1 (2.4.39)

M3 M4

A+ A-

B+ B-

M2M1

Itail

M7 M8

R1 R2

C+ C-

Out1 Out2

VDD

CL2CL1D+ D-

M6M5

VDD

Figura 2.19: Funcion logica VOut2 − VOut1 = AB + CD con una estructura SCL/CML.

Lo anterior se logra al distribuir los pares diferenciales y los datos en la estructura

como es indicado en la Figura 2.19. Una distribucion serie, como la que existe entre

los pares controlados por A y B, equivale a la funcion AND. Por otra parte, una

distribucion en paralelo, similar a la que ocurre en el nodoOut1 entre las distribuciones

serie B − A y D − C, equivale a la funcion OR [13].

Vale la pena mencionar que aunque es posible realizar funciones mas complejas con

una sola estructura SCL/CML (utilizando diferentes tecnicas de diseno, [13]), debe

de tomarse en cuenta que la velocidad de respuesta de la estructura sera mas lenta; el



aumento de capacitancias parasitas que deben cargarse y descargarse aumentara de

manera proporcional a la complejidad de la funcion logica a evaluar. Por lo tanto, se

tendrıa que aumentar la magnitud de la corriente ITail, si es que se quiere mantener

una velocidad de operacion similar a la de una compuerta mas simple. De modo que

el uso de este tipo de estructuras SCL/CML debe evaluarse cuidadosamente, debido

al balance entre consumo de energıa, velocidad de operacion, magnitud de voltaje

V DD disponible, complejidad y area utilizable para su realizacion.

2.4.3.8. Sumador completo

Otro ejemplo de la versatilidad del estilo logico SCL/CML es la realizacion de un

sumador completo utilizando solo dos de sus estructuras, las cuales se muestran en

las Figuras 2.20 y 2.21 [12].

M3 M4A+ A-

M5 M6

B+

A+

M2M1

Itail

B-

M7 M8

R1 R2

Ci+ Ci-

Out1 Out2

VDD

CL2CL1M9 M10

Ci+

VDD

Figura 2.20: Funcion suma de un sumador completo SCL/CML.

La estructura mostrada en la Figura 2.20 evalua la ecuacion booleana 2.4.40, la

cual corresponde a la funcion logica de suma de 1 bit entre dos datos y un acarreo; la

ecuacion 2.4.40 tambien indica como deben de ser tomados los datos a la salida. Se

puede entonces ver que la estructura de la Figura 2.20 tambien puede ser considerada



como una compuerta XOR/XNOR de 3 variables.

X = A⊕B ⊕ Ci = VOut2 − VOut1 (2.4.40)

Por otra parte, la estructura en la Figura 2.21 evalua la ecuacion 2.4.41, la cual

corresponde a la funcion de logica de acarreo de un sumador completo; en ella tambien

se indica como debe ser tomado el dato a la salida de esta estructura.

X = (A ·B) + [Ci · (A+B)] = VOut2 − VOut1 (2.4.41)

M3 M4A+

M5 M6

B+

A-

M2M1

Itail

B-

R1 R2

Out1 Out2

VDD

CL2CL1

VDD

A+A-

M5 M6Ci+ Ci-

Figura 2.21: Funcion de acarreo correspondiente a un sumador completo SCL/CML.

El circuito en la Figura 2.21 es otro ejemplo de la realizacion de una funcion

logica booleana con una solo estructura SCL/CML. Implementar esta funcion con las

compuertas AND y OR puede ser mas costoso en cuanto a consumo de energıa y

area, ya que se necesitan 4 estructuras SCL/CML con el unico fin de generar el bit

de acarreo. Ademas, la realizacion con 4 estructuras SCL/CML podrıa ser aun mas

lenta que la mostrada en la Figura 2.21

Un detalle que vale la pena mencionar es que, si se planea utilizar el sumador

completo antes mostrado para realizar un sumador de rizo de acarreo de n bits,



se sugiere alternar los puerto diferenciales de entrada de las senales B y Ci de los

generadores de bits de suma (Figura 2.20). Lo anterior con el fin de reducir la carga

capacitiva de los circuitos digitales encargados de generar el bit de acarreo, ya que en

un sumador de rizo de acarreo la velocidad con que el bit de acarreo es trasladado de

etapa a etapa es critica. Es entonces que, al reducirse la carga capacitiva a la salida

de los generadores del bit de acarreo, se optimiza el desempeno del circuito. Es por

esta razon tambien que en la estructura de la Figura 2.21, el bit de acarreo entra al

nivel de pares diferenciales mas altos; es decir, se busca que el bit de acarreo produzca

un efecto en el siguiente generador de acarreo lo mas pronto posible [12].

2.4.4. Ventajas

A continuacion se presenta un listado de las principales ventajas del estilo logico

SCL/CML [12].

Debido a que las celdas digitales basadas en el estilo logico SCL/CML procesan y

transmiten datos binarios de manera diferencial, es menos probable que los bits

generados por las funciones logicas de este tipo de celdas digitales sean propensas

a sufrir fallas logicas (glitches) ocasionadas por la presencia de variaciones de

tension en las fuentes de alimentacion y en el substrato, o tambien por el ruido

producido por elementos externos. Lo anterior, debido a que los datos en este

estilo logico son transmitidos como la diferencia de tension que existe entre dos

conductores. Ya que es probable que el ruido afecte de igual manera a los dos

conductores, al evaluar el valor logico transmitido (por medio de la diferencia

de tension), se reduce en cierta medida el efecto del ruido.

Ya que el consumo de corriente de las celdas digitales basadas en el estilo logico

SCL/CML es casi constante y que estas operan de manera diferencial, cuando

las celdas realizan cambios de estado logico en sus salidas, estas no generan

grandes variaciones de corriente en la fuente de alimentacion; en otras palabras,

producen poco ruido de conmutacion.

Debido a que este estilo logico maneja los datos de manera diferencial, se tienen

disponibles en las salidas diferenciales de las compuertas SCL/CML, tanto el

resultado de la funcion logica realizada, ası como tambien el complemento de

esta, sin retardos. Lo anterior, dependiendo de como sea tomado el dato a la



salida de la compuerta. En otras palabras, de como se realice la diferencia de

voltaje entre los nodos Out1 y Out2, ya sea V odif = Out+ − Out− o V odif =

Out− −Out+.

Algunas estructuras SCL/CML pueden realizar distintas funciones logicas, de-

pendiendo de como sean configuradas las senales a la entrada de los puertos

diferenciales y como sean tomados los datos a la salida. Un ejemplo de esto es

la estructura de las compuertas AND/NAND y OR/NOR, la cual puede realizar

las 4 funciones logicas antes mencionadas.

Si se asume que la magnitud de las capacitancias de carga de una celda logica

SCL/CML es constante, es posible aumentar o reducir su maxima frecuencia

de operacion al modificar la magnitud de ITail, considerando tambien que sea

posible aumentar o reducir la magnitud de la carga resistiva de la celda en una

proporcion similar con el fin de mantener el voltaje de swing de senal simple

(Vsw) constante. Lo anterior indica que tambien en este estilo logico existe un

balance velocidad-consumo de potencia.

A diferencia de otros estilos logicos, la velocidad de operacion de las compuertas

digitales SCL/CML no depende directamente de su nivel de tension V DD, si no

en mayor medida de la magnitud de su fuente de corriente (ITail), la magnitud

de su carga capacitiva (CL) y su voltaje de swing de senal simple (Vsw).

El estilo logico SCL/CML puede ser utilizado para implementar sistemas digi-

tales de alta velocidad, debido a que puede ser mas rapida que el estilo logico

CMOS estatico convencional. Esto por el hecho de que los voltajes en sus nodos

de salida no necesitan realizar cambios de nivel de 0V a V DD y viceversa, si

no cambios de menor amplitud. Ademas, ya que los cambios de voltaje en los

nodos de una compuerta SCL/CML son reducidos, la carga y descarga de de

carga electrica de los capacitores asociados a estos nodos es pequena. Por lo

tanto, los cambios de estado logico a la salida de una compuerta SCL/CML son

rapidos.

2.4.5. Desventajas

El estilo logico SCL/CML tambien tiene algunas desventajas; se presenta una lista

de las mas importantes [12].



En comparacion a otros estilos logico, como el CMOS estatico, el estilo logico

SCL/CML utiliza mas transistores por funcion logica basica.

Debido a que el consumo de corriente de las compuertas logicas SCL/CML es

constante, si la compuerta no es operada a su maxima frecuencia de operacion,

tampoco se esta aprovechando al maximo la energıa de esta y en consecuencia

se esta desperdiciando.

Ya que el estilo logico SCL/CML maneja la informacion de forma diferencial, es

necesario utilizar dos lineas de metal para transferir un bit de una compuerta a

otra. Lo anterior puede ocasionar que el diseno del layout de un sistema digital

sea complejo.

A diferencia de otros estilos logicos, el estilo SCL/CML necesita de mas nodos

de referencia para energizar los circuito logicos de manera adecuada. Para hacer

una comparacion, la logica CMOS estatica solo necesita de V DD y GND. En

contraste, el estilo SCL/CML necesita de al menos V DD, GND y Vref ITail.

2.4.6. ¿Por que el estilo logico SCL/CML es adecuado para

aplicaciones con requerimientos de bajo consumo de

potencia y de senal mixta?

En un circuito integrado de senal mixta con alto desempeno (como puede ser un

IMED), la reduccion de los niveles de voltaje de alimentacion del chip (debido al

escalamiento de los procesos de fabricacion, ası como tambien a los requerimientos de

funcionalidad) y la incorporacion de circuitos analogicos que operan con bajos niveles

de voltaje, exigen que los circuitos digitales utilizados en el chip no inyecten ruido en

los rieles de alimentacion, ni al substrato del mismo. A la vez, se exige tambien que

estos circuitos digitales sean robustos ante interferencia.

Las compuertas digitales implementadas con el estilo logico CMOS estatico no

cumplen con estos dos requerimientos. Por una parte, los circuitos digitales imple-

mentados con este estilo logico producen altas variaciones de corriente en los rieles

de alimentacion, al ocurrir un cambio del estado logico en su salida. Ademas, debido

a que las estructuras con las que se implementan estos circuitos digitales son del tipo

terminacion simple (single-ended), estos son altamente sensibles al ruido que pudiera

existir en la fuente de alimentacion.



Una forma de limitar la generacion de ruido del modulo digital, producto de la

conmutacion de estados logicos en las salidas de sus compuertas y circuitos logicos,

es por medio del uso de estilos logicos que mantengan un flujo de corriente constante

a traves de las fuentes de alimentacion cuando ocurren dichas transiciones. Uno de

los estilos logicos que logra lo anterior es el estilo SCL/CML.

Como ya ha sido mencionado, en el estilo logico SCL/CML los datos digitales son

manejados en forma diferencial, y este tipo de estructuras cambian el valor logico a

su salida al conmutar su corriente ITail (proporcionada por una fuente de corrien-

te constante) entre sus dos principales ramas. Una caracterıstica de las estructuras

SCL/CML es que las corrientes de carga y descarga de sus nodos de salida circulan de

manera local, debido a que su corriente ITail es constante. Por tal razon, las variacio-

nes de corriente producidas por la carga y descarga de sus nodos de salida (en otras

palabras, la conmutacion de estado logico en la salida diferencial de estas estructuras)

no afectan a los rieles de alimentacion. Ademas, el ruido de corrientes de substrato

asociado a los transitorios en las salidas diferenciales, idealmente se compensan las

unas a las otras. En concreto, la logica SCL/CML cuenta con caracterısticas que la

hacen ideal para aplicaciones de senal mixta [8].

Por otra parte, el nivel de voltaje de alimentacion (V DD) de una compuerta

basada en el estilo SCL/CML puede reducirse sin afectar la velocidad de operacion de

la compuerta. Como ya fue mencionado, la velocidad de operacion de una compuerta

logica SCL/CML no depende de su nivel de voltaje de alimentacion (como es en

el caso del CMOS estatico), sino de su constante de tiempo τ y su corriente ITail.

Por lo tanto, es posible reducir su nivel de voltaje V DD con el fin de reducir su

consumo de potencia, sin afectar su desempeno (es decir, sin modificar su frecuencia

de operacion). Lo anterior siempre y cuando el nivel de voltaje V DD permita que

todos los transistores NMOS de la estructura SCL/CML cuenten con un voltaje VDS

adecuado.

Ademas, es posible implementar compuertas logicas SCL/CML que operen en la

region de subumbral, con el fin de reducir aun mas el consumo de potencia del modulo

digital. Sin embargo, para esto deben tomarse en cuenta las siguientes consideracio-

nes. Cuando se plantea utilizar estructuras SCL/CML operando en subumbral se

esta considerando el uso de magnitudes de corrientes ITail del orden de nano Am-

peres o incluso pico Amperes. Lo anterior implica que deban utilizarse resistores del

orden de mega Ohms y que la frecuencia de operacion de estas estructuras sea del



orden de kilo Hertz. Pero, si se logra implementar una compuerta SCL/CML con una

magnitud de corriente ITail un poco mayor a la corriente de fuga registrada por una

compuerta CMOS estatica, se estara obteniendo una mayor eficiencia energetica [7].

En resumen, debido a que el estilo logico SCL/CML no produce una gran cantidad

de ruido de conmutacion, es robusto ante ruido externo, puede reducir su nivel de

voltaje V DD sin afectar su desempeno de velocidad y puede operar en la region

de subumbral, es considerado como un candidato adecuado para realizar con el los

circuitos digitales utilizados en el modulo digital de un circuito integrado de senal

mixta con alto desempeno.

2.5. Resumen de capıtulo

En este capitulo se presento una vision general de como es que un sistema digital

electronico esta conformado y se especifico que sus componentes basicos fundamenta-

les son las compuertas logicas. Se mostro tambien que las compuertas logicas pueden

realizarse de diversas formas, utilizando diferentes dispositivos y elementos electroni-

cos; es decir, existen multiples estilos logicos y cada uno tiene sus propias carac-

terısticas. Ya que las caracterısticas de las compuertas logicas definiran las metricas

de desempeno del sistema digital del que formen parte, se concluye que su diseno y

realizacion son muy importantes.

Tambien se menciono que en general, los estilos logicos pueden dividirse en dos

grandes categorıas: estilos logicos estaticos y dinamicos. La diferencia entre estos dos

recae en el hecho de que el ultimo requiere de una senal de reloj para operar; se

especifico que lo anterior hace que los estilos logicos dinamicos no sean adecuados

para aplicaciones que requieran de un muy bajo consumo de energıa, por lo que en

este tipo de aplicaciones se utilizan logicas estaticas en la realizacion de sus modulos

digitales integrados en chip.

Ademas, debido a que la logica SCL/CML cuenta con las cualidades necesarias

para la realizacion de las compuertas logicas utilizadas en los sistemas digitales que

formaran parte de chip de senal mixta con bajos consumos de energıa, este estilo

logico fue revisado a profundidad. Por lo que se fundamenta la eleccion de este estilo

logico para la realizacion de compuertas logicas con bajos consumos de energıa y

excelente compactibilidad con sistemas de senal mixta.


Capıtulo 3

Logica SCL/CML para aplicaciones

de bajo consumo de potencia

3.1. Introduccion

Debido a sus caracterısticas, el estilo logico SCL/CML puede utilizarse en la rea-

lizacion de sistemas digitales que requieran de un buen desempeno de velocidad y

robustez al ruido. Sin embargo, otra caracterıstica de este estilo logico que resulta ser

adecuada para aplicaciones de bajo consumo de energıa, es que este puede funcionar

de manera adecuada, controlando la corriente de polarizacion ITail de sus circuitos

logicos, con todos sus transistores operando en la region de inversion debil y con un

voltaje de polarizacion V DD reducido. En consecuencia, es posible conjugar las ven-

tajas del estilo SCL/CML, con un bajo consumo de energıa. Con el fin de comprender

y realizar circuitos logicos SCL/CML que operen con reducidos consumos de energıa,

es necesario conocer varios aspectos referentes al funcionamiento de este estilo logi-

co en la region de inversion debil. El objetivo de este capıtulo es exponer y discutir

dichos aspectos.

De manera general, este capıtulo esta compuesto de tres secciones principales. En

la primera se expone al modelo del transistor EKV, el cual describe de manera ade-

cuada las caracterısticas de los transistores MOS en todas sus regiones de operacion;

se hace especial enfasis en la descripcion de las caracterısticas con las que cuenta

el transistor MOS, cuando opera en la region inversion debil. La segunda seccion se

enfoca a describir el funcionamiento del estilo logico SCL/CML cuando es operado

en la region de inversion debil, con base a las caracterısticas del transistor expuestas

en la primera parte de este capıtulo. La tercera seccion de este capıtulo se enfoca al

[49]

50 3. Logica SCL/CML para aplicaciones de bajo consumo de potencia

tema de las corrientes de fuga de los transistores MOS, las cuales pueden imponer

un lımite al consumo de energıa mınimo que se puede alcanzar con el estilo logico

SCL/CML.

3.2. Modelo EKV del transistor MOS

El modelo EKV del transistor MOS ha sido especialmente desarrollado para el di-

seno de circuitos integrados que deban contar con bajos niveles de voltaje y corriente;

se presentara una descripcion simple de este, basada en el estado del arte [7] [16] [17].

Figura 3.1: Vista transversal de un transistor NMOS, se definen sus voltajes y corrientes [17].

Para comprender la forma en que el modelo EKV funciona, se deben considerar

ciertos detalles, tomando como referencia la vista transversal de un transistor NMOS,

mostrada en la Figura 3.1:

Con el fin de mantener la simetrıa del dispositivo, los voltajes de fuente (VS),

compuerta (VG) y drenaje (VD) se definen respecto al substrato local, es decir,

con respecto a la terminal de cuerpo del dispositivo.

Se considera que la corriente de drenaje (ID) es positiva si esta ingresa por la

terminal de drenaje.

Se considera que el voltaje de canal (V , quasi-Fermi potencial de electrones en

el canal) cambia de forma monotona de V = VS (en el extremo final del canal,

con respecto a la terminal fuente) a V = VD (en el extremo final del canal, con

respecto a la terminal drenaje).

Otro potencial que se debe considerar es el voltaje termodinamico, definido en

la ecuacion 3.2.1. En dicha ecuacion, k es la constante de Boltzman, q la carga


3.2 Modelo EKV del transistor MOS 51

elemental del electron y T la temperatura ambiente expresada en grados Kelvin;

a una temperatura de 300K (es decir, a 27C), UT = 25·8mV .

UT =kT

q(3.2.1)

Se asume tambien que la concentracion de dopado en el substrato (Nb) tiene un

valor constante y que el grosor del oxido de compuerta (tox) corresponde a una

capacitancia por unidad de area (Cox = εox/tox).

Por otra parte, la Figura 3.2 muestra los sımbolos que pueden ser utilizados, con

el fin de preservar la simetrıa del dispositivo. Tambien en esa figura se muestra como

la definicion de los voltajes y corrientes positivas pueden ser invertidas, de modo que

el modelo desarrollado para el dispositivo de canal N pueda ser aplicado sin mayores

cambios al dispositivo de canal P.

Figura 3.2: Simbolos de los dispositivos NMOS y PMOS con sus respectivas definiciones de voltajes ycorrientes positivas [17].

3.2.1. Densidad de carga movil

En las siguientes secciones se explicara de forma detalla la forma en que se obtiene

la ecuacion que relaciona a la densidad de carga invertida movil con la magnitud de

voltaje en el canal del transistor MOS. Esta ecuacion es de gran importancia por que

a partir de ella se definen las ecuaciones de corriente de drenaje del transistor, para

sus diferentes regiones de operacion.

3.2.1.1. Funcion de umbral del dispositivo

Cuando un voltaje positivo es aplicado a la compuerta de un transistor NMOS,

los huecos en el canal son repelidos de la superficie de este, creando entonces una



capa de empobrecimiento por debajo de la superficie del silicio e incrementando de

ese modo su potencial superficial (Ψs). Esta capa de empobrecimiento se debe a los

atomos de impurezas ionizada fija restantes y se caracteriza por una densidad de

carga negativa por unidad de area del canal (Qb); Qb se define en la ecuacion 3.2.2,

en donde Γb =√

2qNbεsi/Cox, es el factor de modulacion de substrato.

Qb = −ΓbCox√

Ψs (3.2.2)

Se dice que la carga fija Qb es inutil, ya que no puede moverse y, por lo tanto,

generar corriente. Sin embargo, el potencial superficial positivo atrae electrones a la

superficie, produciendo una densidad de carga invertida movil local Qi que puede

acarrear corriente. Ya que el grosor de esta capa de carga invertida es muy pequeno,

el voltaje a traves de esta puede despreciarse. Por lo tanto, al utilizar la ley de Gauss

se puede determinar la densidad de carga total por debajo de la superficie del silicio,

como es mostrado por la ecuacion 3.2.3.

Qsi = Qb +Qi = −Cox(VG − VFB −Ψs) (3.2.3)

VFB es el voltaje de banda plana y es definido por la ecuacion 3.2.4; esta ecuacion

incluye la diferencia (Φms) entre las funciones de trabajo del metal de compuerta

(Φm) y la funcion de trabajo del silicio (Φs), ası como tambien el efecto de la carga

fija Qfc posiblemente localizada en la interfaz entre el oxido de compuerta y el silicio.

VFB = Φms −Qfc/Cox (3.2.4)

Al combinar las ecuaciones 3.2.2 y 3.2.3 se puede definir la densidad de carga invertida,

como es mostrado en la ecuacion 3.2.5.

Qi = −Cox(VG − VFB −Ψs − Γb√

Ψs) = −Cox(VG − VTB) (3.2.5)

Al termino VTB se le denomina funcion de umbral, la cual es funcion de Ψs y depende

del proceso de fabricacion por medio de los parametros Γb y VFB, como es indicado

en la ecuacion 3.2.6.

VTB = VFB + Ψs + Γb√

Ψs (3.2.6)



VTB es representada en la Figura 3.3 para un valor particular de Γb; tambien se

muestran los valores Qi/Cox (de acuerdo a 3.2.5) y Qb/Cox para un VG en particular.

Figura 3.3: Funcion de umbral y densidad de carga invertida: (a) en funcion del potencial superficial;(b) aproximacion en inversion fuerte [17].

Se puede apreciar que la funcion VTB no es totalmente lineal debido a la contri-

bucion de Qb. Ademas, su pendiente (n > 1) se puede determinar como su razon de

cambio con respecto a Ψs.

n =dVTBdΨs

= 1 +Γb

2√

Ψs

(3.2.7)

Al inspeccionar la Figura 3.3(a), se puede apreciar que para un voltaje de compuerta

VG fijo, n tambien puede definirse como:

n =dQi/CoxdΨs

(3.2.8)

De tal modo que la densidad de carga invertida Qi local puede obtenerse a partir

de la Figura 3.3(a), si el valor de Ψs local es conocido. Se le considerara, en primera

instancia, en el caso de inversion fuerte.

3.2.1.2. Aproximacion para inversion fuerte

Se ha demostrado que la densidad de carga invertida local incrementa de manera

exponencial con respecto a Ψs − V , como es indicado por la ecuacion 3.2.9. En dicha

ecuacion, ΦF representa el potencial de Fermi del substrato, el cual depende de la



concentracion de dopado de este (Nb) y de la concentracion intrınseca de portadores

del silicio (ni), como es indicado por la ecuacion 3.2.10.

Qi ∝ exp(Ψs − 2ΦF − V

UT) (3.2.9)

ΦF = UT lnNb

ni(3.2.10)

De hecho, tan pronto como Qi comienza a ser el efecto dominante en inversion fuerte,

el potencial superficial Ψs incrementa muy lentamente, ya que la carga total Qsi es

limitada por las limitaciones del campo electrico en el oxido. Por esta razon, se puede

asumir que el potencial superficial Ψs es independiente de VG y que este puede es

definido por la ecuacion 3.2.11, en donde Ψ0 = 2ΦF +mUT ; el valor de m dependera de

la region de operacion [7].

Ψs = V + Ψ0 (3.2.11)

VTB puede entonces expresarse de la siguiente forma:

VTB = VFB + V + Ψ0 + Γb√V + Ψ0 (3.2.12)

La expresiones de VTB en 3.2.6 y en 3.2.12 son identicas, sin embargo su representacion

grafica es diferente; el eje vertical de la ultima es desplazado por Ψ0, como es mostrado

en la Figura 3.3(b). En la Figura 3.3(b), cuando V = 0, VTB toma un valor particular

denominado voltaje de umbral de equilibrio, tambien llamado voltaje de umbral (VT0);

su expresion es mostrada en la ecuacion 3.2.13. Este parametro es independiente de

las condiciones de polarizacion del dispositivo y corresponde al voltaje de umbral (VT )

para VS = 0 utilizado en otros modelos; no se debe confundir con el parametro VTH0

descrito en el modelo del transistor.

VT0 = VFB + Ψ0 + Γb√

Ψ0 (3.2.13)

Como es mostrado en la Figura 3.3(b), la pendiente n puede considerarse constante,

cuando V > 0; a n se le denomina factor de pendiente. Ahora, en inversion fuerte

ocurre un fenomeno denominado estrangulacion de canal (pinch-off). Esto ocurre

cuando, para un determinado voltaje de compuerta (VG), se tiene que Qi = 0 para

un un valor particular de V . A este valor de V se le denomina como voltaje de



estrangulacion VP y es descrito por la ecuacion 3.2.14.

VP = VG − VT0 − Γb[

√VG − VT0 + (

Γb2

+√

Ψ0)2 − (Γb2

+√

Ψ0)] (3.2.14)

Al observar la Figura 3.3(b), se puede notar que VP puede aproximarse para el

caso de inversion fuerte mediante el uso de la ecuacion 3.2.15. Aunque dicha ecuacion

es definida para la region de inversion fuerte, se puede utilizar con el fin de obtener

un estimado del valor de n, en todas las regiones de operacion.

VP ≈VG − VT0

n(3.2.15)

De modo que Qi puede expresarse con la ecuacion 3.2.16, donde el factor de

pendiente esta dado por la ecuacion 3.2.7, utilizando Ψs = Ψ0 + VP , por lo que n se

define por la ecuacion 3.2.17.

−Qi/Cox = n(VP − V ) (3.2.16)

n = 1 +Γb

2√

Ψ0 + VP(3.2.17)

3.2.1.3. Aproximacion para un caso general

Para obtener una ecuacion general que relacione la densidad de carga movil inver-

tida con la magnitud de voltaje en el canal, se toma como punto de partida la ecuacion

3.2.9. Esta nos dice que Qi = κexp(Ψs−2ΦF−VUT

), en donde κ representa una variable

de proporcionalidad arbitrarıa. Se puede entonces expresar la razon de cambio de Qi

con respecto de Ψs y V obteniendo su diferencial con respecto a esas dos variables. Si

la diferencial de una funcion z que depende de x y y esta dada por dz = ∂z∂xdx+ ∂z

∂ydy,

la diferencial total de Qi, con respecto de Ψs y V esta dada por la ecuacion 3.2.18.

dQi =∂Qi

∂Ψs

dΨs +∂Qi

∂VdV

=κ

UTexp(

Ψs − 2ΦF − VUT

)dΨs −κ

UTexp(

Ψs − 2ΦF − VUT

)dV

=Qi

UTdΨs −

Qi

UTdV

(3.2.18)



Al reordenar la ecuacion anterior, se obtiene:

UTQi

dQi = dΨs + dV (3.2.19)

Entonces se puede obtener una expresion de dΨs a partir de la ecuacion 3.2.8 y esta

puede sustituirse en la ecuacion 3.2.19, por lo que al reordenar los terminos se obtiene

la ecuacion 3.2.20.dV

UT=

dQi

nUTCox− dQi

Qi

(3.2.20)

Hay que notar que al considerar n constante, se contribuye a una linealizacion de la

relacion densidad de carga-potencial. Tambien es importante mencionar que calculos

posteriores pueden ser simplificados al normalizar el voltaje y la densidad de carga,

como es indicado en la ecuacion 3.2.21, en donde Qspec = −2nCoxUT .

v = V/UT y qi = Qi/Qspec (3.2.21)

De esta forma la ecuacion 3.2.20 se puede expresar de la siguiente forma.

−dv = 2dqi + dqi/qi (3.2.22)

Para cancelar las derivadas en la ecuacion 3.2.22, se integran ambos lados de esta.

C − v = 2qi + ln(qi) (3.2.23)

Ahora, si se considera el caso de inversion fuerte (ln(qi) 2qi) y se comparan las

ecuaciones 3.2.23 y 3.2.16 (despues de desnormalizar a la primera), se puede demostrar

que la constante de integracion (C) en la ecuacion 3.2.23 equivale a vp = VP/UT .

Al sustituir C por vp en 3.2.23 se obtiene la ecuacion normalizada 3.2.24, la cual

relaciona a la densidad de carga movil invertida con el voltaje en el canal, como se

muestra en la Figura 3.4. Hay que tomar en cuenta que, en el caso general, la ecuacion

3.2.24 no puede ser invertida con el fin de obtener la densidad de carga a partir de

los voltajes.

vp − v = 2qi + ln(qi) (3.2.24)



Figura 3.4: Relacion carga invertida normalizada vs. el voltaje normalizado del canal [17].

3.2.1.4. Aproximacion para inversion debil

En el caso de inversion debil 2qi |ln(qi)|, por lo que la ecuacion 3.2.24 se puede

aproximar a la forma indicada por la ecuacion 3.2.25. En este caso, VP esta definido

por la ecuacion 3.2.14.

qi = exp(vp − v) o −Qi/Cox = 2nUT exp(VP − VUT

) (3.2.25)

3.2.2. Corriente de drenaje y modos de operacion

Esta seccion se enfoca principalmente al desarrollo de las ecuaciones de drenaje

del transistor MOS, para sus diferentes regiones de operacion, en base a las relaciones

desarrolladas en la seccion anterior.

3.2.2.1. Relacion carga - corriente

A la corriente de drenaje se le define como a la suma de las corrientes de conduccion

(primer termino en el parentesis) y de difusion (segundo termino en el parentesis) de

la ecuacion 3.2.26. En esta ecuacion, µ representa lo movilidad de los portadores y x



una posicion a lo largo del canal (comenzando desde la terminal fuente).

ID = µW (−QidΨs

dx+ UT

dQi

dx) (3.2.26)

La ecuacion 3.2.26 puede modificarse al sustituir en esta el valor de dQi obtenido en

la ecuacion 3.2.18.

ID = −µWQidV

dx(3.2.27)

Para eliminar las derivadas de las variables V y x de la ecuacion 3.2.27, se les separa

a ambos lados de la ecuacion y esta es integrada, considerando como lımites el largo

del transistor (L) y el voltaje a lo largo de su canal (de VD a VS). De esta forma

se obtiene la ecuacion 3.2.28, en la que se utiliza el parametro de transferencia del

transistor (β); β = µCoxW/L. ∫(IDdx = −µWQidV )∫ L

0

IDdx =

∫ VD

VS

−µWQidV

IDL = µW

∫ VD

VS

−QidV

ID = β

∫ VD

VS

−Qi

CoxdV

(3.2.28)

Lo que indica la ecuacion 3.2.28 es que la corriente de drenaje del transistor (ID) es

proporcional a la integral de la densidad de carga Qi (definida por la ecuacion 3.2.16),

definida en un rango de V = VS hasta V = VD. La ecuacion 3.2.28 es representada

graficamente en la Figura 3.5.

Figura 3.5: (a) Corriente de drenaje; (b) descomposicion de la corriente de drenaje en sus componentesde delantera y reversa [17].



3.2.2.2. Componentes de delantera y reversa de la corriente de drenaje

De acuerdo a la grafica en la Figura 3.5(a), conforme V tienda a infinito, Qi tiende

a cero. Por lo tanto, la expresion de ID en la ecuacion 3.2.28 puede reescribirse como

es indicado por la ecuacion 3.2.29.

ID = β

∫ ∞VS

−Qi

CoxdV − β

∫ ∞VD

−Qi

CoxdV = IF − IR (3.2.29)

De este modo, como es ilustrado en la Figura 3.5(b), ID puede expresarse como la

diferencia entre las corrientes directa (IF ) e inversa (IR). Hay que destacar que IF

depende de VG y VS, pero no de VD; en contraste, IR depende de VG y VD, pero no

de VS. Ademas, de acuerdo a 3.2.29, IF (VS) ≡ IR(VD); es decir, por definicion ambas

corrientes son equivalentes y dos valores de la misma funcion de V . Por lo tanto, la

corriente de drenaje (ID) es la superposicion de los efectos independientes y simetricos

de los voltajes de fuente (VS) y drenaje (VD).

3.2.2.3. Expresion general de la corriente

Si se utilizan las variables normalizadas de la ecuacion 3.2.21, las corrientes directa

e inversa (definidas en la ecuacion 3.2.29) pueden expresarse en forma normalizada,

como lo indica la ecuacion 3.2.30; en esta ecuacion vs,d representa el voltaje de fuente

o drenaje normalizado a UT , mientras que la corriente especifica del transistor Ispec =

2nµCoxWLU2T .

if,r =IF,RIspec

=

∫ ∞vs,d

qidv (3.2.30)

Se puede entonces sustituir la ecuacion 3.2.22 dentro de la ecuacion 3.2.30, para de

esa forma obtener la ecuacion 3.2.31; en ella qs,d representa el valor de la densidad de

carga normalizada qi en el extremo final fuente o drenaje del canal.

if,r =

∫ qs,d

0

(2qi + 1)dqi = q2s,d + qs,d (3.2.31)

Se puede entonces despejar qs,d de la ecuacion 3.2.31, a partir de la formula general.

qs,d =

√1 + 4if,r − 1

2(3.2.32)



La ecuacion 3.2.32 puede introducirse entonces en la relacion de voltaje-densidad de

carga de la ecuacion 3.2.24, para finalmente obtener la ecuacion 3.2.33.

vp − vs,d =√

1 + 4if,r + ln(√

1 + 4if,r − 1)− (1 + ln2) (3.2.33)

Esta expresion general de la relacion corriente-voltaje es proyectada en la curva (a) de

la Figura 3.6, al obtener los voltajes a partir de la corriente. En esta figura tambien

se muestra la aproximacion en inversion fuerte (curva b, if,r 1) y en inversion debil

(curva c, if,r 1). Al recordar que id = if − ir y que vp = (vg − vt0)/n, se puede

notar que la ecuacion 3.2.33 modela las caracterısticas estaticas del transistor desde

inversion debil hasta inversion fuerte, utilizando solo los parametros UT , VT0, Ispec y

n. Sin embargo, la ecuacion 3.2.33 no se puede invertir, con el fin de poder calcular

la corriente a partir de los voltajes, por lo cual se aproxima if,r como lo indica la

ecuacion 3.2.34, la cual es proyectada en la curva d de la Figura 3.6.

if,r = ln2(1 + exp(vp − vs,d

2)) (3.2.34)

Figura 3.6: Corriente de delantera o de reversa normalizada; (a) a partir del modelo de carga 3.2.31;(b) aproximacion en inversion fuerte; (c) aproximacion en inversion debil; (d) a partir de la ecuacionde interpolacion 3.2.31 [17].

3.2.2.4. Modos de operacion y coeficiente de inversion

Los posibles modos de operacion del transistor MOS dependen de los valores que

IF e IS tomen. Estos modos son descritos en el plano (if , ir) mostrado en la Figura

3.7. A pesar de que los regımenes de inversion debil y fuerte estan separados por uno



de inversion moderada, se asumira que if,r = 1 (IF,R = Ispec) representa el lımite entre

inversion debil y fuerte, con el fin de simplificar.

De tal forma que si if > 1 e ir > 1, ambas componentes estan en inversion fuerte

por lo que el transistor esta en modo lineal. Por otra parte, si if > 1 e ir < 1, el

componente de corriente inversa ir(vd) es despreciable y la corriente no aumenta mas

con respecto al voltaje de drenaje; a pesar de eso, el transistor sigue en inversion

fuerte, pero en el modo saturacion directa. En contraste, si ir > 1 e if < 1, el

componente de corriente directa if (vs) es despreciado y, por lo tanto, la corriente no

incrementa mas con respecto al voltaje de fuente; sin embargo, el transistor sigue

en inversion fuerte, pero en modo de saturacion inversa. Si if < 1 e ir < 1, se dice

entonces que el transistor opera en inversion debil.

Figura 3.7: Modos de operacion del transistor MOS [17].

El nivel global de inversion del transistor puede ser caracterizado por su coeficiente

de inversion IC, el cual sera equivalente al maximo entre las funciones if e ir. De

esta forma que cuando IC 1 el transistor estara operando en inversion debil, en

inversion fuerte cuando IC 1 y en inversion moderada cuando IC ∼= 1.

IC = (if , ir) (3.2.35)

3.2.2.5. Corriente de drenaje en inversion fuerte

En inversion fuerte, debido a que la densidad de carga movil inversa en el canal

aumenta, se tiene que ln(qi) 2qi. Esto quiere decir que la relacion carga-voltaje en

3.2.24 puede modificarse de la forma indicada en la ecuacion 3.2.36; de esta forma se

obtiene una ecuacion que relaciona la densidad de carga con el voltaje en el canal, en



inversion fuerte.

qi =vp − v

2(3.2.36)

Para conocer las componentes de corriente, es necesario integrar la densidad de carga

inversa descrita en la ecuacion 3.2.36 como es indicado por la ecuacion 3.2.30.

if,r =

∫ ∞vs,d

(vp − v

2)dv

= (vpv

2− v2

4)|∞vs,d

=v2s,d

4− vpvs,d

2

(3.2.37)

La forma denormalizada de la ecuacion 3.2.37 es mostrada en la ecuacion 3.2.38.

IF,R = Ispec(V 2S,D

4U2T

− VPVS,D2U2

T

)

= nµCoxW

2L(V 2

S,D − 2VPVS,D)

(3.2.38)

Con la ecuacion 3.2.38 se puede entonces definir ID.

ID = IF − IR

= nµCoxW

2L[V 2S − 2VPVS − V 2

D + 2VPVD]

= nµCoxW

2L[(VP − VS)2 − (VP − VD)2]

= nµCoxW

2L[(VG − VT0 − nVS)2 − (VG − VT0 − nVD)2]

(3.2.39)

Ademas, si el voltaje de compuerta en la ecuacion 3.2.39 es reducido por debajo

de VT0 + nVD (correspondiente a VD > VP ), el componente de corriente inversa se

vuelve despreciable y el transistor entra en saturacion directa (ID = IF ); ID puede

aproximarse de la siguiente forma.

ID = µCoxW

2nL(VG − VT0 − nVS)2 (3.2.40)



3.2.2.6. Corriente de drenaje para un caso general

Para un caso general, la expresion normalizada de las componentes de corriente

es descrita por la aproximacion 3.2.34; su forma desnormalizada es la siguiente.

IF,R = Ispecln2[1 + exp(

VP − VS,D2UT

)] (3.2.41)

De este modo se puede obtener ID para un caso general.

ID = Ispecln2[1 + exp(VP − VS

2UT)]− ln2[1 + exp(

VP − VD2UT

)] (3.2.42)

Si se considera la definicion de VP descrita por la ecuacion 3.2.14, ID se reescribirıa

de la siguiente forma.

ID = Ispecln2[1 + exp(VG − VT0 − nVS

2nUT)]− ln2[1 + exp(

VG − VT0 − nVD2nUT

)] (3.2.43)

3.2.2.7. Corriente de drenaje en inversion debil

Los componentes de la corriente de drenaje en inversion debil pueden obtenerse

al integrar la densidad de carga descrita por la ecuacion 3.2.25 de la forma indicada

por la ecuacion 3.2.30, obteniendo de esa forma la ecuacion 3.2.44; la ecuacion 3.2.45

expresa las componentes de corriente de forma desnormalizada. La ecuacion 3.2.44 es

proyectada en la curva c de la Figura 3.6.

if,r =

∫ ∞vs,d

exp(vp − v)dv

= −exp(vp − v)|∞vs,d= exp(vp − vs,d)

(3.2.44)

IF,R = Ispecexp(VP − VS,D

UT) (3.2.45)

Hay que recordar que estas dos ecuaciones son solo validas cuando IC 1. De esta

forma, con la ecuacion 3.2.44 se puede definir a ID (al considerar la definicion de

VP en 3.2.15) como es mostrado en la ecuacion 3.2.46. En esta ecuacion, el termino

correspondiente a la componente de reversa se vuelve despreciable tan pronto como



VD exceda la magnitud de VS.

ID = IF − IR

= Ispec[exp(VP − VSUT

)− exp(VP − VDUT

)]

= Ispec[exp(VG − VT0

nUT− VSUT

)− exp(VG − VT0

nUT− VDUT

)]

= Ispec[exp(VG − VT0

nUT)exp(

−VSUT

)− exp(VG − VT0

nUT)exp(

−VDUT

)]

= Ispecexp(VG − VT0

nUT)[exp(

−VSUT

)− exp(−VDUT

)]

(3.2.46)

Hay que mencionar que el factor n representa el efecto del divisor formado por la

capacitancia de compuerta-superficie del canal (CG−si) y la capacitancia de empobre-

cimiento (Cdep), cuando el dispositivo opera en inversion debil.

La ecuacion 3.2.46 puede ser reescrita al agrupar la dependencia de Ispce con

respecto de VT0, como es mostrado en la ecuacion 3.2.47. En esta ecuacion ID0 =

Ispecexp(−VT0

nUT); a este termino se le define como la corriente residual de drenaje en

saturacion para VG = VS = 0. Tambien es llamada corriente de fuga del canal, en

circuitos digitales CMOS. Esta se incrementa de forma exponencial cuando el voltaje

de umbral (VT0) disminuye.

ID = ID0exp(VGnUT

)[exp(−VSUT

)− exp(−VDUT

)] (3.2.47)

3.2.3. Caracterısticas de pequena senal

En diseno analogico, es comun el estudio y diseno de los circuitos electronicos a

traves de su analisis de pequena senal. En este tipo de analisis los transistores MOS

son representados por su circuito equivalente de pequena senal, el cual esta compuesto

por diversos elementos electronicos; los principales son: la transconductancia (gmg), la

resistencia de salida (ro) y las capacitares (intrınsecos y extrınsecos). En las siguientes

secciones se discuten las caracterısticas de estos elementos, cuando el MOS opera en

la region de inversion debil.



3.2.3.1. Transconductancias

Debido a la forma en que el modelo EKV considera a las terminales de drenaje,

compuerta y fuente del transistor MOS, este define que las pequenas variaciones de

voltaje en cualquiera de las tres terminales ocasionaran variaciones en la magnitud

de la corriente de drenaje. Por lo tanto, define una transconductancia por cada una

de estas terminales.

gmg ≡∂ID∂VG

(3.2.48)

gms ≡ −∂ID∂VS

(3.2.49)

gmd ≡∂ID∂VD

(3.2.50)

Con las transconductancias definidas en las ecuaciones 3.2.48, 3.2.49 y 3.2.50 se pue-

den obtener las variables de pequena senal gm, gmbs y gds; la importancia de lo

anterior radica en el hecho de que estos parametros de pequena senal son los tra-

dicionalmente utilizados en el diseno de circuitos analogicos en los que la terminal

de fuente es considerada como el nodo de referencia. Las ecuaciones 3.2.51, 3.2.53 y

3.3.28 indican la forma en que lo antes mencionado puede realizarse.

gm ≡ ∂IDS∂VGS

= gmg (3.2.51)

gds ≡∂IDS∂VDS

= gmd (3.2.52)

gmbs ≡∂IDS∂VBS

= gms − gmg − gmd (3.2.53)

Uno de los parametros mas importantes del transistor MOS es la transconductan-

cia gm. En el caso de inversion fuerte, esta puede obtenerse al evaluar la diferencial

parcial de 3.2.40 con respecto de VGS, como ha sido indicado por 3.2.51. Es enton-

ces que la transconductancia, de un transistor MOS operando en inversion fuerte, es

descrita por la ecuacion 3.2.54.

gm = µCoxW

2nL

∂(VG − VT0 − nVS)2

∂VGS

= µCoxW

nL(VG − VT0 − nVS)

(3.2.54)



Por otra parte, en inversion debil, a la ecuacion 3.2.46 se le debe evaluar su dife-

rencial parcial, de modo que la transconductancia de un transistor MOS operando

en inversion debil es descrita por la ecuacion 3.2.55. Esta ecuacion nos dice que la

transconductancia de un transistor operando en inversion debil depende directamente

de la corriente a traves del transistor. Ademas, nos dice que gm no puede controlarse

directamente a traves de parametros de diseno, mas alla de la cantidad de corriente

que se haga pasar a traves del transistor. Lo anterior debido al hecho de que el di-

senador de circuitos integrados no puede modificar las magnitudes de los parametros

n y UT , ya que estos dependen del proceso de fabricacion.

gm = Ispec[exp(−VSUT

)− exp(−VDUT

)]∂exp(VG−VT0

nUT)

∂VG

= Ispec[exp(−VSUT

)− exp(−VDUT

)]exp(VG − VT0

nUT)

1

nUT

=IDnUT

(3.2.55)

Vale la pena mencionar que las ecuaciones que definen a los parametros gmbs y gds,

pueden obtenerse de una forma similar.

3.2.3.2. Resistencia de salida

Otro de los parametros mas utilizado en el diseno de circuitos analogicos es el de

la resistencia de salida (ro) del transistor MOS; este puede obtenerse al invertir la

derivada parcial de ID con respecto de VD, como se indica en la ecuacion 3.2.56.

ro =∂ID∂VD

−1

(3.2.56)

Para el caso de inversion debil, ro es definida en la ecuacion 3.2.57, considerando

al nodo de fuente como referencia (es decir, VS = 0).

ro =UT

Ispecexp(VG−VT0

nUT)exp(−VD

UT)

(3.2.57)



3.2.3.3. Capacitancias

Para frecuencias menores a µUT/L2, el comportamiento dinamico del transistor

puede ser modelado por medio de los capacitores que son comunmente anadidos al

modelo de pequena senal. Por una parte estan los capacitores intrınsecos, los cuales

se deben a la carga almacenada en el canal. Cada uno de estos es una fraccion del

capacitor compuerta-superficie del canal (CG−si) y son dependientes de los niveles

de polarizacion del transistor. Por otra parte, los capacitores extrınsecos son los que

corresponden a las uniones en las difusiones de drenaje y fuente, ası como tambien

a los capacitores de traslape entre la compuerta y ambas difusiones. El valor de los

capacitores extrınsecos es independiente de la corriente de drenaje.

En inversion debil, la mayorıa de los capacitores intrınsecos pueden despreciarse,

sı el canal no es muy largo. El unico capacitor que se debe de considerar es el de

compuerta-substrato (CGB). Este es producido por la conexion en serie de CG−si y la

capacitancia de empobrecimiento (Cdep). CGB es descrito en la ecuacion 3.2.58 y es

menor a CG−si. Los capacitores CG−si y Cdep son descritos por las ecuaciones 3.2.59

y 3.2.60.

CGB =CdepCG−siCdep + CG−si

=n− 1

nCG−si (3.2.58)

CG−si = WLCox (3.2.59)

Cdep =εsiWdep

(3.2.60)

Hay que mencionar que el capacitor Cdep esta conformado por la superficie del canal

y el substrato, los cuales juegan el papel de las placas paralelas, y la region de em-

pobrecimiento, la cual separa a las placas y juega el papel de dielectrico. En 3.2.60

Wdep representa el grosor de esta region.

3.2.4. Consideraciones con el modelo EKV

Como se ha mencionado anteriormente, el modelo del transistor EKV proyecta de

manera adecuada el funcionamiento de los transistores MOS a lo largo de todas sus

regiones de operacion. Sin embargo, deben de tomarse en cuenta algunos detalles, para

utilizarlo de manera adecuada. En especıfico, en las siguientes secciones de discutiran



detalles relacionados al factor de pendiente n y la simulacion del modelo EKV.

3.2.4.1. Factor de pendiente n

Hasta ahora se ha explicado como es que el modelo EKV describe las principales

caracterısticas de un transistor MOS funcionando en sus distintas regiones de opera-

cion, de forma que se dispone de ecuaciones que son capaces de describir su corriente

de drenaje (ID), su transconductancia de pequena senal (gm) o su resistencia de salida

(ro). Estas ecuaciones solo requieren de algunos parametros tecnologicos y magnitudes

de voltaje, para proporcionar una cantidad estimada de las magnitudes que represen-

tan. Sin embargo, uno de los parametros necesarios para realizar estas estimaciones

es dependiente del proceso de fabricacion, de las dimensiones del transistor y de los

niveles de voltaje en sus terminales. Este parametro es el factor n.

Debido a que el factor n depende de tantas variables, resulta difıcil realizar una

estimacion de su valor, basandose solo en las ecuaciones que lo describen. Una de estas

ecuaciones es 3.2.17. En esta ecuacion, n depende en gran medida de Ψ0 y de VP ; es

difıcil definir el valor de estos dos parametros, debido a que dependen fuertemente del

punto de operacion del dispositivo. Ademas, se ha reportado que la ecuacion 3.2.17

no es muy precisa cuando alguna de las uniones del dispositivo MOS es polarizada de

forma directa [7].

Por otra parte, tambien es posible obtener una ecuacion que describa al factor n,

en base a la ecuacion 3.2.58; esto solo sera valido cuando el dispositivo opere en la

region de inversion debil. Del modo que al despejar n de 3.2.58, se obtiene la siguiente.

n = 1 +CdepCG−si

(3.2.61)

Para esta ecuacion, el valor de la capacitancia Cdep puede obtenerse a partir de la

ecuacion 3.2.59, mientras que el de Cdep a traves de 3.2.60. El problema es la dificultad

al estimar el grosor de la zona de empobrecimiento por debajo de la superficie del

dispositivo MOS.

Otra forma de conocer el valor del factor n de un transistor MOS, es por medio

de la caracterizacion de su curva IDS vs VGS. Debido a que este factor esta fuerte-

mente ligado a la pendiente que presenta esta curva al ser representada en formato

logarıtmico, cuando el transistor MOS opera en inversion debil es posible estimar

el valor de n a partir de la caracterizacion de su corriente IDS. Para explicar a de-



talle como se puede determinar el valor de n, se tomara como referencia la curva

IDS vs VGS mostrada en la Figura 3.8; esta corresponde a un transistor NMOS del

proceso On Semi C5/MOSIS 500nm con VDS = 0·1V , y dimensiones W = 5·4µm

y L = 0·9µm. Ademas, en este proceso de fabricacion, Cox = 0·002466471429 Fm2 y

µ = 0·04551710634 m2

V seg[6].

Figura 3.8: Curva IDS vs VGS de un transistor NMOS; W = 5·4µm, L = 0·9µm, VDS = 0·1V .

Comunmente, la curva IDS vs VGS es utilizada para obtener el VT0 del dispositivo;

en este caso VT0 ≈ 0·7754V . Sin embargo, hay que mencionar que en la Figura 3.8,

el eje de las ordenadas se presenta en formato logarıtmico. La razon de esto es por

que en esta representacion, la curva IDS vs VGS presenta una pendiente constante,

en la zona de la curva que corresponde a un funcionamiento del transistor MOS en

inversion debil. La forma de la curva en la region de inversion debil se debe a que la

corriente del transistor MOS en esta region de operacion muestra un comportamiento

exponencial.

Entonces, se puede estimar el valor del factor n, para la region de inversion debil,

al considerar cuanto cambio de voltaje en VG produce un cambio de un orden de

magnitud en la corriente ID del dispositivo MOS, dentro de la region de inversion

debil [18]. Por lo tanto, se evalua el cambio en la corriente de drenaje con respecto

al voltaje de compuerta utilizando la ecuacion 3.2.46 (la cual representa la corriente



de drenaje en inversion debil) y de ese modo se obtiene la ecuacion 3.2.62. Se toma

entonces como referencia la curva en la Figura 3.8 y se obtiene a partir de ella el

factor n del transistor NMOS al que representa, para la region de operacion que ha

sido delimitada en la estimacion.

10IDID

=Ispecexp(

VG1−VT0

nUT)[exp(−VS

UT)− exp(−VD

UT)]

Ispecexp(VG2−VT0

nUT)[exp(−VS

UT)− exp(−VD

UT)]

10 =exp(VG1−VT0

nUT)

exp(VG2−VT0

nUT)

10 = exp(VG1 − VG2

nUT)

ln(10) =VG1 − VG2

nUT

n =∆VG

UT ln(10)= S−1

sub (3.2.62)

De a cuerdo con la informacion mostrada, el cambio en VGS que corresponde a

un cambio de un orden de magnitud en IDS (de 10nA a 100nA) es de 0·105V . Por lo

que de acuerdo a 3.2.62, n = 1·7675, para la region contemplada por la estimacion.

Con el fin de verificar que el valor de n obtenido sea adecuado, se realizo el calculo de

IDS (utilizando la ecuacion 3.2.46) del transistor para diferentes puntos de operacion

dentro de la region de inversion debil y se compararon los resultados obtenidos con

las mediciones mostradas en la Figura 3.8; los resultados obtenidos se muestran en la

Tabla 3.1.

VGS IDSMedIDSCal

0.44529V 1nA 1.114nA

0.54533V 10nA 9.996nA

0.56342V 15nA 14.863nA

0.65033V 100nA 99.955nA

0.65479V 110nA 110.225nA

0.7V 287.61nA 297.061nA

Tabla 3.1: Comparacion entre los valores de IDS medidos (a partir de la curva IDS vs VGS en lafigura 3.8) y calculados (utilizando la ecuacion 3.2.46 y n = 1·7678) de transistor NMOS; W = 5·4µm,L = 0·9µm, VDS = 0·1V .

De acuerdo a los datos mostrados en la Tabla 3.1, en un rango de corrientes que



va de 1nA hasta 110nA, los valores de IDS arrojados por la ecuacion 3.2.46 (con

n = 1·7678) se aproximan al proporcionado por las mediciones realizadas a la curva

IDS vs VGS en la Figura 3.8. Sin embargo, con forme el voltaje VGS incrementa y sale de

la region de evaluacion planteada, los datos arrojados por la ecuacion 3.2.46 comienzan

a divergir de los proporcionados por las mediciones. Lo anterior se puede apreciar al

comparar el valor de IDS para VGS = 0·7V , en donde ya existe una diferencia de 10nA

entre el valor estimado y el medido. Esta diferencia se debe al hecho de que el valor de

n cambia con respecto a VGS y a la region de operacion del transistor. Por lo tanto, el

valor de n debe estimarse para cada region de operacion del transistor NMOS para la

cual se planea estimar sus parametros, ya que como se puede observar, incluso dentro

de la misma region de inversion debil, el factor n tiene valores diferentes [19].

A pesar de lo anterior, si se va trabajar con los transistores operando en inversion

debil, es posible elegir un transistor con dimensiones definidas (W y L) y utilizarlo

como transistor unitario o base. Entonces, a ese transistor unitario se le caracteri-

zara su factor n dentro de la region de inversion debil en la cual se va a utilizar; es

decir, se obtendrıa el factor n dentro del rango de corrientes en subumbral en el cual

va a operar. De esta forma, si se desea aproximar a una cantidad de corriente IDS en

especıfico, lo que se harıa es estimar cuantos transistores unitarios deben conectarse

en paralelo para alcanzar esa corriente o un valor cercano a ella. Algo similar se harıa

para estimar gm y ro, mientras que las capacitancias parasitas tendrıan que estimarse

de acuerdo a la distribucion geometrica que tengan los dispositivos. De tal modo que

las magnitudes IDS, gm y ro de un transistor MOS conformado por M transistores

conectados en paralelo, se definirıan por las ecuacion es 3.2.63, 3.2.64 y 3.2.65.

IDSM= MIspecexp(

VG − VT0

nUT)[exp(

−VSUT

)− exp(−VDUT

)] (3.2.63)

gmM =IDSM

nUT(3.2.64)

roM =UT

MIspecexp(VG−VT0

nUT)exp(−VD

UT)

(3.2.65)



3.2.4.2. Simulacion

Como fue antes mencionado, el modelo EKV se ideo para utilizarlo en el diseno

de circuitos electronicos que funcionaran con sus transistores MOS operando en las

regiones de inversion debil y moderada. Sin embargo, no muchos fabricantes de cir-

cuitos integrados proporcionan modelos de simulacion del transistor MOS basados en

el modelo EKV para sus distintos procesos de fabricacion. En su lugar, los fabrican-

tes suelen utilizar el modelo BSIM de manera estandar. Ademas, la caracterizacion

de estos procesos se enfoca en proporcionar caracterısticas utiles para el diseno de

circuitos digitales, pero no se enfocan en las necesidades del diseno analogico.

Vale la pena comentar que se ha comprobado que ambos modelos del transistor

modelan de manera aceptable las caracterısticas del transistor MOS en las regiones

de inversion debil y fuerte. Pero, el modelo EKV proyecta de mejor forma el compor-

tamiento del transistor en la zona de transicion que hay entre la region de inversion

debil y la region de inversion fuerte para los parametros IDS y gm [20]. Sin embargo,

ambos modelos fallan en estimar la resistencia de salida (ro) del transistor [20].

Para realizar el diseno de un circuito basado en transistores MOS operando en

las regiones de inversion debil y moderada, se recomienda entonces investigar si el

fabricante que brinda el acceso al proceso de fabricacion a utilizar, proporciona los

modelos del transistor MOS adecuados para esas regiones de operacion.

Lo anterior no significa que las ecuaciones del modelo EKV no puedan utilizarse

para estimar el desempeno de un transistor cuya simulacion es realizada con otro

modelo, sino que si otro modelo es utilizado (ya sea EKV o BSIM) en las regiones de

inversion debil y moderada, puede haber discrepancias entre los resultados obtenidos

en simulacion y el obtenido al caracterizar el circuito integrado ya fabricado.

En el caso del proceso de fabricacion On Semi C5/MOSIS 500nm, el fabricante

proporciona los datos del transistor MOS utilizando el modelo BSIM3v3.1 y declara

que la caracterizacion de este no esta optimizada para la region de inversion debil. Sin

embargo, debido a que se tiene acceso a la fabricacion de prototipos con este proceso

de fabricacion, se opto por utilizarlo.


3.3 Logica SCL/CML operando en inversion debil 73

3.3. Logica SCL/CML operando en inversion debil

Como fue mencionado en el capıtulo anterior, las celdas logicas basadas en el estilo

logico SCL/CML suelen utilizarse en aplicaciones de alta velocidad. En consecuencia,

estas estructuras suelen funcionar con algunos de sus transistores operando en la

region de inversion fuerte y otros en la de inversion debil, considerando que a traves

de los transistores que operan en la region de inversion debil no circula corriente. Sin

embargo, lo anterior es una simplificacion, ya que la corriente a traves de un transistor

operando en la region de inversion debil es diferente de 0A, pero, debido a que en

aplicaciones de alta velocidad la corriente ITail de las estructuras SCL/CML suele ser

muy alta, el considerar como nula a la corriente que circula a traves de los transistores

que operan en inversion debil, resulta ser practico.

Como se menciono con anterioridad, las celdas logicas SCL/CML no son estruc-

turas que deban utilizarse exclusivamente en aplicaciones alta velocidad, sino que

tambien pueden utilizarse en sistemas electronicos que requieran de un bajo consumo

energetico, robustez al ruido y que no exijan una velocidad de operacion elevada; el

modulo digital integrado de un IMED es un sistema con dichos requerimientos.

Para lograr que una celda logica SCL/CML reduzca su consumo energetico, una

de las primeras modificaciones a realizar serıa reducir la magnitud del voltaje V DD

de polarizacion de las celdas. Esto reducira la disipacion de potencia de las celdas

SCL/CML sin afectar su velocidad de operacion. Lo anterior sera valido siempre y

cuando la nueva magnitud de V DD de espacio a que todos los transistores en la

estructura SCL/CML esten adecuadamente energizados, es decir, que el voltaje VDS

de los transistores sea adecuado.

Otra opcion serıa reducir la corriente de polarizacion (ITail) de las celdas

SCL/CML, lo cual implicarıa un rediseno de las celdas logicas. En primera instancia,

al reducirse la corriente ITail, el nivel de voltaje Vsw de la estructura sera reducido.

Por tanto, la magnitud de los resistores de carga (R1,2) debe ser replanteada, con el

fin de mantener la misma magnitud de Vsw. Ademas, si se reduce demasiado la can-

tidad de corriente de una estructura SCL/CML dada (p.e. ITailnew = ITailold/10), los

transistores NMOS en sus pares diferenciales quedaran sobrados, es decir su tamano

sera mucho mas grande que el necesario para hacer circular una menor corriente ITail.

Esto implica que el retardo de la celda sera mayor, en comparacion al que se tendrıa

si se utilizaran menores dimensiones del transistor, debido a que las capacitancias



parasitas de los transistores afectaran mas. Sin embargo, si la reduccion de la corrien-

te ITail no es drastica y no se busca lograr una frecuencia de operacion muy elevada,

el replantear la magnitud de los resistores de carga (R1,2) podrıa ser suficiente.

Otra posibilidad serıa el reducir la corriente de polarizacion ITail, al grado de

que todos los transistores dentro de la compuerta SCL/CML operen en la region

de inversion debil. Lo anterior implica que se esta haciendo un intercambio entre un

menor consumo energetico a costa de una reduccion de la velocidad de operacion. Esta

fue la aproximacion de diseno tomada en este trabajo y que ha sido anteriormente

reportada en [7] y [8].

En las siguientes subsecciones se describiran las caracterısticas de las estructuras

SCL/CML operando en inversion debil y las implicaciones de esto. Al igual que en

el capıtulo 2, se utilizara a la compuerta logica NOT/Buffer (mostrada en la Figura

2.6 ) como referencia para la explicacion del comportamiento de las estructuras logi-

cas basadas en el estilo SCL/CML, cuando sus transistores operan en la region de

inversion debil.

3.3.1. Relacion VIndif − Idif

Una de las caracterısticas de las estructuras SCL/CML es que el control de la

corriente (Idif ) que circula a traves de ellas se realiza por medio de un voltaje de

entrada diferencial (VIndif ). De modo que una ecuacion que describa esta relacion

puede ser de gran utilidad al momento de comprender a profundidad el funcionamiento

de estas estructuras. Para plantear esta ecuacion debe de tomarse en cuenta que en la

region de inversion debil, la corriente de drenaje de un transistor NMOS es descrita

por medio de la ecuacion 3.2.46. De modo que las corrientes de drenaje, en inversion

debil, de los transistores M1 y M2 en la Figura 2.6 estarıan definidas de la siguiente

forma.

IDM1= Ispecexp(

VIn+ − VT0

nUT)exp(

−VSUT

) e IDM2= Ispecexp(

VIn− − VT0

nUT)exp(

−VSUT

)

(3.3.1)

Con estas definiciones de IDM1e IDM2

, se puede plantear una ecuacion que defina

a ITail en base a ellas.



ITail = IDM1+ IDM2

= Ispecexp(VIn+ − VT0

nUT)exp(

−VSUT

) + Ispecexp(VIn− − VT0

nUT)exp(

−VSUT

)

= Ispecexp(−VSUT

)[exp(VIn+ − VT0

nUT) + exp(

VIn− − VT0

nUT)]

(3.3.2)

Es entonces que, a partir de la ecuacion 3.3.2 se puede despejar el termino exp(−VSUT

)

y con el replantear las ecuaciones que describen a IDM1e IDM2

.

exp(−VSUT

) =ITail

Ispce[exp(VIn+−VT0

nUT) + exp(VIn−−VT0

nUT)]

(3.3.3)

IDM1=

ITailexp(VIn+−VT0

nUT)

exp(VIn+−VT0


nUT)

e IDM2=

ITailexp(VIn−−VT0

nUT)

exp(VIn+−VT0


nUT)

(3.3.4)

Con las definiciones de IDM1e IDM2

de la ecuacion 3.3.4, se puede entonces pro-

poner una ecuacion que defina a Idif .

Idif = IDM1− IDM2

= ITail[exp(VIn+−VT0

nUT)− exp(VIn−−VT0

nUT)

exp(VIn+−VT0


nUT)]

(3.3.5)

La ecuacion 3.3.5 puede manipularse al multiplicar su numerador y denominador,

por el termino exp(VT0−0·5VIn+−0·5VIn−nUT

).

Idif = ITail[exp(VIn+−VT0

nUT)− exp(VIn−−VT0

nUT)

exp(VIn+−VT0


nUT)][exp(VT0−0·5VIn+−0·5VIn−

nUT)

exp(VT0−0·5VIn+−0·5VIn−nUT

)]

= ITail[exp(0·5VIn+−VIn−

nUT)− exp(−0·5VIn+−VIn−

nUT)

exp(0·5VIn+−VIn−nUT

) + exp(−0·5VIn+−VIn−nUT

)]

(3.3.6)

La ecuacion 3.3.6 puede simplificarse mediante el uso de la definicion hiperbolica



tanh(x) = exp(x)−exp(−x)exp(x)+exp(−x)

y de esa forma obtener la ecuacion 3.3.7 [21].

Idif = ITailtanh(0·5VIn+ − VIn−

nUT)

= ITailtanh(VIndif2nUT

)

(3.3.7)

Como se puede observar, la ecuacion 3.3.7 relaciona de forma directa a la corriente

diferencial (Idif ) de la estructura SCL/CML basica, con su voltaje de entrada diferen-

cial (VIndif ). Esta ecuacion puede ser normalizada al considerar la transconductancia

(gmeq) de un transistor NMOS operando en inversion debil y con su ID = ITail/2,

como fue realizado en la ecuacion 3.3.8. Esta ecuacion es proyectada en la Figura 3.9.

IdifITail

= tanh(VIndifgmeq

ITail) (3.3.8)

Relación VIndif - I dif

VIndif gmeq / ITail

I d

if /

I Tail

Buffer NOT

Figura 3.9: Relacion VIndif - Idif del circuito digital NOT/Buffer SCL/CML operando en la region deinversion debil; grafico correspondiente a la ecuacion 3.3.8

De forma alternativa, la ecuacion 3.3.7 puede utilizarse para expresar la relacion

que existe entre VIndif y VOutdif .

VOutdif = R1,2ITailtanh(VIndif2nUT

) (3.3.9)

Vale la pena mencionar que los procedimientos antes presentados consideran que



la estructura SCL/CML basica esta operando como un Buffer logico, ya que se es-

tablecio que Idif = IDM1−IDM2. Para considerar a la funcion logica NOT, se debe

establecer que Idif = IDM2−IDM1y de este modo se definirıa la corriente diferencial

de la funcion logica NOT (IdifNOT), la cual es descrita por la ecuacion 3.3.10 y es

mostrada en la Figura 3.9. Por lo tanto, el voltaje de salida diferencial de la funcion

logica NOT estarıa definido por la ecuacion 3.3.11.

IdifNOT= ITailtanh(

−VIndif2nUT

) (3.3.10)

VOutdifNOT= R1,2ITailtanh(

−VIndif2nUT

) (3.3.11)

3.3.2. Consideraciones de diseno y estimacion de desempeno

Para poder implementar circuitos digitales SCL/CML que operen en la region de

inversion debil, de forma adecuada, es necesario tomar en cuenta algunos detalles

relacionados con el funcionamiento de estos. En las siguientes secciones se indican

algunas consideraciones que deben de tomarse con respecto a Vsw, gmdif , el margen

de ruido, los resistores de carga, circuito Replica Bias, el producto potencia-retardo

y la magnitud mınima de la corriente ITail.

3.3.2.1. Consideracion con Vsw

La ecuacion 3.3.8 puede utilizarse para estimar el nivel de voltaje que debe alcanzar

VIndif para que la corriente ITail sea totalmente desviada de una rama a otra y de

ese modo, cambiar el valor logico a la salida de la estructura SCL/CML. El hecho de

que la corriente ITail sea totalmente totalmente desviada de una rama a otra, implica

queIdifITail

= ±1. Por lo que en este caso, la ecuacion 3.3.8 es equivalente a ±1 y de esa

forma puede despejarse con respecto a VIndif , como es realizado en la ecuacion 3.3.12.

VIndif =ITailtanh

−1(±1)

gmeq

= 2nUT tanh−1(±1) (3.3.12)

La ecuacion 3.3.12 indica algo muy importante; especifica es que la corriente ITail

de la estructura SCL/CML basica no puede ser completamente desviada de una rama

a otra. Lo anterior se debe a que el termino tan−1(±1) es indefinido. Por lo tanto, no

se puede alcanzar un valor para VIndif que desvie completamente a ITail de una rama



principal a otra. Sin embargo, lo anterior no implica que sea imposible desviar una

gran porcion de ITail entre las ramas principales de la estructura. Por ejemplo, para

desviar aproximadamente el 96 % de ITail de una rama a otra, VIndif ≈ ±4nUT ; esto

se puede apreciar en la Figura 3.9, ya que cuando el eje de las abscisas equivale a

±2, VIndif = ±4nUT eIdifITail

= ±0·96. En base al ejemplo anterior, se recomienda que

el voltaje de excursion de senal simple mınimo (Vswmin) de las estructuras digitales

SCL/CML que operan en la region de inversion debil sea:

Vswmin> 4nUT (3.3.13)

De acuerdo a la ecuacion 3.3.13, el valor mınimo aceptable del voltaje de swing,

de los circuitos SCL/CML operando en la region de inversion debil, depende del

proceso de fabricacion solo a traves del factor n y es independiente de voltaje de

umbral de los dispositivos NMOS. Esto significa que la operacion de conmutacion de

los transistores NMOS y, en consecuencia, la velocidad de operacion en la region de

inversion debil, tiene poca dependencia por parte de las variaciones de proceso. Por

lo tanto, mientras la corriente ITail sea mucho mayor que las corrientes de fuga en la

estructura SCL/CML y, la impedancia de salida (ro) de los dispositivos NMOS sea

mucho mas grande que la de los resistores de salida (R1,2), la topologıa SCL/CML

puede operar adecuadamente como circuito logico, inclusive en procesos tecnologicos

con dimensiones submicrometricas [7].

El objetivo de que un circuito digital SCL/CML que opera en inversion debil, siga

la recomendacion mostrada en la ecuacion 3.3.13, es que este sea capaz de desviar casi

la totalidad de la corriente ITail del circuito subsecuente a el. La ecuacion 3.3.13 esta-

blece que la ganancia de un circuito SCL/CML dado, debe de ser lo suficientemente

alta para que este pueda operar con un aceptable margen de ruido.

3.3.2.2. Consideraciones con gmdif

Otro parametro importante de la estructura NOT/Buffer SCL/CML que puede

obtenerse a partir de la su corriente Idif , definida en 3.3.7, es su transconductancia di-

ferencial (gmdif ); esta se define como la razon de cambio de Idif con respecto de VIndif .

En las ecuaciones 3.3.14 y 3.3.15 se definen las transconductancias de la estructura

basica SCL/CML para sus operaciones logicas Buffer y NOT, respectivamente.



gmdif =∂Idif∂VIndif

= ITail∂tanh(

VIdif2nUT

)

∂VIndif

= ITail

∂sinh(

VIdif2nUT

)

cosh(VIdif2nUT

)

∂VIndif

=ITail2nUT

cosh2(VIdif2nUT

)− sinh2(VIdif2nUT

)

cosh2(VIdif2nUT

)

=gmeq

cosh2(VIdif2nUT

)

(3.3.14)

gmdifNOT=

−gmeq

cosh2(VIdif2nUT

)(3.3.15)

Al conocer una expresion que describa a la transconductancia de la estructura

SCL/CML, es posible determinar su ganancia, de la cual depende el margen de ruido

de la compuerta logica. Las ecuaciones 3.3.16 y 3.3.17 describen las ganancias de la

estructura basica SCL/CML cuando esta opera como elemento logico Buffer y NOT,

en inversion debil.

Av =R1,2gmeq

cosh2(VIdif2nUT

)=

R1,2ITail

2nUT cosh2(VIdif2nUT

)(3.3.16)

AvNOT=−R1,2gmeq

cosh2(VIdif2nUT

)=

−R1,2ITail

2nUT cosh2(VIdif2nUT

)(3.3.17)

3.3.2.3. Consideraciones con el margen de ruido

La palabra ruido, en el contexto de sistemas y circuitos digitales, se refiere a

variaciones de voltaje o corrientes no deseadas en los nodos logicos. Si la magnitud de

estas variaciones es demasiado grande, esta provocara errores logicos. Sin embargo,

si la amplitud del ruido a la entrada de cualquier circuito logico es menor que una

magnitud crıtica especificada, el ruido sera atenuado cuando pase a traves del circuito.

A esta cantidad crıtica se le conoce como margen de ruido; el margen de ruido es



utilizado para indicar el rango sobre el cual un circuito logico digital funcionara de

manera adecuada. De este modo la robustez al ruido de una circuito logico digital

dependera de la cantidad de ruido que pueda ser aplicado a la entrada antes de que

se presente una falla, y de cuanto ruido en realidad pueda acoplarse al circuito; el

primer factor es funcion en sı del circuito y el segundo del entorno a su alrededor [18].

Hay que mencionar que una caracterıstica de los sistemas digitales que funcionan

de manera adecuada, es que las senales logicas deseadas son restablecidas a plenitud y

sin errores. De esta forma el ruido no se acumula de una etapa logica a otra, a diferen-

cia del ruido en sistemas analogicos. Sin embargo, si el ruido logra modificar el estado

logico a la salida de un circuito digital de manera indeseada, el error sera transferido

a la siguiente etapa [18].

Al igual que en otros estilos logicos, el margen de ruido de los circuitos digitales

basados en el estilo SCL/CML puede estimarse a partir de su curva de transferencia

de voltaje. De esta curva se evalua el punto en el cual la ganancia del circuito digital

es equivalente a ±1 (para la estructura basica, 1 en el caso de la funcion Buffer y −1

para la funcion NOT), con el fin de determinar los niveles de voltaje VIndif y VOutdif

que le corresponden. Hay que mencionar que para una compuerta logica dada, su

ganancia es representada graficamente como la magnitud de la pendiente con la que

cuenta su curva de transferencia de voltaje.

Normalmente se definen dos margenes de ruido, estos son NMlow y NMhigh. En

muchos estilos logicos, la magnitud de estos dos margenes de ruido es diferente. Sin

embargo, debido a la curva de transferencia de los circuitos digitales SCL/CML es

simetrica, se define solo un margen de ruido (NMSCL/CML); por lo tanto:

NMSCL/CML = NMlow = NMhigh (3.3.18)

De modo que para definir el margen de ruido de un circuito digital SCL/CML

se puede elegir cualquier zona de transicion de la curva de transferencia, ya sea la

zona alta o baja de esta, y ahı determinar los niveles de voltaje utilizados en la

estimacion de NMSCLC/CML. Es entonces que la ecuacion 3.3.18 puede replantearse

en la forma descrita en la ecuacion 3.3.19. Para el caso especıfico de la estructura

NOT/Buffer SCL/CML, funcionando como inversor logico, su margen de ruido puede

determinarse a partir de la ecuacion 3.3.20 [8]; el margen de ruido de este circuito

logico es dependiente de su ganancia de voltaje, definida por la ecuacion 3.3.17, en el

caso de que opere en la region de inversion debil.



NMSCL/CML = NMhigh = VOH − VIH (3.3.19)

NMSCL/CML = |VOutdif (AvNOT)| − VIndif (AvNOT

) (3.3.20)

Para conocer el valor adecuado de VIndif (AvNOT), se establece que AvNOT

= −1.

Al establecer esta equidad en la ecuacion 3.3.17, se puede despejar el valor de

VIndif (AvNOT), obteniendo de ese modo la ecuacion 3.3.21.

−R1,2ITail

2nUT cosh2(VIndif

2nUT)

= −1

cosh2(VIndif2nUT

) =R1,2ITail

2nUT

cosh(VIndif2nUT

) =

√R1,2ITail

2nUT

VIndif (AvNOT) = 2nUT cosh

−1(

√R1,2ITail

2nUT) (3.3.21)

Ya con un valor conocido de VIndif (AvNOT) que corresponde a AvNOT

= −1, se

puede definir un valor para VOutdif (AvNOT); esto se logra al sustituir a la ecuacion

3.3.21 en 3.3.11, por lo que VOutdif (AvNOT) es definido en la ecuacion 3.3.22. Hay que

mencionar que para obtener la ecuacion 3.3.22 se utilizo la definicion trigonometrica

tanhcosh−1(x) =√x2−1x

, la cual es valida para |x| > 1; es valido utilizar esta

definicion ya que por diseno, R1,2ITail ≥ 4nUT .

VOutdif (AvNOT) = R1,2ITailtanh(

−VIndif2nUT

)

= −R1,2ITailtanhcosh−1(

√R1,2ITail

2nUT)

= −R1,2ITail

√1− 2nUT

R1,2ITail

(3.3.22)

Ya que se conocen las definiciones de 3.3.21 y 3.3.22, puede definirse a

NMSCL/CMLNOT wide forma especıfica, como se indica en la ecuacion 3.3.23.



NMSCL/CMLNOT wi= |VOutdif (AvNOT

)| − VIndif (AvNOT)

= R1,2ITail

√1− 2nUT

R1,2ITail− 2nUT cosh

−1(

√R1,2ITail

2nUT)

(3.3.23)

Otra forma de indicar el margen de ruido de un circuito logico digital es con

respecto del swing de voltaje con el que cuenten las senales que maneje el circuito,

a manera de porcentaje. En el caso de lo circuitos digitales SCL/CML, Vswdif =

2R1,2ITail, por lo que el margen de ruido relativo al swing logico de los circuitos

SCL/CML que operan en la region de inversion debil se indica en la ecuacion 3.3.24.

nmSCL/CMLNOT wi=NMSCL/CMLNOT wi

2R1,2ITail100 %

= [1

2

√1− 2nUT

R1,2ITail− nUTR1,2ITail

cosh−1(

√R1,2ITail

2nUT)]100 %

(3.3.24)

La ecuacion 3.3.24 nos dice que si aumentamos demasiado al termino R1,2ITail

dentro de ella, el maximo valor de nmSCL/CMLNOT wisera del 50 %; si se asigna un

valor de 0 al segundo termino en 3.3.24, el cual es indeterminado. Este valor de

nmSCL/CMLNOT wies ideal. Otro detalle importante que nos dicen las ecuaciones 3.3.23

y 3.3.24 es que el margen de ruido de la estructura SCL/CML NOT/Buffer solo puede

ser controlado por medio de la asignacion del valor de su Vsw, ya que tanto n como UT

dependen mayormente del proceso de fabricacion y del entorno alrededor del circuito,

respectivamente. Ademas, mientras mas alto sea el valor de Vsw, mejor sera el margen

de ruido del circuito digital.

3.3.2.4. Consideraciones con los resistores de carga

Hasta ahora se ha considerado el uso de resistores ideales en los circuitos

SCL/CML, sin importar la region de operacion de los dispositivos NMOS y la canti-

dad de corriente a traves de estos circuitos logicos. Sin embargo, si se desea mantener

una magnitud de voltaje Vsw (o de forma alternativa, Vswdif ) constante al ir dismi-

nuyendo la magnitud de la corriente ITail, la impedancia de los resistores de carga



R1,2 debe de incrementar, ya que la magnitud de R1,2 depende de forma directa de la

corriente ITail; lo anterior se indica en la ecuacion 3.3.25.

R1,2 =VswITail

(3.3.25)

Por ejemplo, en la Figura 3.10 se ilustra un circuito NOT/Buffer SCL/CML con

ITail = 15nA. Con el fin de mantener un valor de Vsw ≈ 0·2V , R1,2 = 13·3MΩ. Por lo

tanto, si se desea manejar corrientes ITail del orden de nano Amperes, los resistores

de carga deben de tener una impedancia del orden de Mega Ohms. Esto con el fin

de mantener una magnitud de Vsw adecuada, es decir, mayor a 4nUT . En caso de

que la corriente de cola de la estructura llegue a ser del orden de pico amperes, la

impedancia de los resistores de carga tendrıa que ser del orden de Giga Ohms.

M1 M2

R113.3M

R213.3M

15 nA

Iss

In+ In-

Out1 Out2

VDD

Figura 3.10: Estructura SCL/CML basica (NOT/Buffer).

El problema es que no es posible integrar en chip resistores con una impedancia de

ese orden de magnitud, debido que el area del chip que ocuparıa este elemento pasivo

serıa extensa. Tambien es deseable tener la capacidad de controlar la magnitud de la

carga resistiva de forma precisa, con respecto al valor de ITail. En resumen, se requiere

de una carga resistiva que ocupe un area reducida del chip y que su impedancia pueda

ser controlada de forma precisa. Para este rango de sensibilidad, un dispositivo PMOS

convencional energizado en la region lineal/triodo (mostrado en la Figura 3.11(a)) no

puede ser utilizado ya que la longitud de canal que requerirıa serıa demasiado larga.

Por lo tanto, el dispositivo de carga debe de implementarse de forma distinta.

En la Figura 3.11(c) se muestran diferentes curvas de corriente-voltaje de un

dispositivo PMOS para una tecnologıa de 180nm, utilizando la configuracion mostrada



a) b)

d)c)

Figura 3.11: (a) Dispositivo de carga PMOS convencional, (b) dispositivo de carga PMOS con co-nexion cuerpo-drenaje, (c) comparacion entre las caracterısticas corriente-voltaje de la carga PMOSconvencional y la carga PMOS con conexion cuerpo-drenaje, (d) caracterısticas corriente-voltaje de lacarga PMOS con conexion cuerpo-drenaje medidas experimentalmente en comparacion con la carac-terıstica arrojada por simulacion del modelo BSIM3v3; todos los datos corresponden a un transistorde dimensiones mınimas de un proceso tecnologico de 180nm CMOS [7].

en la Figura 3.11(a). Se puede observar en la Figura 3.11(c) que el dispositivo de

carga PMOS convencional tiene un comportamiento semejante al de una fuente de

corriente con impedancia de salida de magnitud casi infinita. Si este dispositivo se

llegase a utilizar como carga de un circuito SCL/CML basico, la ganancia de este

circuito no estarıa limitada, ni tampoco la amplitud de voltaje de la senal a su salida.

Por otra parte, la Figura 3.11(b) muestra un dispositivo de carga PMOS modi-

ficado. En esta configuracion se colocan en corto circuito las terminales de drenaje

y cuerpo. Como consecuencia, las caracterısticas del dispositivo de carga PMOS son

modificadas, como se puede observar en la Figura 3.11(c); la configuracion mostrada

en la Figura 3.11(b) ocasiona que la carga PMOS se convierta en un resistor con

impedancia finita y controlable la cual, al asociarse con la transconductancia del par

diferencial, proveera de una ganancia y amplitud de voltaje, finita y controlada, al

circuito SCL/CML. Con esta configuracion es posible realizar cargas resistivas de

muy alta impedancia, usando transistores PMOS de dimensiones pequenas o mode-

radas. Una comparacion entre las curvas corriente-voltaje obtenidas por medio de

la simulacion (BSIM3v3) y medicion fısica, de un dispositivo de carga que utiliza la

configuracion mostrada en Figura 3.11(b), es mostrada en la Figura 3.11(d). Este



grafico demuestra que un transistor PMOS que utiliza la configuracion mostrada en

la Figura 3.11(b), cuenta con una impedancia alta y controlable. La Figura 3.11(d)

tambien indica que el valor resistivo predicho por las simulaciones corresponde, en

cierto grado, al obtenido en las mediciones fısicas [7].

Figura 3.12: Vista transversal del dispositivo de carga PMOS con sus terminales de cuerpo y drenajeen corto circuito; se muestran los componentes parasitos que contribuyen a su operacion den el regimende inversion debil [7].

La vista transversal del dispositivo PMOS propuesto puede observarse en la Figu-

ra 3.12. En ella se puede notar que las terminales de cuerpo y drenaje del transistor

PMOS estan en corto circuito, enlazando al catodo del diodo pozon − substratop

(inversamente polarizado) con la salida del circuito. Este diodo inversamente pola-

rizado puede incrementar la carga capacitiva en la salida del circuito SCL/CML y

en consecuencia, reducirıa el ancho de banda del circuito y, por lo tanto, su maxima

frecuencia de operacion. Sin embargo, si el tamano del transistor de carga PMOS

es pequeno, la capacitancia parasita asociada a este diodo serıa pequena y su efecto

podrıa despreciarse.

Otro importante elemento parasito es el diodo fuente-cuerpo polarizado de forma

directa. Como se ilustra en la Figura 3.12, este diodo puede llegar a limitar el swing

de voltaje de salida a valores maximos de 400mV-500mV, dependiendo del nivel de

la corriente ITail. Si el voltaje de swing es mayor, este diodo comenzara a conducir.

Sin embargo, ya que la magnitud de Vsw requerido para la operacion de los circuitos

SCL/CML en inversion debil es mucho menor, el diodo fuente-cuerpo no deberıa de

influir en la operacion del circuito.

Como ha sido mencionado, en la Figura 3.11(b) las terminales de cuerpo y drenaje

del transistor PMOS estan en corto circuito. Se requiere entonces que cada dispositivo

de carga PMOS, que utilice esta configuracion, cuente con su propio pozon. Por lo

tanto, el requerimiento de area de cada pozo y la mınima distancia entre estos debe



tomarse en cuenta.

Las caracterısticas electricas del dispositivo de carga PMOS, con sus terminales

de cuerpo y drenaje en corto, pueden conocerse a partir del modelo EKV. En el caso

de un transistor PMOS (sin ninguna de sus cuatro terminales en corto), su corriente

ISD en la region de inversion debil es indicada en la ecuacion 3.3.26; vale la pena

mencionar que el factor n de un transistor PMOS es diferente al de un NMOS.

ISD = Ispecexp(VBG − VT0

nUT)[exp(

−VBSUT

)− exp(−VBDUT

)] (3.3.26)

En el caso de la configuracion mostrada en la Figura 3.11(b), VBD = 0, por lo que

ISD del transistor se modifica del modo indicado por la ecuacion 3.3.27.

ISDmod= Ispecexp(

VDG − VT0

nUT)[exp(

VSDUT

)− 1]

= Ispecexp(VSG − VSD − VT0

nUT)[exp(

VSDUT

)− 1]

(3.3.27)

A partir de esta ecuacion puede obtenerse la conductancia (gSD) del dispositivo

mostrado en la Figura 3.11(b) y con ella la resistencia equivalente del transistor. Las

ecuaciones 3.3.28 y 3.3.29, definen a gSD y RSD del transistor PMOS, cuyas terminales

de cuerpo y drenaje estan en corto circuito.

gSD =∂ISD∂VSD

= Ispec∂exp(VSG−VSD−VT0

nUT)[exp(VSD

UT)− 1]

∂VSD

= Ispec∂exp( [VSG−VSD−VT0]UT +VSDnUT

nU2T

)− exp(VSG−VSD−VT0

nUT)

∂VSD

= Ispec[n− 1

nUT]exp(

VSG − VT0

nUT)exp(

VSDn− VSDnUT

) + [1

nUT]exp(

VSG − VT0

nUT)exp(

−VSDnUT

)

=Ispecexp(

VSG−VT0

nUT)

nUT[n− 1]exp(

VSDUT

)exp(−VSDnUT

) + exp(−VSDnUT

)

=Ispecexp(

VSG−VSD−VT0

nUT)

nUT[n− 1]exp(

VSDUT

) + 1

(3.3.28)



RSD = g−1SD

=nUT

Ispecexp(VSG−VSD−VT0

nUT)[n+ 1]exp(VSD

UT) + 1

=nUT

Ispecexp(VSG−VSD−VT0

nUT)[n+ 1]exp(VSD

UT) + 1 ·

exp(VSD

UT)− 1

exp(VSD

UT)− 1

=nUT [exp(VSD

UT)− 1]

ISDmod[n+ 1]exp(VSD

UT) + 1

(3.3.29)

La ecuacion 3.3.29 indica que la impedancia del dispositivo PMOS, cuyas termi-

nales de cuerpo y drenaje estan en corto, puede controlarse a traves de su voltaje

VSG; esto con respecto al factor ISDmoddentro de esta ecuacion. Debido a que en este

caso existe una dependencia exponencial de la resistencia equivalente del dispositivo

PMOS, con respecto a VSG, la magnitud de su impedancia puede ser ajustada en un

amplio rango [7].

Un aspecto que vale la pena mencionar es que en la definicion de RSD antes

desarrollada, no se tomo en cuenta a la corriente del diodo de fuente-cuerpo polarizado

en forma directa. Debe tomarse en cuenta que el efecto de este diodo es despreciable en

los casos en que la magnitud de VSD sea reducida. Por otra parte, cuando la magnitud

de VSD es alta o la de ISD es baja, la corriente de este diodo puede contribuir de forma

considerable a la corriente total del dispositivo, como se indica en las ecuaciones 3.3.30

y 3.3.31.

IT = ISD + IF,D (3.3.30)

IF,D = Isat(exp(VswηUT

)− 1) (3.3.31)

En la ecuacion 3.3.31, el termino η depende del proceso de fabricacion e Isat es

la corriente de saturacion de la union PN fuente-cuerpo. Dicha corriente depende del

perımetro y area de esta union. Es de especial importancia considerar a la corriente

de este diodo en caso de que se manejen magnitudes de corriente de cola demasiado

bajas en el circuito SCL/CML [7].



3.3.2.5. Circuito Replica Bias

Debido a que la impedancia del dispositivo de carga PMOS mostrado en la Figura

3.11(b) puede controlarse a traves de su voltaje VSG, es posible fijar un valor de Vsw

constante para una corriente ITail constante. Sin embargo, debido a las variaciones de

proceso y temperatura, el ajustar el valor de VSG puede ser difıcil, ya que no se tiene

la certeza de que a la estructura SCL/CML este llegando la magnitud de corriente

ITail deseada y a que los transistores de carga PMOS tampoco son ideales. Ademas, al

aumentar la temperatura ambiente tambien aumenta la magnitud de UT , por lo que

la corriente IDS de los transistores que operan en la region de inversion debil tambien

aumentara. De esta forma si aumenta la temperatura y no se modifica el valor de VSG

de los dispositivos de carga PMOS, la impedancia equivalente de estos dispositivos

cambiara y, en consecuencia, lo hara tambien la magnitud de Vsw. Lo anterior puede

causar que los circuitos digitales fallen, ya sea por que estos no cuenten con un margen

de ruido adecuado o por que el voltaje de swing en sus salidas no sea lo suficientemente

alto para modificar el valor logico del circuito digital subsecuente.

M1

VDD

VDD

M3

M2

M4

VDD

M8

M6

M5

VDD

M7

−

+Out2Out1

Vin+ Vin-

Vref_Itail

Vref_OSV_BL

Out_ref

Replica Bias

CurrentSample NOT/Buffer

OPAMP

Figura 3.13: Circuito Replica Bias usado para el control de la impedancia de los dispositivos de cargaPMOS de un circuito NOT/Buffer SCL/CML de bajo consumo de potencia.

Por lo tanto, se debe de controlar la impedancia de los dispositivos de carga,

con respecto a la corriente ITail de las estructuras SCL/CML, con el objetivo de

mantener la magnitud de Vsw en un nivel adecuado. Una manera de lograr el control

de la impedancia de los dispositivos PMOS se muestra en la Figura 3.13 [7] [8]. En ella

se observa a un circuito logico NOT/Buffer SCL/CML y a otro llamado Replica Bias;

el ultimo esta compuesto de dos subcircuitos, un Opamp y una muestra de corriente.



La funcion del circuito Replica Bias es la de generar un voltaje de compuerta para

los dispositivos de carga PMOS, que corresponda a la corriente ITail que fluye en el

circuito SCL/CML y al voltaje Vsw deseado. En el caso de la Figura 3.13, el circuito

Replica Bias proveera a los dispositivos PMOS de la compuerta NOT/Buffer de un

voltaje VBL. El funcionamiento de este circuito se basa en el sensado de la corriente

ITail de los circuitos SCL/CML y las propiedades del Opamp. En el caso de la Figura

3.13, la muestra de corriente es un medio circuito logico NOT/Buffer SCL/CML; es

decir, M1 = M4,5, M2 = M6,7 y M3 = M8. En el, su transistor de cola (M3) tiene la

misma magnitud de voltaje VGS que el transistor de cola del circuito logico (M8), por

lo que a traves de ambos debe fluir la misma cantidad de corriente. Asumiendo que la

magnitud de VIndif es estable y provoca que la mayor parte de la corriente ITail fluya

a traves de M6, los voltajes VOut1 y VOutref de ambos circuitos deberıan ser iguales,

ya que sus dispositivos de carga son iguales, a traves de ellos fluye la misma corriente

y ambos cuentan con el mismo voltaje VSG.

Con el fin de controlar la magnitud de la impedancia de los dispositivos de carga,

se utiliza un Opamp. La salida de este es enlazada a las compuertas de todos los

dispositivos de carga PMOS, mientras que a traves de su terminal In+ se retroali-

menta el voltaje VOutref de forma negativa y en su terminal de entrada In− se ingresa

un voltaje para el control del swing de salida (VrefOS). Si la ganancia del Opamp

es elevada, este provocara que las magnitudes de voltaje en sus terminales de en-

trada sean iguales; es decir, VIn+ = VIn− o de forma alternativa VrefOS = VOutref .

Para ello, el Opamp modificara la magnitud de voltaje VBL a su salida, con el

fin de que VSDM1,4,5= V DD − VrefOS. Es de esta forma que el circuito Repli-

ca Bias puede controlar la impedancia de los dispositivos de carga PMOS, ya que

Vsw = V DD− VrefOS y RSD = Vsw/ITail. Otra forma de visualizar el funcionamiento

del circuito Replica Bias serıa a traves de su analisis de pequena senal; este demuestra

que Av = VOutref/VrefOS ≈ 1.

Vale la pena mencionar que con el circuito Replica Bias no solo se puede controlar

la impedancia de los dispositivos de carga PMOS ante variaciones de temperatura

o proceso, sino que tambien es posible modificar la magnitud de la corriente ITail.

La ventaja de esto es que permitirıa incrementar la velocidad de operacion de los

circuitos digitales, al mismo tiempo que se mantiene al voltaje Vsw constante. Hay que

tomar en cuenta que el buen funcionamiento del circuito Replica Bias dependera del

Opamp, pero mientras este elemento funcione adecuadamente, se tendra control sobre



la magnitud de las impedancias de las cargas PMOS.

3.3.2.6. Estimacion del producto potencia-retardo

La potencia disipada por cualquier estructura SCL/CML es el producto de su

corriente ITail, multiplicada por su magnitud de voltaje V DD; es importante men-

cionar que la magnitud de su potencia disipada es independiente de la velocidad a

la que esta opere. Sin embargo, la corriente ITail si impondra un lımite a la maxima

velocidad de operacion que cualquier estructura SCL/CML pueda alcanzar.

PdisSCL/CML= ITailV DD (3.3.32)

Por otra parte, la velocidad de los circuitos digitales SCL/CML dependera direc-

tamente de su constante tiempo τ (RC), como ya fue indicado en el capıtulo 2. En

este capıtulo tambien se menciono que el valor de la constante de tiempo estara in-

fluenciado por la complejidad del circuito digital, siendo mayor el valor de τ cuando

mas grande sea la red de pares diferencial en la estructura SCL/CML; desde un punto

de vista general, mientras mas complejo sea un circuito SCL/CML, mas lenta sera su

respuesta a la senal de entrada en el par diferencial mas alejado de los nodos de salida.

Ademas, debido a que el circuito equivalente de pequena senal de un transistor

NMOS operado en inversion debil es el mismo que el de un NMOS operando en

saturacion (es decir, ambos cuentan con la misma distribucion y elementos), la me-

todologıa expuesta en el capıtulo 2 para determinar el factor τ de un circuito digital

SCL/CML tambien puede ser utilizada cuando estos circuitos operen en inversion

debil, solo tomando en cuenta los valores que le corresponden a los elementos del

modelo de pequena del transistor cuando este opera en inversion debil.

Otra forma de estimar el desempeno de cualquier circuito SCL/CML, es asumir

que su capacitor de carga (CL) es mucho mas grande que los capacitores parasitos

en su red de pares diferenciales [7]; lo anterior simplifica el calculo del factor τ del

circuito, como es indicado en la ecuacion 3.3.33.

τ ≈ R1,2CL ≈VswCL

ITail(3.3.33)

Con la ecuacion 3.3.33 se puede obtener una magnitud estimada del tiempo de

subida (tr), el tiempo de bajada (tf) y la frecuencia de operacion (feq) de cualquier



circuito digital SCL/CML, con base a las ecuaciones 2.4.23 y 2.4.24. Sin embargo, se

debe tomar en cuenta que la ecuacion 3.3.33 es una estimacion, y que los capacitores

parasitos de los transistores pueden influir en forma significativa. Ademas, si se utiliza

la ecuacion 3.3.33 en una circuito logico SCL/CML con una red de pares diferencial

de multiples niveles, esta ecuacion solo sera valida para estimaciones del retardo de

la respuesta del circuito a senales que ingresen solo al par diferencial en el nivel mas

alto de la red. De modo que, como fue indicado en el capıtulo 2, el retardo de la

respuesta del circuito a senales que entren en pares diferenciales en niveles inferiores

sera mayor.

Otro parametro que se puede conocer a partir de 3.3.33 es el tiempo de propagacion

del circuito digital SCL/CML, definido en la ecuacion 3.3.34.

tpdSCL/CML= ln(2)τ = ln(2)

VswCL

ITail(3.3.34)

La ecuacion 3.3.34 se fundamenta en el tiempo (tp) que un circuito RC de primer

orden tarda en alcanzar el 50 % de una senal pulso ideal que lo estimula; tp = ln(2)RC.

Sin embargo, ya que los circuitos SCL/CML tienen una respuesta simetrica (debido

a su naturaleza diferencial), sus tiempos de propagacion de alto a bajo (tpHL) y de

bajo a alto (tpLH) son iguales. Ademas, ya que se les esta considerando como circuitos

RC de primer orden en el analisis de retardo, tpLH = tpHL = ln(2)RC. Por lo que

tpdSCL/CML= tpLH+tpHL

2= ln(2)RC.

Con las ecuaciones 3.3.32 y 3.3.34 se puede conocer de manera especıfica el valor

del producto potencia-retardo para los circuitos digitales SCL/CML (PDPSCL/CML),

como se indica en la ecuacion 3.3.35 [7].

PDPSCL/CML = PdisSCL/CMLtpdSCL/CML

= V DDln(2)VswCL (3.3.35)

Es importante conocer el valor de PDPSCL/CML de los circuitos basados en el

estilo SCL/CML, ya que este factor es considerado como una figura de merito al

momento de comparar diferentes estilos logicos. Un dato importante que proporciona

la ecuacion 3.3.35 es que PDPSCL/CML es independiente de la magnitud de ITail [7].



3.3.2.7. Magnitud mınima de la corriente ITail

Es importante conocer o estimar, la mınima corriente de polarizacion (ITailmin) de

un circuito digital SCL/CML, ya que de esta depende el consumo mınimo de energıa

que el circuito puede tener. Sin embargo, existen muchos factores que determinan la

magnitud de ITailminde un circuito SCL/CML. Uno de estos factores es el ajuste y el

control de la misma corriente ITail del circuito.

Como ya se ha mencionado, la fuente de corriente utilizada en las compuertas

SCL/CML suele implementarse por medio de un transistor NMOS, con un voltaje

VGS adecuado a las necesidades de corriente de la compuerta. Este transistor forma

parte de un circuito un poco mas complejo conocido como espejo de corriente [14].

Para poder ajustar la corriente ITail del circuito SCL/CML a muy bajos valores (p.e.

nano Amperes o pico Amperes), es necesario que el espejo de corriente sea muy preciso

cuando opere en la region de inversion debil. Sin embargo, es muy difıcil controlar

la corriente ITail a traves del transistor de cola de la estructura SCL/CML de forma

precisa, cuando el circuito funciona en la region de inversion debil.

De modo que las caracterısticas del espejo de corriente implementado en los cir-

cuitos SCL/CML limitaran, en cierta medida, la cantidad mınima de corriente que

pasara a traves del circuito, de manera controlada. El problema que puede acarrear

el no poder controlar el valor mınimo de la corriente ITail es que sera difıcil definir

una frecuencia de operacion maxima para un circuito digital SCL/CML que utilice

dicha corriente.

Otro importante factor es la corriente de fuga de los transistores MOS en el circuito

digital SCL/CML, la cual puede tener diferentes orıgenes, dependiendo del nodo

tecnologico. Por lo tanto, es importante conocerlas y tener un estimado de estas.

El problema con las corrientes de fuga es que, si son de una magnitud proporcional

a la corriente ITail, sera imposible para los circuitos digitales SCL/CML desviar de

manera adecuada esta corriente, por lo que no se podrıa evaluar a las funciones

logicas. Como consecuencia, la magnitud de ITail debera incrementarse, con el objetivo

restarle importancia a las corrientes de fuga al grado de considerarlas despreciables;

esto provocara que el consumo de energıa de los circuitos digitales SCL/CML se

incremente.


3.4 Corrientes de fuga 93

3.4. Corrientes de fuga

Como es sabido, los dispositivos MOS utilizados en la fabricacion de circuitos

integrados pueden funcionar en alguna de sus tres regiones de operacion, las cuales

son conocidas como region de corte, region lineal y region de saturacion. Cada una

de estas regiones de operacion hace que el dispositivo MOS cuente con determinadas

caracterısticas pero, en palabras simples, dependiendo de la region de operacion en la

que funcione el transistor MOS sera la cantidad de corriente que pasara a traves de

el.

De modo que si se considera al transistor MOS como un interruptor ideal, en la

region de corte no pasarıa corriente a traves de el y se comportarıa como un circuito

abierto. En contraste, en la region de saturacion el transistor se comportarıa como

un corto circuito y por el podrıa pasar cualquier cantidad de corriente. La region

lineal, la cual comunmente es considerada como una region de transicion entre las

dos anteriores (en esta region el transistor MOS es considerado como una resistencia

controlada por voltaje), en el caso de un interruptor ideal no existirıa.

El considerar al transistor MOS como un interruptor ideal puede ser muy util

al momento analizar y comprender circuitos analogicos o digitales, sin embargo, este

comportamiento es muy diferente al real. Por ejemplo, si un transistor MOS es operado

en la region de corte, a diferencia del ideal, el transistor no impedira que pase a traves

de el una pequena cantidad de corriente. En concreto, a la corriente que pasa a traves

de un transistor MOS apagado, se le conoce como corriente de fuga.

Cabe mencionar que el concepto de corriente de fuga no se limita solo a la pe-

quena corriente que existe entre las terminales de drenaje y de fuente de un transistor

MOS apagado, tambien considera a las corrientes que circulan entre las terminales

compuerta-cuerpo, drenaje-cuerpo y fuente-cuerpo, las cuales ocasionan que exista

un consumo de potencia no deseado conocido como consumo estatico. De tal modo,

la corriente de fuga de un transistor MOS esta compuesta por diferentes corrientes,

producidas a partir de varios fenomenos fısicos; dichas corrientes producen un con-

sumo estatico cuando uno o mas transistores MOS estan apagados y estos se ubican

entre las terminales de una fuente de voltaje.



3.4.1. Componentes principales de la corriente de fuga

A continuacion se enlistan las corrientes que contribuyen a la corriente de fuga

total de un transistor NMOS, las cuales han sido divididas en cinco clases de acuerdo

a su origen fısico (estas fugas tambien se presentan en transistores PMOS) [22].

1.- Corrientes debidas a tuneleo de electrones (Ig) que van de compuerta a sus-

trato (cuerpo), atravesando el oxido delgado de compuerta, y son debidas al

fuerte campo electrico presente en este oxido. En transistores de dimensiones

nanometricas, el principal mecanismo responsable de fuga es el tuneleo directo

a traves de las bandas de oxido.

2.- Corrientes de fuga debidas a la conduccion en subumbral del transistor y las

cuales fluyen de drenaje a fuente (Isubth). Si el transistor MOS tiene un voltaje

de compuerta a fuente VGS menor al voltaje de umbral, se dice que la superficie

del dispositivo esta en inversion debil o en agotamiento. Sin embargo, cuando

un voltaje VGS incluso menor al voltaje de umbral del transistor es aplicado,

los pocos portadores de carga que se encuentran en la superficie del dispositivo

pueden producir un flujo de corriente significativo.

3.- Corrientes de fuga en drenaje inducidas por compuerta (Igidl) que fluyen de

drenaje a sustrato (cuerpo). Estas corrientes son debidas al tunelo de electrones

que pasan de la banda de valencia a la de conduccion en la zona de transicion de

la union drenaje-sustrato por debajo de la region de traslape, en donde existe

un campo electrico fuerte.

4.- Corrientes debidas a uniones p-n del dispositivo polarizadas inversamente. Las

corrientes de fuga de las uniones p-n inversamente polarizadas (Id) se deben

a varios mecanismos, tales como difusion y generacion termica en la region de

agotamiento de las uniones. En tecnologıas nanometricas puede producirse una

corriente union-tuneleo debida al tuneleo banda a banda de sustrato (Ibtbt).

5.- Corriente de irrupcion (punchthrough) de sustrato de fuente a drenaje (Ip) debi-

da al transistor bipolar lateral conformado por las terminales de fuente (emisor),

cuerpo (base) y drenaje (colector). Si el voltaje en drenaje es lo suficientemente

alto como para que la region de agotamiento de la union drenaje-cuerpo se ex-

panda al grado de que esta entre en contacto con la region de agotamiento de la



union fuente-cuerpo (es decir, se ha logrado mermar la region neutral base del

transistor bipolar lateral), una corriente directa (Ip) fluira entre las terminales

de drenaje y fuente.

3.4.2. Mecanismo de fuga dominante por nodo tecnologico

En general, en cada tecnologıa de fabricacion de circuitos integrados CMOS exis-

te un mecanismo de corriente de fuga dominante y, en algunos casos, un segundo

mecanismo. Estos mecanismos han evolucionado debido a los cambios tecnologicos

generados en los procesos de fabricacion. Esta evolucion se ilustra en la Figura 3.14

para el caso de un transistor NMOS en estado de apagado [22].

Figura 3.14: Corrientes de fuga de un transistor NMOS, dependiendo del nodo tecnologico: (a) L ≥500nm, (b) 500nm ≥ L ≥ 100nm, (c) 100nm ≥ L ≥ 50nm, (d) 50nm ≥ L [22].

Las tecnologıas viejas, con amplias longitudes de canal del transistor (1µm a

0·7µm), tienen como mecanismo dominante las fugas de corriente debidas a las unio-

nes p-n drenaje-sustrato y sustrato-pozo inversamente polarizadas. La contribucion

por parte de las corrientes de subumbral, el mecanismo secundario en este nodo tec-

nologico, es tan baja que usualmente es despreciada.

Con forme los procesos de fabricacion alcanzaban el nodo de 0·5µm, las corrientes

de subumbral se volvieron el mecanismo de fuga dominante. Como segundo mecanis-

mo, algunos procesos de fabricacion tenıan fugas debido a la corriente de irrupcion



(punchthrough). Este mecanismo es despreciado en tecnologıas actuales, ya que es

controlado por medio del incremento de concentracion de impurezas en la region de

canal del sustrato (cuerpo). Para el caso de tecnologıas submicrometricas por deba-

jo de 0·5µm, el mecanismo dominante es el de corriente de fuga por conduccion en

subumbral; como mecanismos secundarios se han reportado las fugas debido a las

uniones p-n polarizadas inversamente y a la induccion del drenaje por parte de la

compuerta.

En tecnologıas nanometricas, por debajo de 100nm, la reduccion del grosor del

oxido de compuerta (necesario para lograr altas capacidades de manejo de corriente

y reduccion de los efectos de canal corto) han provocado un incremento de efectos

no ideales, tales como el tuneleo de corriente de compuerta. Para el caso de oxidos

de compuerta ultra delgados, el tuneleo directo se ha incrementado y convertido en

uno de los mecanismos dominante de fuga de corriente. Para transistores MOS con

longitudes por debajo de los 50nm, se espera que el tunelo de corriente debido a

la union cuerpo-drenaje se convierta en uno de los mecanismos de fuga dominante,

debido a la alta concentracion de dopado.

3.4.3. Corriente de fuga a traves de los nodos tecnologicos

Durante mucho tiempo, dentro la industria de los semiconductores se ha tenido

conocimiento acerca de las corrientes de fuga presentes en los transistores MOS cuan-

do estos se encuentran en estado de apagado. Debido a que las magnitudes de estas

corrientes historicamente habıan sido mucho menores con respecto a las magnitudes

de corriente que los transistores MOS manejaban en estado de encendido, estas co-

rrientes de fuga se consideraban como un componente intrınseco al funcionamiento

del transistor que podıa ser despreciado.

Sin embargo, conforme los avances tecnologicos aplicados a los procesos de fabrica-

cion de circuitos integrados lograban reducir la longitud mınima de canal de los tran-

sistores MOS que un proceso dado podıa producir, tambien fueron incrementandose

las corrientes de fuga en estado de apagado que estos transistores MOS tenıan pre-

sentes. La principal razon por la que estas corrientes de fuga estatica comenzaron a

preocupar a la industria de los semiconductores fue por que el incremento en mag-

nitud que estas mostraban era mas pronunciado que el que incremento en magnitud

de las corrientes dinamicas. Para ejemplificar el inicio de esta tendencia, se muestra



ACTIVE POWER LEAKAGE POWER

Figura 3.15: Tendencia de consumo de potencia dinamica (de los anos 70’s al 2000) y estatica (demedianos de los 90’s hasta el 2000) [23].

un grafico comparativo (figura 3.15) entre el consumo de potencia dinamico contra el

consumo de potencia estatico con respecto al nodo tecnologico (representado por el

ano de su implementacion) [23].

Figura 3.16: Prediccion de escalamiento y consumo de potencia del ITSR por dispositivo en el ano2001 [7].

En la Figura 3.15 se puede apreciar que a mediados de la decada de los 90’s, el

consumo de energıa estatica de los transistores MOS comenzo a incrementarse y para

el final de la decada este se volvio significativo y comparable con respecto al consumo

de energıa dinamico. En el ano 2001 el ITRS proyecto que esta tendencia de consumo

energetico en circuitos integrados de ultima generacion se mantendrıa, al grado de

que el consumo de potencia estatica llegarıa a ser mayor que el consumo de potencia

dinamico (figura 3.16) [7].

Diez anos despues, el ITRS proyecto que en la siguiente decada el consumo de

potencia estatico de los circuitos logicos en SOC’s (System On Chip) para aplica-



Figura 3.17: Tendencia de consumo de potencia de SOC’s para aplicaciones comerciales estacionariasproyectadas por el ITSR 2011 [24].

ciones estacionarias (p.e. consolas de videojuegos, computadoras de escritorio, etc.)

seguirıa siendo de una magnitud considerable (Figura 3.18) [24]. Cabe mencionar

que las aplicaciones comerciales estacionarias contempladas en el informe del ITRS

de 2011 se enfocan a rendimiento, por lo que el diseno de estos circuitos integrados

no busca disminuir el consumo de energıa. Por otra parte, en el mismo reporte del

ITRS se presenta la tendencia de consumo energetico proyectada para los SOC’s de

aplicaciones moviles (Figura 3.17) [24].

Figura 3.18: Tendencia de consumo de potencia de SOC’s para aplicaciones comerciales moviles pro-yectadas por el ITSR 2011 [24].

Como es de esperarse el consumo de potencia proyectado en la grafica para SOC’s

de aplicaciones moviles es menor que el de los SOC’s de aplicaciones estacionarıas (en

aplicaciones moviles el consumo de energıa es un parametro de diseno importante).

Cabe destacar que para los SOC’s de aplicaciones moviles el consumo estatico por



parte de los circuitos logicos tiene un aporte menor al consumo de potencia total, pero

se proyecta que el consumo estatico de los modulos de memoria incremente. Lo ante-

rior parece indicar de manera indirecta que las corrientes de fuga de los transistores

MOS seguiran siendo importantes.

3.4.4. Corriente de fuga en el proceso de fabricacion On Semi

C5/MOSIS 500nm

El proceso de fabricacion de circuitos integrados que se utilizo en el desarrollo de

este proyecto de investigacion fue el de On Semi C5/MOSIS 500nm. Debido a que los

transistores empleados en la mayorıa de los circuitos electronicos analizados en este

trabajo operan en la region de subumbral, es necesario conocer la magnitud de co-

rriente que los transistores de esta tecnologıa tienen cuando se encuentran totalmente

apagados (VGS = 0V ) y de esa forma saber si estas corrientes de fuga llegan o no a

afectar el funcionamiento de los circuitos.

Figura 3.19: Layout del inversor logico digital proporcionado por ON Semi en su kit de diseno para elproceso de 500nm [26].

Para tener un estimado de la magnitud de la corriente de fuga que tienen los tran-

sistores de este proceso de fabricacion se realizaron algunas simulaciones utilizando

los modelos de transistores NMOS y PMOS proporcionados por el fabricante y se

busco informacion referente a al rango aproximado de las corrientes de fuga de este

nodo tecnologico en el estado del arte [25] [26].

En cuanto a simulaciones, se realizaron tres. La primera consistio en evaluar el

comportamiento transitorio de un inversor logico CMOS que es parte de la librerıa

de celdas digitales estandar que el fabricante distribuye; el layout de esta celda se



Out

W=3uL =.6u

M1

W=1.8uL =.6u

M2+− 3.3 V

V1

50fF

CL

In

VDD

VDD

Vpulse3.3V1.2kHz

Figura 3.20: Configuracion utilizada en la evaluacion transitoria del inversor logico estandar.

Figura 3.21: Consumo de corriente del inversor estatico CMOS (Celda estandar On Semi C5/MOSIS500nm).

muestra en la Figura 3.19, mientras que en la Figura 3.20 se muestra el circuito

esquematico que fue simulado. El objetivo de esta simulacion es conocer la cantidad

de corriente que el inversor logico permite pasar a traves de el cuando en su salida

se presenta un estado logico estable; tambien es importante conocer la cantidad de

corriente que logra fugarse de compuerta a cuerpo. Los resultados obtenidos de esta

primera simulacion se muestran en la Figura 3.21.

De los resultados obtenidos se puede ver que cuando el inversor logico se encuentra

en un estado estable, la corriente estatica consumida es de aproximadamente 6·6pA

en ambos estados logicos. Esto quiere decir que tanto el transistor NMOS como el

PMOS fugan aproximadamente la misma cantidad de corriente. En cuanto a las fugas



W=.9uL =.6u

M1

+− 3.3V

Vdd

+−DCsweep

Vgs

i(Vdd)

Figura 3.22: Configuracion para evaluacion de corrientes de fuga del transistor NMOS de dimensionesmınimas On Semi C5/MOSIS 500nm.

Figura 3.23: Corriente proporcionada por VDD con respecto a Vgs (NMOS dimensiones mınimas).

de corriente de compuerta a cuerpo, la fuente de voltaje con la que se estimulo al

inversor logico solo registro picos de corriente durante las transiciones de estado;

caso contrario, en estado estable la corriente de fuga registrada fue casi nula. Estos

resultados proporcionan una idea sobre la magnitud que debe de tener la corriente de

fuga en esta tecnologıa. Sin embargo, para conocer con certeza la magnitud de esta

corriente debe de conocerse la magnitud de la corriente de fuga que presentan los

transistores de dimensiones mınimas permitidas por esta tecnologıa (en este nodo, se

tiene documentado que las corrientes de fuga dominantes se deben tanto a uniones

p-n inversamente polarizadas y a corrientes de subumbral).

Las dimensiones mınimas que un transistor MOS puede tener en la tecnologıa On

Semi C5/MOSIS 500nm son deW = 0·9um y L = 0·6um. En la Figura 3.22 se muestra



+− 3.3V

Vdd

+−

DCsweep

Vgs

i(Vdd)

W=.9uL =.6u

M1

Figura 3.24: Configuracion para evaluacion de corrientes de fuga del transistor PMOS de dimensionesmınimas On Semi C5/MOSIS 500nm.

Figura 3.25: Corriente proporcionada por VDD con respecto a Vgs (PMOS dimensiones mınimas).

la configuracion utilizada para conocer la magnitud de corriente que es demandada a

la fuente de voltaje V DD cuando el voltaje VGS del transistor NMOS cambia de −·5Va 3·3V . Esta prueba se realizo para dos niveles de voltaje de V DD (0·1V y 3·3V ). En

la Figura 3.23 se muestran los resultados obtenidos de las simulaciones de barrido de

voltaje (.DC) realizado en la compuerta del transistor NMOS de dimensiones mınimas,

mostrandose la cantidad de corriente que la fuente de voltaje V DD subministra. En

esta grafica se puede apreciar que cuando el voltaje en la compuerta del transistor

NMOS es de 0V , la cantidad de corriente que se fuga a traves de el es de 200fA para

un V DD = 0·1V y de 6·6pA para V DD = 3·3V .

La misma prueba se aplico a un transistor PMOS con las mismas dimensiones y

niveles de voltaje en la fuente V DD; la configuracion de esta prueba se muestran en


3.5 Conclusiones de capıtulo 103

la Figura 3.24. En el caso del transistor PMOS, la cantidad de corriente registrada

cuando VGS = 0V es muy similar a la de transistor NMOS (Figura 3.25). Para ambos

transistores se puede ver que la corriente de apagado (Ioff ) serıa aproximadamente

7·333pA/µm para V DD = 3·3V y ·222pA/µm con V dd = 0·1V . Estas magnitudes de

corrientes de fuga estan dentro del rango estimado en algunos estudios (·15pA/µm)

[26].

Figura 3.26: Medicion de corriente Ids de un transistor NMOS de dimensiones mınimas del procesoOn Semi C5/MOSIS 500nm a VDD= 0.1V [26].

Por otra parte, los archivos de caracterizacion del proceso proporcionados por el

fabricante, muestran tambien una tendencia similar [25]. Es importante mencionar

que si se generan circuitos mas complejos, la magnitud de la corriente de apagado

de esas estructuras podrıa ser mayor que la de un solo transistor; por lo tanto, los

datos aquı mostrados son solo una referencia para estimar cual podrıa ser la menor

magnitud de corriente que se podrıa controlar en un circuito analogico operando en

la region de subumbral.

3.5. Conclusiones de capıtulo

El objetivo general de este capıtulo fue exponer los fundamentos necesarios para

la realizacion de circuitos SCL/CML que operen con sus transistores polarizados en la

region de inversion debil. Con tal fin, este capıtulo se enfoco a presentar informacion



referente al modelo EKV, al estilo logico SCL/CML operando en inversion debil y a

las corrientes de fuga en el proceso de fabricacion utilizado en este estudio.

Debido a que el modelo del transistor EKV proyecta de buena manera el fun-

cionamiento del transistor MOS en la region de inversion debil y considera a este

dispositivo como uno simetrico (ya que toma como referencia a la terminal de cuerpo,

en vez de la de fuente), este es utilizado para describir y analizar al estilo SCL/CML

en la region de inversion debil. Por lo tanto, la primera seccion de este capıtulo se

dedico a exponer al modelo EKV, con el fin de conocer las expresiones que describen

a las caracterısticas del transistor MOS en la region inversion debil. De este modo, se

le dio un sustento a las expresiones desarrolladas en la segunda parte del capıtulo.

En la segunda parte de este capıtulo se analizo el funcionamiento de la logica

SCL/CML en la region de inversion debil. De modo que se conocen las caracterısticas

de este estilo logico y las consideraciones para la realizacion de sistemas digitales

basados en el, cuando sus transistores operan en la region de inversion debil. Uno

de los aspectos de que debe de tomarse en cuenta al momento de realizar circuitos

electronicos que operaran con sus transistores polarizados en inversion debil, son las

corrientes de fuga, ya que estas pueden imponer un lımite al mınimo consumo de

energıa alcanzable por parte de los circuitos SCL/CML. Por esta razon, la tercera

seccion de este capıtulo se enfoco a dicho tema. De modo que ahora se conoce la

magnitud de las corrientes de fuga en el proceso de fabricacion de circuitos integrados

On Semi C5/MOSIS 500nm. En conclusion, con la informacion recopilada a lo largo

de este capıtulo se tienen los fundamentos necesarios para realizar circuitos digitales

SCL/CML con bajo consumo de potencia.


Capıtulo 4

Realizacion de los circuitos logicos

4.1. Introduccion

Como fue mencionado en el primer capıtulo, el objetivo de este trabajo de tesis

es generar un conjunto de circuitos logicos basicos; estos deben ser capaces de operar

con un bajo consumo de energıa, ser ideales para aplicaciones de senal mixta y deben

tener la capacidad de alcanzar una frecuencia de operacion de al menos 100kHz. Con

ese fin, se selecciono al estilo logico SCL/CML operado en la region de inversion

debil. Por lo tanto, se recopilo informacion referente a este estilo logico, la cual fue

presentada en los capıtulos 2 y 3, de modo esta fue utilizada como base en el proceso

de diseno de los circuitos logicos.

El objetivo de este capıtulo es presentar la metodologıa de diseno utilizada en

la realizacion de cuatro circuitos logicos SCL/CML basicos; los circuitos logicos que

fueron realizados son: NOT/Buffer, AND/NAND-OR/NOR, MUX/XOR y Flip Flop

D. Por lo tanto, este capıtulo se enfoca a:

Exponer la forma en que los principales parametros de diseno fueron planteados.

Indicar como se definio el dimensionamiento de los transistores utilizados en los

circuitos logicos propuestos.

Definir los elementos que conforman al circuito Replica Bias que fue utilizado.

Demostrar que los circuitos logicos funcionan adecuadamente, por medio de

simulaciones.

Exponer al circuito integrado que fue disenado para la caracterizacion de los

circuitos logicos propuestos.

[105]

106 4. Realizacion de los circuitos logicos

Proponer usos y aplicaciones de los circuitos logicos propuestos.

4.2. Definicion de parametros

Como fue antes mencionado, los principales requerimientos que deben de cubrir

los circuitos logicos son:

Un bajo consumo de energıa.

Una frecuencia de operacion de al menos 100kHz.

Entonces, se propone utilizar una magnitud de voltaje de excursion Vsw de 0·2V ; esta

magnitud es aproximadamente el doble que la mınima recomendada en la ecuacion

3.3.13. Sin embargo, se prefirio mantener amplio este parametro, con el fin de que los

circuitos logicos tengan un margen de ruido aceptable. Tambien se propone que el

rango de voltajes de polarizacion V DD sea de 1·5V a 1V , por lo que las senales que

manejen los circuitos logicos oscilaran entre 1·5V y 1·3V , o 1V y 0·8V , dependiendo

de la magnitud de V DD. Se considera una carga capacitiva CL de 50fF en cada

terminal de salida de los circuitos logicos.

Hay que tener en cuenta que, debido a que se va a considerar un voltaje de drenaje

a fuente de 4UT (es decir VDS ≈ 100mV ), los transistores operaran en la region de

saturacion en inversion debil, y una magnitud de V DD = 1V es suficiente para que

los transistores dentro de las estructuras logicas SCL/CML mas complejas (p.e. el

Flip Flop D, el cual tiene 3 niveles de profundidad) alcancen el voltaje VDS requerido.

Ademas, en el caso de un circuito SCL/CML con tres niveles de profundidad, el voltaje

VGS de uno de los transistores en el par diferencial mas cercano a los dispositivos de

carga sera de 0·7V cuando V DD = 1V , y se requiere que la corriente ITail sea desviada

a traves de el. Por lo que, en este caso, la magnitud del voltaje mınimo de V DD no

es establecida por los circuitos logicos, sino por el Opamp utilizado en el circuito

Replica Bias; esto se debe al hecho de que el Opamp utilizado en este proyecto puede

funcionar hasta una magnitud mınima de voltaje de polarizacion de 1V .

Ya que se conoce la frecuencia de operacion que tendran los circuitos logicos, se

pueden definir los valores de su constante de tiempo (τ), ası como los tiempos de

saturacion de las senales logicas (tsatUP y tsatLOW ). Para ello se utiliza la ecuacion


4.2 Definicion de parametros 107

2.4.24; si feq = 100kHz, τC = τD y tsatUP = tsatLOW , entonces:

1

feq= 5τC + tsatUP + 5τD + tsatLOW

10µs = 10τ + 2tsat

5µs = 5τ + tsat (4.2.1)

La ecuacion 4.2.1 representa el periodo de tiempo que abarca un semiciclo de una

senal pulso cuadrado con una frecuencia de 100kHz, con respecto al retardo de una

compuerta SCL/CML basica. Se propone entonces que tsat sea equivalente al 80 %

del semiciclo; entonces:

5τ = 1µs (4.2.2)

Al considerar que τ ≈ R1,2CL, se puede despejar el valor de R1,2:

5R1,2CL = 1µs

R1,2 =1µs

5 · 50fF

= 4MΩ

(4.2.3)

De acuerdo a la ecuacion 4.2.3, para que los circuitos logicos SCL/CML alcancen

una frecuencia de operacion de 100kHZ, con una capacitancia de carga CL = 50fF ,

la impedancia de sus dispositivos de carga debe de ser de 4MΩ. Este dato es util,

ya que con el se puede conocer la magnitud de la corriente ITail requerida por el

circuito logico, para alcanzar esa frecuencia de operacion. Para ello se puede utilizar

la definicion de Vsw, indicada en la ecuacion 2.4.6, y despejar a partir de ella ITail;

entonces:



ITail =VswR1,2

=0·2V

4MΩ

= 50nA

(4.2.4)

Por lo tanto, para que los circuitos SCL/CML alcancen una frecuencia de 100kHz,

la magnitud de su corriente ITail debe de ser de 50nA. Hay que observar que, si se

establece una magnitud de voltaje Vsw menor, se podrıa alcanzar la frecuencia de

100kHZ con menor consumo de energıa o una mayor frecuencia de operacion, con

el mismo consumo energetico. Por ejemplo, si Vsw = 0·1V , ITail serıa de 25nA y

el consumo energetico del circuito logico se reducirıa a la mitad. Por otra parte,

con Vsw = 0·1V e ITail = 50nA, podrıa replantearse la magnitud de R1,2; el que la

magnitud de R1,2 sea menor, contribuira a la reduccion del valor de τ y por ende,

sera posible incrementar la frecuencia de operacion del circuito logico. La desventaja

de reducir la magnitud del voltaje Vsw, es que se reducirıa el margen de ruido del

circuito logico.

De forma alternativa, podrıa reducirse el periodo de tiempo que abarca tsat, al

considerar que las senales logicas estaran saturadas en alto y bajo un menor periodo

de tiempo, con el objetivo de aumentar la frecuencia de operacion del circuito. De

realizarse lo anterior, se debe estar consciente de que en algunos casos, el reducir los

periodos de tiempo en que las senales estaran saturadas puede ser contraproducente

al momento de realizar circuitos digitales mas complejos (p.e. maquinas de estados).

Otra forma de aumentar la frecuencia de operacion de un circuito logico SCL/CML

serıa aumentar la magnitud de su corriente ITail; sin embargo, esto producira un

incremento en el consumo de energıa del circuito.

El resultado arrojado por la ecuacion 4.2.4 es de gran importancia, ya que la co-

rriente ITail definira las caracterısticas de los transistores que conforman a los circuitos

logicos.


4.3 Dimensionamiento de los transistores 109

4.3. Dimensionamiento de los transistores

Para tener una idea del tamano que deben de tener los transistores de los circuitos

logicos SCL/CML que operaran en la region de inversion debil, con una frecuencia

de al menos 100kHz, se pueden tomar como referencia las caracterısticas de los tran-

sistores con dimensiones mınimas permisibles por el proceso de fabricacion. Estas

caracterısticas son proyectadas en las Figuras 3.23 y 3.25, del capıtulo 3.

Figura 4.1: Corriente de drenaje de un transistor NMOS de dimensiones W = 5·4µm y L = 0·9µm, conrespecto a su voltaje compuerta a fuente.

En el caso del transistor NMOS (Figura 3.23), se puede observar que un transistor

de dimensiones mınimas es capaz de manejar una corriente IDS de 50nA, con VDS =

0·1V ; esta magnitud de corriente es la requerida por los circuitos logicos SCL/CML

para alcanzar una frecuencia de operacion de 100kHz. Pero para lograr esto, su voltaje

de compuerta a fuente (VGS) debe de ser mayor a 1V . Si este transistor es utilizado

en el par diferencial ubicado en el nivel mas alto de un circuito logico complejo, no

podrıa manejar 50nA, ya que su voltaje de compuerta a fuente no serıa mayor a 1V

bajo las condiciones de polarizacion planteadas en la seccion anterior (V DD = 1V ).

Otro inconveniente del transistor de dimensiones mınimas es que al ser el transistor

mas pequeno que el proceso de fabricacion puede generar, este es muy sensible a

las variaciones de proceso. En el caso del transistor PMOS, se tienen caracterısticas



similares. Por lo tanto, se decidio no utilizar transistores con las dimensiones mınimas

permisibles por el proceso de fabricacion.

Un detalle que se aprecia en las Figuras 3.23 y 3.25, es que, si las dimensiones de

los transistores son ligeramente incrementadas, se pueden obtener las caracterısticas

de corriente deseadas. Por lo tanto, se propone que los transistores NMOS de los pares

diferenciales que conformaran a los circuitos logicos SCL/CML tengan las siguientes

dimensiones: W = 5·4µm y L = 0·9µm. Las caracterısticas de este transistor son

mostradas en la Figura 4.1, en donde se puede confirmar que este transistor es capaz

de manejar una corriente de 50nA ya que para ello sus voltajes son: VGS = 0·61817V

y VDS = 0·1V .

Figura 4.2: Corriente de drenaje de un transistor NMOS de dimensiones W = 7·2µm y L = 1·2µm, conrespecto a su voltaje compuerta a fuente.

Para el transistor de cola de los circuitos logicos SCL/CML, se decidio utilizar la

misma relacion de dimensionamiento (W/L = 6) que en el caso de los transistores de

los pares diferenciales. Sin embargo, con el fin de limitar la sensibilidad de este tran-

sistor a variaciones de proceso, se decidio utilizar dimensiones un poco mas grandes:

W = 7·2µm y L = 1·2µm. Las caracterısticas de este transistor son mostradas en la

Figura 4.2, donde se puede observar que este dispositivo puede manejar una corriente

de 50nA.

Con respecto al dispositivo de carga PMOS, se decidio que sus dimensiones fueran


4.3 Dimensionamiento de los transistores 111

W = 4·8µm y L = 0·9µm, a pesar de que en el estado del arte se sugiere la posibilidad

de utilizar transistores PMOS de dimensiones mınimas como dispositivos de carga

[7]; con el dimensionamiento propuesto se busca evitar que las variaciones de proceso

afecten al funcionamiento de los circuitos logicos. Las caracterısticas de este transistor

PMOS son mostradas en la Figura 4.3, donde la curva azul de lınea solida representa la

respuesta del transistor PMOS con las terminales de fuente y cuerpo en corto circuito.

Por otra parte, la curva de lınea punteada representa la respuesta del transistor cuando

sus terminales de drenaje y cuerpo estan en corto circuito. En ambos casos se puede

observar el nivel de voltaje VGS que requiere el transistor para manejar una corriente

de 50nA, de modo de que si el circuito logico SCL/CML tiene un voltaje Vsw = 0·2V

y un voltaje V DD = 1V , y en el se utilizase al transistor PMOS antes descrito, como

elemento de carga, la magnitud de voltaje VG necesaria para hacer que a traves de

este dispositivo de carga circulen 50nA son: 0·16157V para el caso de la conexion en

corto fuente-cuerpo y 0·21377V para el caso de la conexion en corto drenaje-cuerpo.

El conocer esta magnitud de voltaje es importante ya que va a ser suministrada por

el Opamp del circuito Replica Bias, por lo tanto, el Opamp debe de ser capaz de

manejar este nivel de voltaje en su terminal de salida.

Figura 4.3: Corriente de drenaje de un transistor PMOS de dimensiones W = 4·8µm y L = 0·9µm, conrespecto a su voltaje compuerta a fuente; se proyectan las respuestas del transistor con una conexionfuente-cuerpo en corto y una conexion drenaje-cuerpo en corto.



Vale la pena mencionar que, debido a que resulta difıcil definir el valor del parame-

tro n, las dimensiones de los transistores antes mencionado fueron definidas de manera

experimental. Habrıa entonces que definir una metodologıa para elegir el tamano ade-

cuado de los transistores, que tome en cuenta las variaciones de proceso, la magnitud

de corriente que se desea manejar y, en el caso de los circuitos logicos, el aporte de

las capacitancias parasitas.

4.4. Replica Bias

Como se menciono en el capıtulo 3, el circuito Replica Bias es el encargado de pro-

porcionar la magnitud de voltaje que los dispositivos de carga PMOS necesitan para

funcionar como resistores, con una impedancia controlada. Este circuito esta com-

puesto a su vez por dos subcircuitos: el Opamp y la muestra de corriente. Al haberse

definido las dimensiones de los transistores, estas seran utilizadas en el subcircuito

de muestra de corriente. Por lo tanto, solo queda definir al Opamp que es utilizado

en el circuito Replica Bias, analizar la interaccion de este elemento con la muestra de

corriente y el circuito SCL/CML basico y, finalmente, evaluar el desempeno de todo

este conjunto de elementos.

4.4.1. Opamp

Para implementar el Amplificador Operacional utilizado en el circuito Replica

Bias se propone utilizar el Amplificador Operacional de Transconductancia (OTA)

mostrado en la Figura 4.4. Este se basa en la topologıa Folded Cascode [14]. Sin

embargo, en el amplificador propuesto se modifica el espejo de corriente al utilizar

un espejo Flipped Voltage Follower Current Sensor (FVFCS) en vez de un espejo

Cascode.

La funcion del espejo de corriente en un amplificador Folded Cascode es la de

realizar la conversion Fully Differential a Single Ended de la senal a la salida del

amplificador. En el caso del espejo de corriente Cascode, ademas de realizar esta con-

version tambien incrementa la resistencia de salida del amplificador, aumentando de

ese modo la ganancia de baja frecuencia del amplificador. Sin embargo, este espejo

reduce el rango de excursion de voltaje que puede tener la senal a la salida e incre-

menta el requerimiento mınimo de voltaje de alimentacion, siendo este ultimo mayor


4.4 Replica Bias 113

a 4VDSsat. Por lo anterior, el amplificador Folded Cascode con espejo de corriente Cas-

code no se considera apropiado para aplicaciones que requieran niveles de voltaje de

alimentacion bajos. Para este tipo de aplicaciones se recomienda utilizar un espejo de

corriente sencillo y eliminar los transistores Cascode que se conectan a las terminales

drain de los transistores del par diferencial; lo anterior reducira el requerimiento de

voltaje de alimentacion a cambio de una reduccion de la ganancia de baja frecuencia.

Vale la pena mencionar que al utilizar un espejo de corriente simple, la copia de la

corriente diferencial puede empeorar (el espejo de corriente simple cuenta con menor

precision en el reflejo de corriente que el Cascode o el FVFCS) [27].

1 uA

Iss

W=360uL =1.8u

M4

W=480uL =1.8u

M6

VDD

W=360uL =1.8u

M5

W=360uL =1.8u

M2

W=480uL =1.8u

M7

W=480uL =1.8u

M8

W=480uL =1.8u

M11

W=480uL =1.8u

M12

W=240uL =1.8u

M3

W=240uL =1.8u

M9

W=240uL =1.8u

M10

VDD

VDD VDD

W=480uL =1.8u

M15

W=480uL =1.8u

M14

W=240uL =1.8u

M13

VDD VDD VDD

VDD

W=360uL =1.8u

M1

VDD

4pF

CL

Vin+ Vin-

Out

Figura 4.4: Diagrama esquematico del Amplificador Operacional Folded Cascode con Espejo de Co-rriente Flipped Voltage Follower Current Sensor.

Por otra parte, el Amplificador Operacional Folded Cascode con espejo de co-

rriente FVFCS presenta algunas caracterısticas interesantes. Al utilizar un espe-

jo FVFCS se amplıa el rango de voltaje de la senal a la salida del amplificador

(V SS + VDSsatN < Vout < VDD − VDSsatP ); un rango amplio de voltaje a la sali-

da es una caracterıstica deseada para el amplificador utilizado en el circuito Replica

Bias, ya que esto permitira manejar un mayor rango de corrientes de referencia en

las celdas digitales SCL/CML. Ademas, la comparacion de corrientes diferenciales

(conversion Fully Differential a Single Ended de la senal a la salida) es mas exacta

que la realizada con un espejo de corriente simple. Esto se debe a que el espejo de

corriente FVFCS utilizado en la Figura 4.4 requiere de bajos niveles de voltaje en

sus terminales de entrada y de salida para funcionar; al mismo tiempo, su resistencia

de entrada es baja (ri = 1/gm14gm13ro13). Hay que tomar en cuenta que un espejo de

corriente de alto desempeno para aplicaciones de bajo voltaje debe demandar bajos

niveles de voltaje en sus terminales de entrada y de salida; por otra parte, un espejo

de corriente preciso debe de contar con una baja impedancia de entrada y una alta



impedancia de salida. El espejo de corriente FVFCS utilizado en la Figura 4.4 tiene

una baja impedancia de entrada, demanda un bajo nivel de voltaje de alimentacion

(V DDmin = VthN + 2VDSsat) y requiere de niveles de voltaje en su terminales de

entrada y de salida de al menos un VDSsat [28]. Otra caracterıstica del amplificador

en la Figura 4.4 es que conserva los transistores Cascode conectados a las terminales

de drenaje de los transistores del par diferencial, esto con el fin de no degradar su

ganancia de baja frecuencia; su ganancia de baja frecuencia esta dada por la siguiente

expresion:

Adc = gmdp[ro12||ro15||rCascode10] (4.4.1)

Recuerdese que la transconductancia de los transistores del par diferencial esta de-

terminada por la cantidad de corriente que pase a traves de ellos (Id), el voltaje ter-

mo dinamico (Vtermal ≈ 26mV , a temperatura ambiente) y el factor de pendiente de

subumbral del dispositivo (n) [14].

gmdp = Id/(nVtermal) = Iss/(2nVtermal) (4.4.2)

Vale la pena mencionar que este amplificador es considerado de una etapa y la ubi-

cacion en frecuencia del polo dominante (Ancho de Banda, -3db Freq) dependera de

la magnitud de la carga capacitiva en la salida del amplificador (tambien debe consi-

derarse el aporte de las capacitancias parasitas de los transistores conectados al nodo

de salida); el polo dominante (Ancho de Banda, -3db Freq) esta dado por:

polelfHz = 1/(2πCL[ro12||ro15||rCascode10]) (4.4.3)

En resumen, el Amplificador Operacional Folded Cascode con espejo de corriente

FVFCS proporciona adecuados rangos de voltaje de excursion de senal en sus ter-

minales de entrada y salida, requiere de un bajo nivel de voltaje de alimentacion y

cuenta con alta ganancia en baja frecuencia.

Para evaluar el desempeno de la respuesta en frecuencia de lazo abierto del am-

plificador aquı propuesto, se utilizo la configuracion mostrada en la Figura 4.5; se

utilizo el simulador Hspice. Fueron considerados dos casos principales en los cuales

se utilizaron diferentes niveles de voltaje V DD (1.5V y 1V) para la alimentacion del

amplificador operacional y a la vez se vario la magnitud de la corriente de referencia

Iss; en el caso de la corriente de referencia Iss se utilizaron magnitudes que van de



−

+

Rt100GOhm

1F

Ct

Vt

1Vdc1Vac

4pF

CL

Out

Figura 4.5: Configuracion utilizada para evaluar la respuesta en frecuencia en lazo abierto del OTAFolded Cascode con espejo FVFCS.

1uA hasta 50nA, con el objetivo de conocer el desempeno del amplificador en condi-

ciones de bajo consumo energetico. Cabe mencionar que en ambos casos el nivel de

voltaje de modo comun, a la entrada del amplificador, se fijo a 2/3 del nivel de volta-

je de alimentacion. Tambien se agregaron las dimensiones de area y perımetro de las

difusiones de los transistores con el fin de obtener resultados mas precisos (similares

a una simulacion postlayout).

Figura 4.6: Respuesta en frecuencia de lazo abierto del Amplificador Operacional Folded Cascode conespejo de corriente FVFCS; V DD = 1·5V , CMV = 1V , CL = 4pF .



En las Figuras 4.6 y 4.7 se muestran las respuestas en frecuencia obtenidas, y en

las Tablas 4.1 y 4.2 se indican los principales parametros de desempenos extraıdos de

las respuestas en frecuencia.

Figura 4.7: Respuesta en frecuencia de lazo abierto del Amplificador Operacional Folded Cascode conespejo de corriente FVFCS; V DD = 1V , CMV = 0·666V , CL = 4pF .

Corriente dereferencia(Iss)

Ganancia debaja frecuen-cia (10Hz)

Ancho debanda (-3dBFreq)

Ancho de ban-da unitario(0dB Freq)

Margende fase

1µA 33.793dB 4963.7Hz 204.84kHz 70.25

750nA 33.719dB 3777.9Hz 154.51kHz 70.53

500nA 33.647dB 2564.2Hz 103.94kHz 70.82

250nA 33.58dB 1315Hz 52.833kHz 71.11

100nA 33.543dB 540.43Hz 21.586kHz 71.29

50nA 33.52dB 275.39Hz 10.952kHz 71.35

Tabla 4.1: Parametros caracterısticos del Amplificador Operacional Foldede Cascode con espejo decorriente FVFCS, obtenidos de su respuesta en frecuencia de lazo abierto; V DD = 1·5V , CMV = 1V ,CL = 4pF .



Corriente dereferencia(Iss)

Ganancia debaja frecuen-cia (10Hz)

Ancho debanda (-3dBFreq)

Ancho de ban-da unitario(0dB Freq)

Margende fase

1µA 37.354dB 3707.4Hz 230.25kHz 51.14

750nA 37.420dB 2800.5Hz 175.31kHz 51.36

500nA 37.496dB 1885.8Hz 119.21kHz 51.67

250nA 37.587dB 958.65Hz 61.391kHz 52.14

100nA 37.610dB 392.96Hz 25.072kHz 52.38

50nA 37.514dB 201.66Hz 12.611kHz 52.71

Tabla 4.2: Parametros caracterısticos del Amplificador Operacional Foldede Cascode con espejo decorriente FVFCS, obtenidos de su respuesta en frecuencia de lazo abierto; V DD = 1V , CMV = 0·666V ,CL = 4pF .

En base a las mediciones obtenidas se puede mencionar lo siguiente para cada

caso. Para la respuesta en frecuencia de la Figura 4.6 (V DD = 1·5V , CMV = 1V ,

CL = 4pF ), se puede ver que conforme la corriente de referencia Iss se reduce, tam-

bien lo hace la ganancia de baja frecuencia. Sin embargo, el cambio en la ganancia de

baja frecuencia fue muy poco, ya que esta se modifico de 33.793dB a 33.52dB. Se asu-

me que, aunque la transconductancia del par diferencial se va reduciendo con forme

cambia el punto de operacion (en otras palabras, conforme cambia la magnitud de la

corriente Iss), tambien cambia la resistencia de salida del amplificador en cada caso;

estos cambios en la resistencia de salida parecen compensar la reduccion de transcon-

ductancia, produciendo una ganancia de baja frecuencia de lazo abierto casi constante

ante diferentes magnitudes de referencia de corriente. Un comportamiento similar se

registro con el margen de fase, ya que cambio de 70.25 a 71.35. En los parametros

en los que si se registraron cambios substanciales fueron en el ancho de banda (-3dB

Freq) y en el ancho de banda unitario (0dB Freq); el ancho de banda cambio de

4963Hz a 275.39Hz, mientras que el ancho de banda unitario lo hizo de 204.84kHz a

10.952kHz. Hay que recordar que el ancho de banda unitario (tambien conocido como

producto ganancia ancho de banda, GB ≈ AdcBandwidth) es dependiente tanto del

ancho de banda como de la ganancia de baja frecuencia del amplificador, por lo que

los cambios en los dos ultimos modifican al primero. Las diferencias con respecto al

ancho de banda en cada magnitud de referencia de corriente se atribuyen al hecho

de que en cada caso, las magnitudes de las capacitancias parasitas de los transistores

conectados a la salida del amplificador cambian en cada punto de operacion, ası como



tambien la resistencia de salida y la transconductancia del par diferencial.

Para el segundo caso, mostrado en la Figura 4.7 (V DD = 1V , CMV = 0·666V ,

CL = 4pF ), la ganancia de baja frecuencia se mantuvo casi constante; para el rango

de corrientes de referencia de 1uA a 100nA, la ganancia de baja frecuencia registro un

ligero aumento, de 37.354dB a 37.610dB, para caer a 37.514dB al utilizarse una co-

rriente de referencia de 50nA. En contraste, el ancho de banda registro una reduccion

progresiva con respecto a la corriente de referencia del amplificador, al cambiar de

3707Hz a 201.66Hz; en consecuencia, el ancho de banda unitario cambio de 230.25kHz

a 12.611kHz. Por otra parte, el margen de fase tambien registro ligeros cambios entre

las distintas magnitudes de corriente de referencia, al cambiar de 51.14 a 52.71.

Se presume que las diferencias en los diversos parametros caracterizados para cada

punto de operacion se deben al hecho de que en cada punto, la resistencia de salida,

las capacitancias parasitas y la transconductancia del par diferencial cambian.

Es interesante que al comparar los dos casos generales, se puede ver que a ma-

yor cantidad de voltaje de alimentacion (1.5V), el amplificador proporciona menor

ganancia de baja frecuencia, pero mayor ancho de banda (-3dB Freq) y margen de

fase; por el contrarıo, al contar con un voltaje de alimentacion menor (1V), el ampli-

ficador proporciona mayor ganancia de baja frecuencia pero menor ancho de banda

(-3dB Freq) y margen de fase. Sin embargo, en los dos casos generales, la respuesta en

frecuencia de lazo abierto del OTA parece proyectar un comportamiento estable en

ambas condiciones. Por lo tanto, se considera que este amplificador puede ser utilizado

en el circuito Replica Bias.

Un comentario adicional, con respecto al OTA de la Figura 4.4, es que se en su

dimensionamiento se utilizaron dimensiones grandes con el objetivo de evitar que

las variaciones de proceso afecten el comportamiento del amplificador en la region

de inversion debil (se obliga a los transistores a operar en esta region al utilizar

una corriente de referencia baja). Por otra parte, la relacion de tamanos entre los

transistores se realizo con el fin de distribuir la corriente de referencia de manera

adecuada. Esta razon de tamanos (mostrada en la Figura 4.4) se fundamenta en el

hecho de que se desea pasar mas corriente al par diferencial, por medio del transistor

M2, que a las otras ramas de polarizacion y de esa forma tener una gmdp alta. Sin

embargo, la cantidad de corriente que debe de pasar a traves de las otras ramas debe

de ser un poco mayor que la mitad de la corriente suministrada al par diferencial con

el fin de garantizar la correcta operacion del amplificador. En caso de ser la mitad



de la corriente de referencia, puede ocurrir que alguno de los transistores del par

diferencial se lleve esta mitad de la corriente Iss (proporcionada por el transistor

PMOS M7 o M8), dejando sin corriente a la rama conectada al espejo de corriente

FVFCS. Al ocurrir esto, el espejo de corriente deja de operar adecuadamente y el

amplificador entrara en un estado de bloqueo momentaneo hasta que el transistor en

el par diferencial libere un poco de corriente [14]. Por lo tanto, se fijo la siguiente

relacion de dimensionamiento; M1 a M2 es 6:6 y de M1 a M3 es 6:4. Los transistores

PMOS que sirven como fuentes de corriente (M6, M7, M8, M11 y M12) se escalaron con

respecto a M3 y de esa forma se suministra una corriente similar a la que se tiene en ese

transistor a las demas ramas; se asumio que la relacion entre el parametro uCox de los

transistores NMOS y PMOS de este proceso es 2:1, con el fin de simplificar el diseno

del layout. Por otra parte, M9, M10, M13, M14 y M15 se escalaron para permitir el paso

de las corrientes de polarizacion con un voltaje VDS reducido, en base al escalamiento

planteado para los transistores PMOS que se utilizan como fuentes de corriente. Un

punto a destacar es que las compuertas de los transistores M9 y M10 se enlazaron

al nivel de voltaje mas negativo del circuito, mientras que la compuerta de M13 se

unio al nivel de voltaje mas positivo del circuito, esto con el objetivo de reducir el

voltaje Vds de estos transistores.

4.4.2. Interaccion

Ya con los dos elementos del circuito Replica Bias definidos, este puede ser aco-

plado a algun circuito logico SCL/CML. En la Figura 4.8 el circuito Replica Bias

interactua con un circuito NOT/Buffer. Debido a la configuracion de retroalimen-

tacion que existe entre el Opamp y la muestra de corriente, y al hecho de que la

muestra de corriente es un medio circuito del NOT/Buffer, los dispositivos de carga

PMOS del circuito logico son forzados a tener una excursion de voltaje de V DD a

V DD − Vref OS. Esto a traves del voltaje VBL en sus compuertas.

Sin embargo, lo anterior solo es posible si el lazo de retroalimentacion que existe

entre el Opamp y la muestra de corriente es estable. Para entender esto hay que

observar al circuito Replica Bias con cuidado, de esa forma se podra ver que este

se asemeja a un amplificador operacional de dos etapas en configuracion seguidor de

voltaje. Por lo tanto, para estabilizarlo, el polo asociado a su nodo intermedio (es

decir, el nodo BL) debe ser el polo dominante del amplificador de dos etapas. Una



W=4.8uL =.9u

M1

VDD

VDD

W=7.2uL =1.2u

M3

W=5.4uL =.9u

M2

W=4.8uL =.9u

M4

VDD

W=7.2uL =1.2u

M8

W=5.4uL =.9u

M6

W=4.8uL =.9u

M5

VDD

W=5.4uL =.9u

M7

−

+OUT2OUT1

Vin+ Vin-

Vref_Itail

Vref_OSV_BL

OUT_ref

50 nA

Itail_ref

W=7.2uL =1.2u

M3

VDD50fF

CL150fF

CL2

Load_Comp

Figura 4.8: Circuito Replica Bias interactuando con el un el circuito logico NOT/Buffer SCL/CML.

forma de lograr lo anterior es aumentar la carga capacitiva en el nodo BL. Si el circuito

Replica Bias es utilizado para polarizar los dispositivos de carga de muchos circuitos

logicos SCL/CML, el mismo aporte capacitivo de las interconexiones utilizadas en

la distribucion del voltaje VBL a todos los dispositivos PMOS, serıa suficiente para

compensar al circuito Replica Bias [7]. Otra posible forma de aumentar la carga

capacitiva del nodo BL serıa por medio de la multiplicacion de un capacitor Miller

con la muestra de corriente. Sin embargo, debido a que la muestra de corriente maneja

magnitudes de corriente muy bajas (debido a que opera en la region de inversion

debil), la transconductancia de su transistor PMOS es muy baja. En consecuencia, la

ganancia de la muestra de corriente (o desde un punto de vista diferente, la segunda

etapa) es muy baja; por lo que en este caso no resulta viable el uso de la multiplicacion

Miller.

W=360uL =1.8u

M1c

W=180uL =1.8u

M2c

4pF

Cc

VDD

V_BL

Figura 4.9: Carga de compensacion propuesta.

Si el circuito Replica Bias va a ser utilizado para polarizar a los dispositivos de



carga PMOS de muchos circuitos logicos SCL/CML, lograr su estabilidad no suele ser

un problema. El problema se presenta cuando el circuito Replica Bias maneja a los

dispositivos de carga de pocos circuitos logicos, ya que resulta poco practico integrar

un capacitor para compensar al circuito Replica Bias de tan pocos circuitos logicos,

debido al area que ocuparıa este elemento. Para este caso, se propone como alternativa

el utilizar al circuito mostrado en la Figura 4.9, como carga de compensacion. Este

circuito tiene una impedancia de entrada (en otras palabras, impedancia vista desde

el nodo BL) que cuenta con un polo en el origen, un polo negativo y un cero negativo.

Esta impedancia es definida en la ecuacion 4.4.4, en la cual:

C1 = CGBp + CGSp

C2 = Cc+ CGDp

Co = CDBp + CDBn + CGSn + CGBn

Ro =1

gmn

||rop

a = C2 + Co

b = C1C2 + CoC1 + CoC2

c = RoC2gmp + C1 + C2

RinLC =sRoa+ 1

s[sRob+ c](4.4.4)

Si el circuito en la Figura 4.9 es conectado al nodo BL del circuito Replica Bias,

su impedancia estara en paralelo a la impedancia de salida del Opamp. Por lo tanto,

este circuito modificara la impedancia de salida de la primera etapa del circuito

Replica Bias; la ecuacion 4.4.5 describe a esta impedancia modificada, al asumir

que la impedancia de salida del Opamp se compone solo de un resistor ROpamp y un

capacitor COpamp, ambos conectados en paralelo.

RoOpamp mod=

sRoROpampa+ROpamp

s2(COpampROpampa+RoROpampb) + s(Roa+ COpampROpamp +ROpampc) + 1(4.4.5)

Debido a que la interaccion entre la impedancia de salida del Opamp y la impe-

dancia de entrada del circuito en la Figura 4.9, la funcion de transferencia del circuito

Replica Bias es modificada. De este modo se logra estabilizar al circuito Replica Bias,

cuando este opera en la region de inversion debil. Por lo tanto, se decidio utilizar al



circuito en la Figura 4.9 como carga de compensacion.

4.4.3. Pruebas basicas

Para evaluar el correcto funcionamiento del circuito mostrado en la Figura 4.8, este

fue sometido a una prueba de respuesta al impulso, utilizando al circuito en la Figura

4.9 como carga de compensacion. En esta prueba la magnitud de voltaje Vref OS

cambia de 0V a 0·8V , mientras que el circuito NOT/Buffer SCL/CML recibe un

voltaje de entrada diferencial que oscila entre 0·2V y −0·2V a 100kHZ. En esta prueba

se manejaron las siguientes magnitudes de polarizacion: V DD = 1V , ITail ref =

50nA e IOpamp ref = 1µA. Los resultados obtenidos se muestran en la Figura 4.10

y en ella se presentan dos graficas. La primera muestra las senales de entrada y de

salida diferencial del circuito logico NOT/Buffer, mientras que la segunda muestra

las magnitudes de voltaje Vref OS, VOut ref y VBL.

Figura 4.10: Respuesta transitoria del circuito Replica Bias y el circuito logico NOT/Buffer SCL/CML.

En la primera grafica se puede apreciar que el circuito logico no es capaz de

generar en su puerto de salida diferencial una senal con niveles de voltaje similares

a los que recibe en su puerto de entrada diferencial cuando Vref OS = 0V . Una vez

que Vref OS = 0·8V , el voltaje VOutdif not comienza a incrementar su magnitud, en un



principio de manera erratica, pero, despues de un tiempo, la excursion de voltaje de

VOutdif not es similar a la de VIndif mot. Tambien se puede observar que despues del

periodo de estabilizacion, el circuito logico realiza de manera adecuada la evaluacion

de la funcion NOT, a una frecuencia de 100kHz, con Vswdif = 0·4V .

El por que ocurre lo anterior, puede deducirse al observar la segunda grafica de

la Figura 4.10. En ella se puede ver que el circuito Replica Bias opera como seguidor

de voltaje, ya que VOut ref sigue a Vref OS, despues de que el ultimo realiza un cambio

del tipo escalon. En consecuencia, el nivel de voltaje VBL cambia con el objetivo de

forzar al dispositivo M1 a tener un voltaje de fuente a drenaje de V DD − Vref OS,

y de ese modo, VOut ref se iguale a Vref OS. Ya que todos los dispositivos de carga

PMOS del circuito mostrado en la Figura 4.8 son controlados por VBL, todos tendran

la misma caıda de tension cuando a traves de ellos circule una corriente de magnitud

equivalente a ITail ref ; por lo que en el caso de esta prueba, Vsw = 0·2V .

Figura 4.11: Respuesta transitoria del circuito Replica Bias y el circuito logico NOT/Buffer SCL/CML;ampliada de las senales de entrada y salida.

Vale la pena mencionar que en la Figura 4.10, VBL = 0·2166V , por lo que el voltaje

de compuerta a fuente de los dispositivos PMOS es de −0·7834V . Esta magnitud de

VGS es muy similar a la registrada en la Figura 4.3 para el caso en el que a traves

de los dispositivos de carga PMOS circula una corriente de 50nA; esto ocurre cuando

el voltaje de fuente a drenaje de los dispositivos de carga es de 0·2V y su voltaje



de compuerta a fuente es de −0·78623V , es decir, VG = 0·21377V . La diferencia que

hay entre los voltajes de compuerta se debe al hecho de que el espejo de corriente

utilizado para distribuir a ITail ref no es preciso y por lo tanto, la corriente de cola de

los circuitos logicos y la muestra de corriente no es exactamente igual a ITail ref (en

este caso, 50nA), y el circuito Replica Bias genera un magnitud de voltaje VG para

los dispositivos de carga diferente a la mostrada en la Figura 4.3. Sin embargo, la

diferencia entre las corrientes de cola de los circuitos logicos e ITail ref es muy poca,

siendo este el inconveniente de utilizar espejos de corriente simples en los circuitos

SCL/CML, mientras que su principal ventaja es que no requieren de un nivel de

voltaje alto para funcionar.

Por otra parte, en la Figura 4.11 se muestra una vista ampliada de las senales de

entrada y salida del circuito logico evaluado, desde un punto de vista diferencial y

de senal sencilla. Se puede observar que en ambos casos, los tiempos de subida y de

bajada de la senal a la salida del circuito logico son muy similares a los de la senal

que estimula a dicho circuito.

Figura 4.12: Respuestas transitorias del circuito Replica Bias ante diferentes magnitudes de corrienteITail.

Debido a que el circuito mostrado en la Figura 4.8 puede operar con magnitudes

de corriente ITail ref menores a 50nA, tambien se evaluo la respuesta de este circuito

ante un estimulo del tipo escalon, pero con diferentes magnitudes de corriente ITail ref .


4.5 Circuitos logicos propuestos 125

La Figura 4.12 muestra las respuestas del circuito cuando la magnitud de corriente

ITail ref varıa de 1nA a 50nA. Se puede observar que el circuito logra funcionar como

seguidor de voltaje, despues de que ocurre el estımulo del tipo escalon. Sin embargo,

el desnivel que hay entre las senales Vref OS y VOut ref , es diferente en cada caso.

Tambien se observa que en todos los casos el nivel de voltaje VOut ref se estabiliza

despues de un periodo de tiempo. Se debe tomar en cuenta que, aunque el capıtulo

se enfoca al uso de los circuitos logicos SCL/CML con corrientes de cola de 50nA,

estos tambien son capaces de operar con corrientes de cola un poco menores a 1nA.

Sin embargo, la frecuencia de operacion de los circuitos logicos con tan baja corriente

de polarizacion es mucho menor a 100kHz.

En conclusion, se considera que el circuito Replica Bias mostrado en la Figura 4.8,

en conjunto con la carga de compensacion de la Figura 4.9, puede ser utilizado para

polarizar las cargas activas de los circuitos logicos SCL/CML que son presentados en

este trabajo.

4.5. Circuitos logicos propuestos

A continuacion se presentan los 4 circuitos logicos basicos propuestos, incluyendo

las dimensiones de sus transistores. Tambien se demuestra su funcionamiento, con las

siguientes condiciones de operacion:

V DD = 1V

Vsw = 0·2V

CL = 50fF

feq = 100kHZ

4.5.1. NOT/Buffer

El diagrama esquematico del circuito logico basico del estilo SCL/CML, que ha

sido definido, se muestra en la Figura 4.13; este es el mismo que se utilizo dentro del

circuito mostrado en la Figura 4.8. La Figura 4.13 tambien indica las dimensiones de

los transistores del circuito.

El funcionamiento de este circuito como inversor logico ha sido demostrado en

los resultados de simulacion mostrados en las Figuras 4.10 y 4.11. La Figura 4.14



W=4.8uL =.9u

M3

VDD

W=7.2uL =1.2u

MIt

W=5.4uL =.9u

M1

W=4.8uL =.9u

M4

VDD

W=5.4uL =.9u

M2

OUT2OUT1

Vin+ Vin-

V_BL

Vref_Itail

Figura 4.13: Circuito logico NOT/Buffer SCL/CML propuesto.

Figura 4.14: Respuesta transitoria del circuito logico NOT/Buffer SCL/CML propuesto, cuando esutilizado como Buffer logico.

muestra los resultados obtenidos en simulacion cuando el circuito NOT/Buffer es

utilizado como Buffer logico. Se puede observar entonces que la senal diferencial a la

salida del circuito logico cuenta con una frecuencia de 100kHz y que la respuesta del

circuito logico tiene un retardo de aproximadamente 265ns con respecto a la senal

estımulo. Tambien se puede observar que la diferencia que hay entre los tiempos de

subida y bajada, de las senales de entrada y salida es de aproximadamente 14ns. Esta

diferencia se atribuye al hecho de que la magnitud de la corriente ITail del circuito



logico no es exactamente 50nA, ya que se utiliza un espejo de corriente simple para

energizar al transistor de cola del circuito.

4.5.2. AND/OR

Para realizar las funciones logicas AND, NAND, OR y NOR, solo se necesita

una estructura SCL/CML. Para el caso de las funciones AND y NAND, la Figura

4.15 muestra el diagrama esquematico del circuito logico, el dimensionamiento de sus

transistores y la forma en que las senales diferenciales de entrada deben ingresar al

circuito. Como se menciono en el capıtulo 2, para obtener el resultado de la evaluacion

de la funcion logica AND, VOutdif = VOut2 − VOut1; para la funcion NAND, VOutdif =

VOut1 − VOut2.

W=5.4uL =.9u

M3

W=5.4uL =.9u

M4

A+ A-

Out1 Out2

VDD

B+ B-

W=5.4uL =.9u

M2

W=5.4uL =.9u

M1

VDD

W=7.2uL =1.2u

MIt

W=4.8uL =.9u

M5

W=4.8uL =.9u

M6V_BL

Vref_Itail

Figura 4.15: Circuito logico AND/NAND SCL/CML propuesto.

En la Figura 4.16 se muestran los resultados obtenidos de una simulacion transi-

toria, en la cual se estimula al circuito de la Figura 4.15 con dos senales diferenciales

de distinta frecuencia, una a 100kHZ (senal naranja, VA dif ) y otra a 50kHz (senal

verde, VB dif ). En dicha figura tambien se muestra la respuesta del circuito logico

(senal azul, VOutdif ). Se puede observar que la senal en el puerto diferencial de salida

del circuito logico, toma un valor logico alto (es decir, VOut dif = 0·2V ) solo cuando

ambas senales diferenciales de entrada tienen un valor logico alto, realizando de esta

forma la evaluacion de la funcion logica AND.



Otro caracterıstica que se puede observar en la respuesta del circuito logico, es que

el nivel logico alto no tiene una magnitud de 0·2V , si no una ligeramente menor. Esto

se debe al hecho de que la magnitud de la corriente ITail del circuito logico AND es

ligeramente diferente a la magnitud de corriente de cola de la muestra de corriente, ya

que el voltaje VDS de sus transistores de cola es diferente. Por lo tanto, la magnitud

de los voltajes VSD de sus dispositivos de carga es diferente. Este comportamiento

tambien se aprecia en los demas circuito logicos, y la unica forma de evitarlo serıa

utilizar un circuito Replica Bias disenado especıficamente para cada funcion logica, en

el cual se use como muestra de corriente el medio circuito SCL/CML de cada funcion,

lo cual resultarıa inviable.

Figura 4.16: Respuesta transitoria del circuito logico AND/NAND SCL/CML propuesto.

Por otra parte, la Figura 4.17 muestra el diagrama esquematico propuesto para

la realizacion de la funcion logica OR. En comparacion con la funcion logica AND,

la forma en que las senales diferenciales de entrada ingresan a la estructura para la

evaluacion de la funcion OR es contrarıa, como lo es tambien la forma en que la

respuesta de la estructura debe ser tomada, ya que para el caso de la funcion OR,

VOut dif = VOut1 − VOut2, mientras que para la funcion NOR, VOut dif = VOut2 − VOut1.

La Figura 4.18 muestra los resultados obtenidos de la simulacion transitoria del

circuito mostrado en la Figura 4.17, cuando a este se le estimula con dos senales



W=5.4uL =.9u

M3

W=5.4uL =.9u

M4

A- A+

Out1 Out2

VDD

B- B+

W=5.4uL =.9u

M2

W=5.4uL =.9u

M1

VDD

W=7.2uL =1.2u

MIt

W=4.8uL =.9u

M5

W=4.8uL =.9u

M6V_BL

Vref_Itail

Figura 4.17: Circuito logico OR/NOR SCL/CML propuesto.

diferenciales de distinta frecuencia, una a 100kHz (senal naranja, VA dif ) y otra a

50kHz (senal verde, VB dif ). En esta figura se puede observar que la respuesta del

circuito (senal azul, VOutdif ) solo toma un valor logico alto cuando alguna de las

senales de entrada, tiene dicho valor logico, evaluando de esa forma la funcion logica

OR.

Figura 4.18: Respuesta transitoria del circuito logico OR/NOR SCL/CML propuesto.



4.5.3. MUX/XOR

Para realizar un multiplexor logico y evaluar las funciones logicas XOR y XNOR,

se puede utilizar una misma estructura SCL/CML. En este trabajo se propone la

estructura mostrada en la Figura 4.19, para el caso del multiplexor logico. En esta

figura se indican los dimensionamientos de los transistores y la forma en que las senales

diferenciales deben ingresar al circuito; para esta funcion logica, VOut = VOut2−VOut1.

W=5.4uL =.9u

M3

W=5.4uL =.9u

M4A+ A-

Out1 Out2

VDD

W=5.4uL =.9u

M5

W=5.4uL =.9u

M6B+ B-

W=5.4uL =.9u

M2

W=5.4uL =.9u

M1SEL-SEL+

VDD

W=4.8uL =.9u

M8

W=4.8uL =.9u

M7

W=7.2uL =1.2u

MIt

V_BL

Vref_Itail

Figura 4.19: Circuito logico MUX SCL/CML propuesto.

Por otra parte, en la Figura 4.20 se pueden observar los resultados obtenidos a

partir de la simulacion transitoria del circuito mostrado en la Figura 4.19, cuando a

este se le estimula con tres senales; una a 100kHZ (senal naranja, VA dif ), otra a 50kHz

(senal verde, VB dif ) y una mas a 25kHz (senal roja, VSel dif ). Se puede observar que

la respuesta del circuito logico (senal azul, VOutdif ) sigue a las senales VA dif y VB dif ,

de acuerdo al nivel logico de la senal VSel dif . Es decir, cuando VSel dif toma el valor

de cero logico, el puerto de salida diferencial seguira a la senal VB dif . En contraste,

cuando VSel dif toma el valor logico de uno, el puerto diferencial de salida sigue a

la senal VA dif . Como se puede apreciar, los resultados mostrados en la Figura 4.20

demuestran que el circuito en la Figura 4.19 opera como multiplexor logico SCL/CML.

Para realizar la funcion logica XOR, se utiliza la misma estructura SCL/CML,

como es indicado por la Figura 4.21; en ella se indica la manera en que las senales

diferenciales deben de ser ingresadas al circuito logico. En el caso de la funcion logica

XOR, VOutdif = VOut1 − VOut2.



Figura 4.20: Respuesta transitoria del circuito logico MUX SCL/CML propuesto.

W=5.4uL =.9u

M3

W=5.4uL =.9u

M4A+ A-

Out1 Out2

VDD

W=5.4uL =.9u

M5

W=5.4uL =.9u

M6

B+

A+

W=5.4uL =.9u

M2

W=5.4uL =.9u

M1

VDD

B-

W=4.8uL =.9u

M8

W=4.8uL =.9u

M7

W=7.2uL =1.2u

MIt

V_BL

Vref_Itail

Figura 4.21: Circuito logico XOR/XNOR SCL/CML propuesto.

Al circuito en la Figura 4.21 se le sometio a una simulacion transitoria, con el fin

de comprobar que este realiza correctamente la evaluacion de la funcion logica XOR.

En esta simulacion, el circuito fue estimulado con dos senales, una a 100kHZ (senal

naranja, VA dif ) y otra a 50kHz (senal verde, VB dif ). De modo que en la Figura 4.22

se muestran los resultados obtenidos de esta simulacion. En dicha figura se puede



observar que la respuesta del circuito (senal azul, VOutdif ) solo toma un valor logico

bajo cuando al valor logico de las senales que estimulan al circuito son iguales. Caso

contrarıo, cuando los valores logicos de las senales de entrada son diferentes, VOutdif

toma un valor logico alto. Este comportamiento es el esperado por parte de un circuito

logico que evalua a la funcion XOR. Un detalle que se puede observar en la Figura

4.22, es que dentro del periodo de tiempo que va de 246µs a 262µs, la senal de salida

del circuito XOR SCL/CML intenta tomar un valor logico alto. Sin embargo, esta

senal no logra alcanzar el valor de 1 logico, el cual corresponde a la combinacion de

entrada que ocurre en ese instante, A = 1 y B = 0. Lo anterior se debe al hecho de

que los datos de entrada son diferentes durante un instante de tiempo muy corto, el

cual corresponde a una frecuencia mayor a 100kHz. Por lo tanto, la frecuencia del

estımulo sobrepasa a la frecuencia de operacion para la cual el circuito logico XOR

fue disenado. Sin embargo, mientras los estımulos que se tenga este circuito sean de

una frecuencia de 100kHz, no deberıan de producirse errores logicos.

Figura 4.22: Respuesta transitoria del circuito logico XOR/XNOR SCL/CML propuesto.



4.5.4. Flip Flop D

Para la realizacion del elemento secuencial Flip Flop D, con opcion de reset, se

puede utilizar el circuito mostrado en la Figura 4.23.

W=5.4uL =.9u

M3m

W=5.4uL =.9u

M4mDAT- DAT+

Q1 Q2

VDD

W=5.4uL =.9u

M5m

W=5.4uL =.9u

M6m

CLK+

Q1

W=5.4uL =.9u

M2m

W=5.4uL =.9u

M1m

VDD

CLK-

Q2

W=5.4uL =.9u

M3s

W=5.4uL =.9u

M4sQ2 Q1

Out1 Out2

VDD

W=5.4uL =.9u

M5s

W=5.4uL =.9u

M6s

CLK-

Out1

W=5.4uL =.9u

M2s

W=5.4uL =.9u

M1s

VDD

CLK+

Out2

RES-

W=5.4uL =.9u

MRm+

W=5.4uL =.9u

MRm-RES+

RES-

W=5.4uL =.9u

MRs+

W=5.4uL =.9u

MRs-RES+

W=7.2uL =1.2u

MItm

W=7.2uL =1.2u

MIts

W=4.8uL =.9u

M7m

W=4.8uL =.9u

M8m

W=4.8uL =.9u

M7s

W=4.8uL =.9u

M8s

V_BL

V_BL

Vref_Itail

Vref_Itail

Figura 4.23: Circuito logico Flip Flop D con reset SCL/CML propuesto.

Para este fin, se utilizan dos latch D en configuracion maestro-esclavo, interconec-

tados a traves de los nodos Q1 y Q2. En la Figura 4.23 se indican los tamanos de los

transistores que conforman al elemento secuencial Flip Flop D propuesto, ası como



la forma en que las senales diferenciales RES, CLK y DAT deben de ingresar al

circuito.

Para verificar que el circuito mostrado en la Figura 4.23 funciona adecuadamente

como Flip Flop D con reset, este fue sometido a una simulacion transitoria. En esta

simulacion, el circuito fue estimulado con tres senales diferenciales; una a 100kHZ

(senal naranja, VClk dif ), otra a 25kHz (senal verde, VDat dif ) y una mas a 6.25kHz

(senal roja, VRes dif ). En la Figura 4.24 se muestran los resultados obtenidos de dicha

simulacion. Se puede apreciar en dichas mediciones que cuando la senal diferencial

VRes dif toma un valor logico bajo, la senal a la salida del circuito, VOut dif , es forzada

a tener tambien un valor logico bajo. Esto indica que funcion de reset del Flip Flop

D opera con logica negada. En contraste, cuando VRes dif toma un valor logico alto,

el valor logico de VOut dif dependera entonces del dato que el circuito logre capturar.

Es decir, la senal VOut dif tomara el valor con el que VDat dif cuente, cuando la senal

VClk dif realice una transicion de alto a bajo y mantendra ese valor logico hasta que

la senal VClk dif vuelva a realizar esa transicion. Entonces, el circuito mostrado en al

Figura 4.23 realiza las funciones de un Flip Flop D con reset.

Figura 4.24: Respuesta transitoria del circuito logico Flip Flop D con reset SCL/CML propuesto.


4.6 Ensamble del circuito integrado de prueba 135

4.6. Ensamble del circuito integrado de prueba

Ya que las simulaciones reportadas en la seccion anterior demuestran que los cuatro

circuitos logicos SCL/CML propuestos funcionan adecuadamente, se decidio realizar-

los de manera fısica dentro de un circuito integrado, a fin de comprobar fısicamente

que estos funcionan de manera correcta. Tambien se busca caracterizar su consumo

energetico real por medio del uso de instrumentos capaces de medir corrientes del or-

den de pico Amperes. Otra cosa que se desea definir es la maxima frecuencia que los

circuitos logicos SCL/CML pueden llegar a alcanzar, con una magnitud de corriente

ITail dada.

Para la fabricacion del circuito integrado, se tuvo acceso al proceso de fabricacion

On Semi C5/MOSIS 500nm. El area del circuito integrado fue compartida con otros

tres proyectos distintos, por lo que no fue posible utilizar un pad del circuito integrado

para caracterizar cada nodo de salida de los circuitos logicos propuestos.

Figura 4.25: Topologıa utilizada para la caracterizacion de los circuitos logicos SCL/CML propuestos.

Con el objetivo de poder medir el voltaje en los nodos de salida de cada circuito

logico SCL/CML, se propone utilizar el esquema de caracterizacion mostrado en la

Figura 4.25. Cada uno de los nodos de salida de los circuitos logicos es conectado

al puerto de entrada de un buffer analogico, el cual tiene como objetivo aumentar

la capacidad de corriente de la senal antes de que esta ingrese al multiplexor. Este

multiplexor es del tipo 4 a 1, y con este bloque se elige al circuito logico que sera ca-

paz de sacar del chip las senales de voltaje que halla en sus nodos Out1 y Out2,

mediante una palabra digital de dos bits asignada de forma externa. Ya que la misma



palabra de seleccion es asignada a ambos multiplexores, las senales de voltaje en los

nodos Out1 y Out2 de un mismo circuito logico son transferidas a los puertos de

salida respectivos. El puerto de salida de cada multiplexor analogicos es conectado

a un buffer que permite manejar una capacitancia de carga a la salida del chip de

aproximadamente 30pF, debida a los capacitores parasitos del pad y a la punta de

prueba del osciloscopio.

W=4.8uL =.6u

M3

W=9.6uL =.6u

M5

W=9.6uL =.6u

M6

W=9.6uL =.6u

M1

W=19.2uL =.6u

M2

W=9.6uL =.6u

M4

W=4.8uL =.6u

Mref2

W=9.6uL =.6u

Mref1

.2pFCc

VDD

VDD VDDVDD

10 uA

Iref1

5 uA

Iref2 In Out

Figura 4.26: Diagrama del buffer analogico B1.

Para realizar el primer buffer analogico (B1, en la Figura 4.25), se utilizo el circuito

mostrado en la Figura 4.26 [29], en cual los transistores del par diferencial de entrada

son del tipo PMOS. Esta eleccion se basa en el hecho de que con un par diferencial del

tipo PMOS, el buffer es capaz de transferir desde su entrada hacia su salida, senales de

voltaje que cuenten con excursiones de 0V a 1·6V . En contraste, con un par diferencial

del tipo NMOS, las excursiones de voltaje serıan de 0·6V a 3V . La eleccion del par

diferencial PMOS toma sentido al considerar el hecho de que los niveles de voltaje en

los puertos de salida de los circuitos logicos propuestos pueden oscilar entre 1·5V y

0·8V ; es decir, como las senales de voltaje en las salidas de los circuitos logico seran de

un voltaje reducido, el uso de un par diferencial PMOS es conveniente. Vale la pena

mencionar que la magnitud del voltaje V DD, del circuito mostrado en la Figura 4.26,

es de 3V y esta magnitud es diferente al voltaje de polarizacion de los circuitos logicos

propuestos.

Por otra parte, en la Figura 4.27 se muestra el circuito utilizado para la realiza-

cion del multiplexor analogico 4 a 1, el cual esta compuesto de ocho compuertas de

transmision y dos inversores logicos CMOS estaticos. En dicho circuito, el valor logico

en los nodos de seleccion (S0 y S1), determinara cual de los cuatro nodos de entrada



W=22.5uL =.6u

M1D

W=45uL =.6u

M2DVDD

W=7.5uL =.6u

M3D

W=15uL =.6u

M4DVDD

S1 S0

S1 S0

D

W=22.5uL =.6u

M1C

W=45uL =.6u

M2CVDD

W=7.5uL =.6u

M3C

W=15uL =.6u

M4CVDD

S1

S0S1

S0

C

W=22.5uL =.6u

M1B

W=45uL =.6u

M2BVDD

W=7.5uL =.6u

M3B

W=15uL =.6u

M4BVDD

S1

S0S1

S0

B

W=22.5uL =.6u

M1A

W=45uL =.6u

M2AVDD

W=7.5uL =.6u

M3A

W=15uL =.6u

M4AVDD

S1 S0

S1 S0

A

Mux_Out

W=1.8uL =.6u

M2s

W=3uL =.6u

M1sVDD

W=1.8uL =.6u

M4s

W=3uL =.6u

M3sVDD

S1

S2

S1

S0

Figura 4.27: Diagrama del multiplexor analogico 4 a 1.

(A, B, C, y D) tendra habilitado un camino de baja impedancia que lo enlace al nodo

de salida del multiplexor (Mux Out). Hay que mencionar que la funcion de los inver-

sores logicos CMOS estaticos es proporcionar una senal logica complementaria a S0 y

a S1 (S0 y S1), las cuales tambien son utilizadas por las compuertas de transmision

del multiplexor, de manera que el multiplexor no necesite de mas estımulos externos.

Debido a que el valor de la palabra digital, conformada por los nodos S0 y S1, no



cambiara a gran velocidad, se asume que los circuitos CMOS estaticos no produciran

un ruido de conmutacion que afecte el funcionamiento de los demas circuitos dentro

del chip. La tabla 4.3 describe la forma en que el multiplexor analogico 4 a 1, mostrado

en la Figura 4.19, funciona.

S1 S0 Out

0 0 A

0 1 B

1 0 C

1 1 D

Tabla 4.3: Tabla de verdad del multiplexor analogico 4 a 1.

Otro detalle que vale la pena mencionar es que las compuertas de transmision

utilizadas en el multiplexor, fueron escaladas en un factor de 3 a 1. Lo anterior con

el objetivo de reducir en cierta medida el retardo que pueden sufrir las senales al

pasar de los nodos de entrada al de salida [11]. Este factor de escalamiento y el

dimensionamiento de los transistores utilizados en las compuertas de transmision, se

determinaron a partir de simulaciones transitorias en las que se realizaron barridos de

las dimensiones de los transistores y mediciones del retardo, de un camino compuesto

por dos compuertas de transmision.

W=19.2uL =.6u

M3

W=19.2uL =.6u

M5

W=19.2uL =.6u

M6

W=38.4uL =.6u

M1

W=76.8uL =.6u

M2

W=38.4uL =.6u

M4

W=19.2uL =.6u

Mref2

W=38.4uL =.6u

Mref1

.8pFCc

VDD

VDD VDDVDD

40 uA

Iref1

20 uA

Iref2 In Out

Figura 4.28: Diagrama del buffer analogico OutBuf .

Con respecto al buffer analogico de salida (Out Buf, en al Figura 4.25), la Figura

4.28 muestra su diagrama esquematico. Se puede apreciar que los buffers de voltaje



utilizados comparten la misma topologıa, donde la unica diferencia entre ellos es la

razon de escalamiento que tienen sus componentes.

Ya con los elementos de caracterizacion definidos, se procedio a realizar el diseno,

a nivel layout, del circuito integrado utilizado para la caracterizacion de los circuitos

logicos SCL/CML de bajo consumo energetico; se utilizaron diversas tecnicas de di-

seno de layouts [30] [31]. De tal forma que se genero el layout mostrado en al Figura

4.29. En dicha figura se puede observar que el bloque de caracterizacion mostrado en

la Figura 4.25 es representado en la parte inferior del layout, mientras que en la parte

superior se anexo al circuito Replica Bias. Tambien fueron anexados un conjunto de

espejos de corriente los cuales son utilizados para energizar a los buffers de voltaje y

a los circuitos logicos.

Figura 4.29: Layout del circuito integrado disenado para la caracterizacion de los circuito logicosSCL/CML propuestos.

El circuito de caracterizacion forma parte de un chip en el cual se agrupan varios

proyectos. Por lo tanto, el layout mostrado en la Figura 4.29 fue incorporado al chip,

como es mostrado en la Figura 4.30. Dicha figura muestra el diseno layout final del

chip que fue enviado a fabricacion.

Para verificar que el diseno mostrado en la Figura 4.30 funciona adecuadamente, se

realizaron simulaciones transitorias al circuito equivalente del layout, el cual se obtuvo

a partir de la extraccion del mismo, por medio del software de diseno utilizado. Una de



estas simulaciones consistio en estimular a los circuitos logicos con pulsos de voltaje de

distinta frecuencia, al mismo tiempo que la palabra logica de seleccion del multiplexor

analogico es modificada. De modo que se obtuvieron los resultados mostrados en la

Figura 4.31.

Figura 4.30: Layout del chip multiproyecto enviado a fabricacion.

En esta figura se puede apreciar que la palabra de seleccion (senales rojas en la

Figura 4.31) cambia de 11 a 10, lo que significa que las senales de voltaje en los nodos

de salida de los circuitos logicos NOT/Buffer y AND/OR, son transferidas hacia los

pads de salida del chip, de forma intercalada. Tambien se puede apreciar que el dato

diferencial a la salida del circuito de caracterizacion, en los pads del chip, es evaluado

como VOut2 − VOut1 (senal azul en la Figura 4.31). En las mediciones mostradas en la

Figura 4.31, el primer circuito logico que es capaz de transferir sus voltaje de salida

es el circuito NOT/Buffer, el cual, solo recibe como senal de entrada a VA dif (senal

verde en la Figura 4.31). Se puede apreciar entonces en la Figura 4.31 que, debido

a la forma en que es evaluada la salida diferencial del circuito de caracterizacion,

el circuito logico NOT/Buffer es operado como buffer logico. De modo que durante

el tiempo que la palabra logica de seleccion es equivalente a 11, la senal VA dif es

transferida hacia la salida diferencial del circuito de caracterizacion.

Por otra parte, cuando la palabra de seleccion cambia a 10, el circuito logico

AND/OR es el que tiene la capacidad de transferir los niveles de voltaje en sus nodos



Figura 4.31: Respuesta transitoria del circuito disenado para la carcaterizacion de los circuitos logicos.

de salida, hacia a fuera del chip. Debido a la forma en que las senales VA dif y VB dif

(senal morada en la Figura 4.31) ingresan a este circuito logico, y a la forma en que

el dato diferencial es evaluado, el circuito AND/OR evalua la funcion logica AND. Se

puede apreciar entonces que cuando la palabra de seleccion es 10, el dato diferencial

de salida del circuito de caracterizacion (VOut2−VOut1), solo toma un valor logico alto

cuando ambas senales de estımulo (VA dif y VB dif ) tienen un valor logico alto. Lo

anterior confirma que el circuito logico AND/OR esta transfiriendo adecuadamente

sus senales de salida hacia fuera del chip.

Es de este modo que las mediciones mostradas en la Figura 4.31 demuestran que

el layout generado corresponde al esquema de caracterizacion planteado en la Figura

4.25. Un detalle que se debe dejar en claro es que las mediciones mostradas en la

Figura solo proyectan el comportamiento de 2 de los 4 circuitos logico integrados al

chip. Esto se debe al hecho de que para estimular a estos circuitos se esta utilizando un

bus de 6 lıneas, las cuales son compartidas por los 4 circuitos logicos. En consecuencia,

no es posible generar un arreglo de estımulos que genere una respuesta coherente por

parte de todos los circuitos logicos implementados, debido a la forma en que las

senales de entrada son ingresadas a los circuitos logicos. Lo anterior no significa que

no se puedan utilizar adecuadamente los 4 circuitos logicos, si no que simplemente las



senales dentro del bus de 6 lıneas deben administrarse de manera distinta para cada

circuito logico y el arreglo de senales para un circuito logico puede no ser compatible

con los demas.

Otra prueba de caracterizacion que se realizo fue verificar la estabilidad del circuito

enviado a fabricacion, ante variaciones de esquinas de proceso. Para ello se realizo la

medicion de voltaje VOut ref del circuito Replica Bias. Dichas mediciones se muestran

en la Figura 4.32, cuando la corriente de referencia del Opamp es de 1uA. Se puede

observar que solo una de las cinco esquinas de proceso presenta un comportamiento

inestable; la esquina de proceso que resulto ser inestable es la fast-fast.

Figura 4.32: Respuesta al impulso del circuito de caracterizacion con diferentes esquinas de proceso;IOpamp ref = 1µA.

Una forma de mitigar este comportamiento indeseado es aumentar un poco la

magnitud de la corriente de referencia del Opamp, de 1uA a 1.5uA. De este modo,

se obtuvieron los resultados mostrados por las mediciones proyectadas en la Figura

4.33, las cuales indican que con esa nueva magnitud de polarizacion el circuito de

Replica Bias, utilizado dentro del circuito integrado de caracterizacion, es estable

ante variaciones de esquinas de proceso. Con base a las simulaciones realizadas, se

espera que el circuito integrado enviado a fabricacion funcione adecuadamente.


4.7 Aplicaciones 143

Figura 4.33: Respuesta al impulso del circuito de caracterizacion con diferentes esquinas de proceso;IOpamp ref = 1·5µA.

4.7. Aplicaciones

Se ha mencionado en secciones anteriores que los circuitos logicos SCL/CML pro-

puestos pueden ser utilizados para implementar el modulo digital integrado de un

IMED. Sin embargo, el uso de los circuitos logicos propuestos no esta limitado solo al

modulo digital de un IMED, tambien pueden utilizarse en otros subcircuitos que esten

contenidos dentro del dispositivo implantable. Un ejemplo es el caso de los converti-

dores analogico-digital. Se tomara entonces como referencia el convertidor analogico

digital de rampa mostrado en la Figura 4.34 [27]. Este convertidor es considerado

como uno de los mas simples.

El convertidor que es mostrado en la Figura 4.34 se compone de un generador de

rampa, un controlador logico, un comparador de voltaje, un contador de 8 bits, una

compuerta logica AND y acopladores de senal del tipo simple-diferencial y diferencial-

simple. A grandes rasgos, el convertidor funciona de la siguiente modo. Al inicio del

ciclo de conversion, la senal de entrada analogica es muestreada, retenida y aplicada

a la terminal positiva del comparador de voltaje; se establece el valor de Vin ADC .

Despues, el contador de bits y el generador de rampa son reiniciados por el controlador

logico y se mantendran en este estado hasta que se le indique al controlador que



Figura 4.34: Convertidor analogico-digital tipo rampa.

debe de iniciar el proceso de conversion. Cuando el controlador inicie la conversion,

sacara al contador del estado de reinicio y le permitira realizar conteos, mientras

que al generador de rampa le indicara que genere la rampa de voltaje contra la que

el voltaje Vin ADC es comparado. Debido a que en un inicio, Vin ADC > VRamp Out, la

salida del comparador de voltaje se mantiene en alto. De modo que los pulsos de reloj,

suministrados tanto al controlador logico y a la compuerta AND son transferidos al

contador de bits. Por lo tanto, mientras Vin ADC > VRamp Out, la palabra digital a la

salida del contador incrementara hasta que Vin ADC < VRamp Out. Es en este momento

en que el valor a la salida del comparador de voltaje cambia a un nivel bajo, forzando

a que la compuerta AND establezca un valor logico bajo en su salida, deteniendo de

este modo el flujo de pulsos de reloj que ingresan al contador, deteniendo el conteo.

Debido a que el controlador logico tambien esta muestreando el valor de salida del

comparador de voltaje, cuando detecte que este ha cambiado su nivel de alto a bajo,

determinara que el proceso de conversion ha terminado y generara una senal de fin

de conversion.

A grandes rasgos, esta es la forma en que el convertidor analogico-digital de ram-

pa funciona. Hay varios detalles que se deben de tomar en cuenta. Por ejemplo, el

tiempo que le tome a la rampa generada recorrer el rango de voltajes que se pueden

convertir, debe de coincidir con el tiempo que le tome al contador contar de 0 a 255.

Tambien se debe de contar con un buen comparador. Sin embargo, en este momento

los bloques de interes son el contador y el controlador logico. En las siguientes sec-

ciones se expondra la manera en que estos pueden ser realizados con el uso de los



circuitos logicos SCL/CML propuestos.

4.7.1. Contador de 8 bits

Para realizar el contador de 8 bits se utilizan 8 circuitos secuenciales Flip Flop D

con reset en configuracion cascada. En la Figura 4.35 se muestra la topologıa de un

contador de rizo de 8 bits en la cual se utiliza el Flip Flop D con reset mostrado en

la Figura 4.23.

Dat+Dat-

Clk-Clk+

O-O+

Res-Res+

Dat+Dat-

Clk-Clk+

O-O+

Res-Res+

Dat+Dat-

Clk-Clk+

O-O+

Res-Res+

Dat+Dat-

Clk-Clk+

O-O+

Res-Res+

Dat+Dat-

Clk-Clk+

O-O+

Res-Res+

Dat+Dat-

Clk-Clk+

O-O+

Res-Res+

Dat+Dat-

Clk-Clk+

O-O+

Res-Res+

Dat+Dat-

Clk-Clk+

O-O+

Res-Res+

O+_b0 O-_b0 O-_b1O+_b1 O-_b2O+_b2 O-_b3O+_b3 O-_b4O+_b4 O-_b5O+_b5 O-_b6O+_b6 O-_b7O+_b7

CLK+_inCLK-_in

RES+_inRES-_in

Figura 4.35: Topologıa de un cantador de rizo de 8 bits compuesto de 8 Flip Flop D con reset SCL/CML.

Este contador opera del siguiente modo; se asume que en que todos los elementos

secuenciales que conforman al contador han sido reiniciados, por lo que al inicio del

conteo, el valor logico a la salida de todos estos se asume como 0 logico. En un

principio se hace fluir una senal pulso diferencial a la terminal diferencial CLK del

primer Flip Flop D en la cadena, lo que hara que este elemento secuencial capture el

inverso del valor logico en su terminal diferencial de salida, al recibir el primer flanco

de bajada de la serie de pulsos. Ya que al inicio del conteo, el valor logico a la salida

del primer Flip Flop D es 0 logico y este es retroalimentado de forma complementaria

a la entrada del mismo elemento secuencial, la palabra binaria a la salida del contador

cambia de 00000000b a 00000001b. El primer Flip Flop D mantendra el valor de 1

logico en su salida hasta que vuelva a ocurrir otra transicion de alto a bajo.

Al ocurrir la segunda transicion, el Flip Flop vuelve a capturar el inverso del

valor logico a su salida, cambiando a esta de 1 logico a 0 logico, produciendo una

transicion de alto a bajo en su terminal de salida. Debido a que la terminal de salida

del primer Flip Flop D ingresa al puerto diferencial CLK del segundo Flip Flop D, el

ultimo cambia el valor logico en su puerto de salida, de 0 a 1. Por lo tanto, la palabra

binaria a la salida del contador cambia de 00000001b a 00000010b. Hasta este punto,

ha cambiando el valor a la salida del contador tres veces, de 0 a 1 y despues a 2.

Debido a la configuracion en cascada que tienen los elementos secuenciales mostrados

en la Figura 4.35, la transicion de alto a bajo sera propagada desde el primer Flip



Figura 4.36: Respuesta transitoria del contador de rizo de 8 bits SCL/CML.

Flop D hasta al ultimo, siempre y cuando el flujo de pulsos sea constante. De modo

que si esto ocurre, el contador cambiara el valor binario a su salida de 00000000b a

11111111b, en incrementos de 00000001b. Cuando el valor a la salida del contador

sea 11111111b y el contador reciba un pulso mas, este se desbordara y cambiara el

valor en su salida a 00000000b, por lo que el conteo vuelve a comenzar.

Para demostrar que un contador de rizo de 8 bits que utiliza al elemento secuencial

Flip Flop D propuesto puede funcionar de manera adecuada, se simulo de forma tran-

sitoria al circuito mostrado en la Figura 4.35; las condiciones de simulacion utilizadas

fueron: V DD = 1V , ITail = 50nA, feqCLK = 100kHZ, CL = 50fF y Vsw = 0·2V .

En la Figura 4.36 se muestran los resultados obtenidos de dicha simulacion y en ella



se puede apreciar como es que despues del estado de reinicio, el contador realiza un

conteo de 00000000b a 11111111b; es decir, de 0 a 255. Lo anterior demuestra que el

contador mostrado en la Figura 4.35 es funcional.

4.7.2. Controlador logico

El controlador logico utilizado en el convertidor analogico-digital de la Figura

4.34, puede ser implementado a traves de una maquina de estado del tipo Moore.

Se prefiere el uso de una maquina de Moore sobre una maquina de Mealy, ya que la

ultima cambia el valor de sus salidas con respecto al estado actual de la maquina y

al valor de sus entradas; es decir, el cambio de sus salidas no esta sincronizado con la

senal de reloj, lo que puede producir errores en el proceso de conversion. En contraste,

en una maquina de Moore el valor de las salidas depende solo del estado actual de la

maquina.

Figura 4.37: Diagrama de estados del controlador logico del convertidor analogico-digital de rampa.

El diagrama de estados de la maquina que podrıa ser utilizada como controlador

logico del convertidor analogico-digital se muestra en al Figura 4.37. En esta figura se

puede apreciar que la maquina cuenta con 3 estados: S0, S1 y S2; su representacion

binaria es 00b, 01b y, 10b, respectivamente. Tambien se puede notar que la maquina

cuenta con 2 entradas y 3 salidas; la relacion de estas, con respecto a las senales de

control mostradas en la Figura 4.34, es indicada en la Tabla 4.4. De modo que el

comportamiento de la maquina mostrada en la Figura 4.38 es el siguiente.

Al reiniciar la maquina, esta es forzada a comenzar su operacion a partir del estado

S0. En este estado el valor de su palabra de salida es 100b, por lo tanto, el contador se



Bit Senal

In1 Start Convertion

In0 Comparator Out

Out2 Bits Counter Reset

Out1 Ramp Enable

Out0 End Convertion

Tabla 4.4: Relacion de entradas y salidas de la maquina de estados, con respecto a las senales decontrol del convertidor analogico-dgital de rampa.

mantiene en estado de reinicio, el generador de rampa se mantiene apagado y se indica

hacia el exterior que el proceso de conversion analogico-digital no ha terminado. La

maquina se mantendra en el estado S0 hasta que su palabra de entrada tome el valor

binario 1Xb. Es decir, cuando se le indique a la maquina que debe de iniciar un nuevo

proceso de conversion, sin importar si el valor a la salida del comparador es alto o

bajo; el que a la condicion de transicion de estado le sea indiferente el valor a la salida

del comparador de voltaje, hace que la maquina de estados tome en cuenta el caso en

que la magnitud de Vin ADC es igual o muy parecida al voltaje inicial del generador de

rampa. Por lo tanto, cuando la palabra de entrada sea 10b o 11b, y el estado actual

de la maquina sea S0, la maquina cambiara del estado S0 al estado S1.

En el segundo estado, la maquina sacara al contador del estado de reinicio, le

indicara al generador de rampa que comience a generar una rampa de voltaje y

seguira indicando hacia el exterior que el proceso de conversion aun no ha terminado;

es decir, la palabra de salida de la maquina en el estado S1 es 010b. La maquina se

mantendra en el estado S1 hasta que su palabra de entrada sea 10b, es decir, hasta

que Vin ADC < VRamp Out; para que la maquina haga la transicion del estado S1 al

S2, el bit Start Convertion no debe de cambiar su valor logico. De lo contrario, la

maquina no realizara la transicion hacia el estado S2.

Ya en el tercer estado, la palabra de salida de la maquina sera 011b, lo que significa

que la maquina indicara al exterior que la conversion analogico-digital ha terminado,

sin modificar la palabra digital de 8 bits a la salida del contador, ni el funcionamiento

del generador de rampa; en este punto, el contador ya no debe incrementar su conteo

y el generador de rampa debe de tener en su terminal de salida la mayor magnitud de

voltaje que pueda generar. En este estado, el subcircuito o subsistema que controle

al convertidor analogico-digital puede considerar a la palabra digital en el puerto de



salida del contador de 8 bits como el valor digital equivalente al voltaje Vin ADC . La

maquina se mantendra en el tercer estado, hasta que su palabra de entrada tome el

valor de 00b; es decir, hasta que subcircuito o subsistema que controle al convertidor

lo indique, al cambiar el valor del bit Start Convertion a 0 logico, lo que significa

que ha capturado la palabra digital a la salida del convertidor. Al cambiar la palabra

digital de entrada a 00b, la maquina pasara del estado S2 al S0, reiniciando de este

modo el proceso de conversion analogico-digital. De esta forma, la maquina de estados

propuesta puede utilizarse como el controlador logico del convertidor analogico-digital

mostrado en la Figura 4.34.

Para definir los elementos que conformaran al controlador logico, se pueden utilizar

como punto de partida el diagrama de estados mostrado en la Figura 4.37 y las tecnicas

de diseno digital, basadas en la logica de Boole y los mapas de Karnaugh [9]. De este

modo se pueden definir las ecuaciones booleanas que definen el valor logico de los bits

que representan a los estados siguientes de la maquina de estados (S0’y S1’) y sus bits

de salida (Out0, Out1 y Out2). De este modo se obtuvieron las siguientes ecuaciones.

Out0 = S1 (4.7.1)

Out1 = S0 + S1 (4.7.2)

Out2 = S0 · S1 (4.7.3)

S0′ = S0 · (In0 + In1) + S0 · (S1 · In1) (4.7.4)

S1′ = S1 · (In0 + In1) + S0 · (In0 · In1) (4.7.5)



Con estas ecuaciones es posible definir al circuito secuencial que representa a la

maquina de estados descrita por el diagrama mostrado en la Figura 4.37. El circuito

con en la cual se puede implementar esta maquina de estados es mostrado en la Figura

4.38, donde se estan utilizando elementos logicos y secuenciales que forman parte del

conjunto de circuitos SCL/CML propuestos.

Dat+Dat-

Clk+Clk-

O-O+

Res-Res+

Dat+Dat-

Clk+Clk-

O-O+

Res-Res+

A+A-

B+B-

O-O+

A+A-

B+B-

O-O+

O+O-

A+A-

B+B-

O+O-

A+A-

B+B-

O+O-

A+A-

B+B-

In_0+In_0-

In_1-In_1+

In_0-In_0+

S_1+S_1-

S_0+S_0-

S_1'+S_1'-

S_0'+S_0'-

S_1'+S_1'-

S_0-S_0+

S_1-S_1+

CLK_in+CLK_in-

RES_in-RES_in+

A+A-

B+B-

O-O+ O+

O-

A+A-

B+B-

S_1+S_1-

S_0+S_0-

S_1-S_1+

S_0-S_0+

Out1+Out1-

Out2+Out2-

A+A-

B+B-

O-O+

In_0+In_0-

In_1+In_1-

O+O-

A+A-

B+B-

S_0-S_0+

O+O-

A+A-

B+B-

S_1-S_1+

A+A-

B+B-

O-O+ S_0'+

S_0'-

O+O-

A+A-

B+B-

S_0+S_0-

S_1-S_1+ Out0+

Out0-==

Figura 4.38: Circuito secuencial SCL/CML equivalente a la maquina de estados descrita en la Figura4.37.

Para corroborar que el circuito secuencial en la Figura 4.38 opera de manera

adecuada, este fue sometido a una simulacion transitoria, en la cual se modifico el valor

de su palabra de entrada a lo largo de la simulacion con el objetivo de verificar que el

circuito tiene el mismo comportamiento que el de la maquina de estados planteada.

Los resultados obtenidos de esta simulacion son mostrados en la Figura 4.39; las

condiciones de simulacion utilizadas fueron: V DD = 1V , ITail = 50nA, feqCLK =

100kHZ, CL = 50fF y Vsw = 0·2V .

En la Figura 4.39 se puede observar que en un inicio el circuito secuencial es

retenido en el estado S0. Al mantenerse el bit de control de reinicio en un nivel logico

bajo, el circuito sale del estado de reinicio cuando ocurre una transicion de bajo a alto

en este bit de control. Despues de esto, el circuito evalua el conjunto de senales que



Figura 4.39: Respuesta transitoria de la maquina de estados implementada con el circuito secuencialmostrado en la Figura 4.38.

recibe en sus bits de entrada In0 e In1, para saltar del estado S0 al S1 solo cuando

In1 = 1. Tambien se puede observar que al suceder este cambio de estados, tambien

lo hacen los valores logicos de los bits de salida Out1 y Out2, mientras que Out0 se

mantiene en logico bajo. Despues, el circuito cambia de estado logico cuando In0 = 0

y, por lo tanto, Out0 cambia a logico alto y al mismo tiempo que el circuito secuencial

entra al estado S2. El circuito se mantiene en este estado hasta que ambos bits de

entrada sean equivalentes a 0 logico. Al ocurrir esto, el circuito vuelve al estado S0

y se repite el proceso una vez mas. Debido a que el comportamiento mostrado en la

Figura 4.39 concuerda con el descrito por el diagrama de la Figura 4.37, se concluye



que este circuito representa adecuadamente a la maquina de estados. Con ella se

plantea realizar el controlador logico del convertidor analogico-digital de rampa.

4.8. Conclusiones de capıtulo

De manera general, en este capıtulo fueron expuestos los circuitos logicos

SCL/CML de bajo consumo energetico propuestos. El diseno de estos circuitos logicos

se fundamento en la informacion recolectada y documentada a lo largo de los capıtulos

2 y 3, por lo que en base a ella se definieron los principales parametros diseno de estos

circuitos. Estos parametros definen las caracterısticas con las que deben de contar los

transistores que conforman a los circuitos logicos; es decir, definen las dimensiones

de estos. En este capıtulo tambien se especifico la forma en que se seleccionaron los

tamanos de los transistores que forman parte de los circuitos logicos.

Para que los circuitos logicos propuestos funcionen adecuadamente, necesitan un

circuito externo que energice de manera adecuada a sus dispositivos de carga PMOS.

Este circuito es denominado Replica Bias. Por lo tanto, una seccion de este capıtulo

se enfoco a exponer la forma en que los elementos que conforman a dicho circuito,

fueron definidos.

Una vez que se definieron las caracterısticas de los elementos que conforman a los

circuitos logicos, estos fueron presentados de forma individual y detallada. De modo

que se expuso su topologıa y dimensionamiento. Tambien se demostro el funciona-

miento de estos, a traves de simulaciones. De esta forma se corroboro que los circuitos

operan adecuadamente, ya que son capaces de alcanzar una frecuencia de operacion

de 100kHz, con un consumo energetico de 50nW por circuito logico.

Se comprobo a traves de simulaciones que los circuitos logicos generados funcionan

adecuadamente y por esto se decidio implementarlos de manera fısica. Por lo tanto,

una seccion mas de este capıtulo se dedico a exponer el proceso de diseno de un circuito

integrado para la caracterizacion de los circuitos logicos SCL/CML propuestos. El

disponer de este circuito integrado permitira corroborar que los circuitos digitales

efectivamente logran alcanzar la frecuencia de operacion antes mencionada con bajo

consumo de energıa.

Ademas, se propuso un conjunto de aplicaciones en las cuales los circuitos logicos

propuestos pueden ser utilizados. Estas aplicaciones corresponden a un par de sub-

circuitos de un convertidor analogico-digital de rampa; en especıfico, un contador de


4.8 Conclusiones de capıtulo 153

8 bits y una maquina de estados.

Un comentario final es que, aunque el capıtulo se enfoco al uso de los circuitos

logicos SCL/CML con corrientes de cola de 50nA, estos tambien son capaces de

operar con corrientes de cola un poco menores a 1nA. Sin embargo, la frecuencia de

operacion de los circuitos logicos con tan baja corriente de polarizacion es mucho

menor a 100kHz.


Capıtulo 5

Conclusiones y trabajo a futuro

5.1. Introduccion

Este capıtulo discute los resultados obtenidos en el trabajo de investigacion reali-

zado y reportado en esta tesis, ası como tambien, las conclusiones que se infieren y el

trabajo a futuro que se puede realizar.

5.2. Sumario

En este trabajo de investigacion se propusieron un conjunto de circuitos logicos

para aplicaciones con requerimientos de bajo consumo energetico; estos tambien son

compatibles con aplicaciones de senal mixta. Por lo tanto, se propone que los circuitos

logicos generados sean utilizados en aplicaciones biomedicas implantables, ya que estos

satisfacen los requerimientos de este tipo de aplicaciones.

El estilo logico utilizado en la realizacion de los circuitos propuestos en este trabajo

fue el SCL/CML, el cual es un estilo de modo corriente que maneja sus senales logicas

en forma diferencial. Este estilo tiene la ventaja de que la velocidad de operacion de

sus circuitos logicos no depende de la magnitud de su voltaje de polarizacion V DD,

sino de la magnitud de su corriente de polarizacion ITail y de la magnitud de voltaje

de excursion Vswdif de sus senales logicas. Ademas, al ser un estilo logico diferencial,

no produce ruido de conmutacion ni en los rieles de alimentacion ni en el sustrato del

chip, asimismo, es robusto a ruido.

Estas caracterısticas permiten que los circuitos logicos basados en el estilo

SCL/CML puedan funcionar con magnitudes de polarizacion V DD e ITail reducidas,

a la vez que sus transistores operan en la region de inversion debil. En consecuen-

[155]

156 5. Conclusiones y trabajo a futuro

cia, fue posible desarrollar circuitos logicos basicos que tienen consumos de potencia

del orden de nano Watts, y que son capaces de operar a frecuencias del orden de

kilo Hertz. La forma en que los circuitos logicos propuestos fueron disenados tambien

fue expuesta; el correcto funcionamiento de estos circuitos se demostro a traves de

diversas simulaciones.

Con el objetivo de comprobar de manera fısica que los circuitos logicos propuestos

funcionan correctamente y que estos tienen en verdad bajos consumos de potencia,

se realizo el diseno de un circuito integrado para la caracterizacion fısica de estos.

Por esta razon, tambien se realizo el proceso de diseno y verificacion funcional de los

circuitos utilizados en el sistema de caracterizacion, a traves de simulaciones de este

circuito integrado.

Ademas, se demostro que los circuitos logicos propuestos pueden ser utilizados en

la realizacion de sistemas digitales mas complejos, por medio del diseno y verificacion

funcional de un contador de 8 bits y una maquina de estados, lo cuales podrıan ser

parte de un convertidor analogico-digital.

5.3. Conclusiones

A pesar de que los circuitos logicos propuestos cumplen con los requerimientos de

desempeno planteados al inicio de este trabajo, la unica ventaja de estos sobre los

circuitos CMOS estaticos es que manejan sus senales logicas de modo diferencial y

que no producen un alto ruido de conmutacion en los rieles de alimentacion ni en

el sustrato del chip. Por lo anterior, los circuitos logicos propuestos son utiles para

aplicaciones de senal mixta.

A voltajes de alimentacion de V DD = 1V , tanto la logica CMOS estatica ası como

tambien los circuitos logicos propuestos, aun pueden funcionar. Sin embargo, si no se

tomara en cuenta el requerimiento de polarizacion del Opamp utilizado en el circuito

Replica Bias de los circuitos logicos SCL/CML propuestos, estos podrıan reducir

su magnitud de voltaje V DD. Lo anterior reducirıa el consumo de potencia por

circuito logico, sin afectar su velocidad de operacion, lo que beneficiarıa a aplicaciones

implantables. Sin embargo, se debe de considerar que de seguir esta aproximacion, el

sistema que utilice a los circuitos logicos debe de proporcionar dos niveles de voltaje,

uno para el Opamp del Replica Bias y otro para los circuitos logicos.

Otro aspecto a considerar es que el proceso de diseno de los circuitos logicos


5.3 Conclusiones 157

propuestos, para determinar la magnitud de la corriente de polarizacion ITail, se

considero que el tiempo de carga de los capacitores CL es de 5τ . Esta constante

de tiempo corresponde a una carga del 99·3 % de un capacitor que forma parte de

un circuito RC ideal. Sin embargo, la magnitud de la corriente ITail quizas pueda

reducirse, si se consideran 4 constantes de tiempo, lo que corresponde a una carga

del 98·2 %. Este cambio harıa que el consumo de potencia de los circuitos logicos

disminuya un poco, sin afectar demasiado su velocidad de operacion.

Con respecto a la maxima frecuencia que un circuito logico SCL/CML puede

alcanzar, en este trabajo se considero que las senales logicas deben de mantenerse

saturadas por un periodo mayor al tiempo de subida o de bajada en alguno de los

dos estados logicos. En contraste, en otros trabajos se considera que las senales logi-

cas pueden tener tiempos de saturacion muy reducidos. Sı se evalua a la frecuencia

maxima de operacion de los circuitos logicos propuestos, de esta forma realizada en

otros trabajos, la frecuencia de estos serıa mayor a la reportada en este documento.

Tambien serıa interesante estudiar otros estilos logicos diferenciales y determinar

sı pueden ser utilizados en la region de inversion debil, ya que una de las desventajas

del estilo SCL/CML operado en la region de inversion debil es que necesita del circuito

Replica Bias. Un estilo logico que valdrıa la pena estudiar es el Differential Cascode

Voltage Switch Logic.

Vale la pena reflexionar sobre el modelo del transistor MOS que fue utilizado en

este trabajo de investigacion, el modelo BSIM3v3.1. Este modelo fue desarrollado para

aplicaciones de senal mixta, sin embargo, se ha reportado que no logra modelar de

manera precisa el comportamiento de los transistores cuando operan en las regiones

de inversion debil y moderada a la vez que presenta fallas al estimar el valor de

las capacitancias parasitas del transistor en algunas de sus regiones de operacion; a

pesar de esto, este modelo ha sido ampliamente utilizado en el diseno de circuitos

analogicos. Sin embargo, las razones por las que se decidio trabajar con este modelo

del transistor son:

Los modelos del transistor del proceso On Semi C5/MOSIS 500nm son

BSIM3v3.1.

Para este proceso de fabricacion, se tiene la capacidad de enviar a fabricacion

circuitos prototipo.

Si se tuviera acceso a un proceso de fabricacion que proporcione modelos del



transistor EKV, se preferirıa sobre el On Semi C5/MOSIS 500nm, ya que este modela

el comportamiento del transistor en todas las sus regiones de operacion de forma mas

precisa; de esta forma se reducirıa la incertidumbre al momento de disenar circuitos

con transistores operando en la region de inversion debil. Sin embargo, no todos

los fabricantes de circuitos integrados caracterizan sus procesos utilizando el modelo

EKV.

Sobre la mınima corriente de polarizacion que se considero para los circuitos logicos

propuestos, se debe mencionar que se fue un poco conservador, ya que se considera

que esta puede ser de 1nA. Para confirmar esto, se deben de realizar mediciones

experimentales al circuito integrado enviado a fabricacion.

5.4. Trabajo a futuro

Al igual que en muchos trabajos de investigacion, en este aun hay muchas areas

en las que se puede mejorar y complementar lo expuesto en esta tesis. A continuacion

se presenta un listado de las mejoras y trabajos a futuro que podrıan realizarse.

Realizar la evaluacion funcional, mediciones de consumo de potencia y veloci-

dad de operacion, de los circuitos logicos integrados al chip de caracterizacion

enviado a fabricacion.

Realizar fısicamente sistemas logicos digitales complejos, utilizando los circuitos

logicos propuestos.

Realizar sistemas de senal mixta en los que se utilicen los circuitos logicos pro-

puestos. Un sistema de este tipo que podrıa aprovechar las ventajas de los

circuitos logicos propuestos es el convertidor de rampa.

Analizar a profundidad el esquema de compensacion por carga utilizado en el

circuito Replica Bias.

Identificar correctamente el lımite inferior de corriente que los circuitos logicos

pueden manejar en el nodo tecnologico utilizado, es decir, en el proceso de

fabricacion On Semi C5/MOSIS 500nm.

Evaluar si el diseno de los circuitos logicos propuestos puede ser mejorado, ya

sea reduciendo el tamano de los transistores con el fin de aumentar la frecuencia


5.4 Trabajo a futuro 159

de operacion maxima de los circuitos, considerando las variaciones de proceso.

Tambien se debe evaluar a profundidad si el uso de transistores dummy para

reducir las variaciones de proceso es justificable, esto ante el aumento de la

magnitud de la corriente de fuga asociada a estos transistores que, en teorıa,

estan apagados.

Se puede proponer una mejor metodologıa de dimensionamiento de los transis-

tores utilizados dentro de los circuitos logicos.

Analizar si serıa mas conveniente realizar una funcion boleana con varios circui-

tos logicos SCL/CML simples (es decir, circuitos que evaluan solo una funcion)

o utilizar un circuito SCL/CML que pueda evaluar toda la funcion.


Bibliografıa

[1] S. R. Das, “The chip that changed the world integrated circuit at 50,” Interna-

tional Herald Tribune, 2008.

[2] T. H. Klier and J. Rubenstein, “Making cars smarter: The growing role of elec-

tronics in automobiles,” Chicago Fed Letter, 2011.

[3] D. Konstantas, “An overview of wearable and implantable medical sensors,”

Yearbook of medical informatics, pp. 66–69, 2007.

[4] J. Williamson, Q. Liu, F. Lu, W. Mohrman, K. Li, R. Dick, and L. Shang,

“Data sensing and analysis: Challenges for wearables,” in Design Automation

Conference (ASP-DAC), 2015 20th Asia and South Pacific, Jan 2015, pp. 136–

141.

[5] K. Iniewski, CMOS Biomicrosystems: Where Electronics Meet Biology, 1st ed.

Hoboken: Wiley, 2011.

[6] Mosis. (1999) C5 Process, ON Semiconductor (formerly AMIS) 0.50 Micron. [On-

line]. Available: https://www.mosis.com/vendors/view/on-semiconductor/c5

[7] A. Tajalli and Y. Leblebici, Extreme Low-Power Mixed Signal IC Design: Subth-

reshold Source-Coupled Circuits, 1st ed. DE: Springer Verlag, 2010.

[8] F. Cannillo, C. Toumazou, and T. Lande, “Nanopower Subthreshold MCML in

Submicrometer CMOS Technology,” Circuits and Systems I: Regular Papers,

IEEE Transactions on, vol. 56, no. 8, pp. 1598–1611, Aug 2009.

[9] D. Harris and S. Harris, Digital Design and Computer Architecture, 2nd ed.

Waltham, Mass: Morgan Kaufmann, 2013;.

[161]

162 BIBLIOGRAFIA

[10] M. Mano, Compueter System Architecture. Englewood Cliffs, N.J.: PRINTICE-

HALL, 1976.

[11] J. M. Rabaey, A. Chandrakasan, and B. Nikolic, Digital integrated circuits: a

design perspective, 2nd ed. Upper Saddle River, N.J: Pearson Education, 2003.

[12] K. Martin, Digital Integrated Circuit Design, 1st ed. Oxford, N.Y.: Oxford

University Press, 2000.

[13] M. Alioto and G. Palumbo, Moldel and Design of Bipolar and MOS Current-

Mode Logic: CML, ECL, and SCL Digital Circuits, 1st ed. Boston, MA: Springer

Verlag, 2005.

[14] P. R. Gray, P. J. Hurst, S. H. Lewis, and R. G. Meyer, Analysis and Design of

Analog Integrated Circuits, 4th ed. New York: Wiley, 2001.

[15] A. S. Sedra and K. C. Smith, Microelectronic Circuits, 5th ed. Oxford University

Press, 2003.

[16] C. Enz, F. Krummenacher, and E. Vittoz, “An Analytical MOS Transistor Mo-

del Valid in All Regions of Operation and Dedicated to Low-Voltage and Low-

Current Applications,” Special issue of the Analog Integrated Circuits and Signal

Processing Journal on Low-Voltage and Low-Power Design, vol. 8, pp. 83–114,

Jul 1995.

[17] A. Wang, B. H. Calhoun, and A. Chandrakasan, Sub-Threshold Design for Ultra

Low-Power Systems, 1st ed. Springer, 2006.

[18] D. A. Hodges, H. G. Jackson, and R. A. Saleh, Analysis and Design of Digital

Integrated Circuits In Deep Submicron Technology, 3rd ed. Mc Graw-Hill, 2003.

[19] D. M. Binkley, Tradeoffs and Optimization in Analog CMOS Design, 1st ed.

New York: Wiley, 2008.

[20] S. Terry, J. Rochelle, D. Binkley, B. Blalock, D. Foty, and M. Bucher, “Compa-

rison of a BSIM3V3 and EKV MOSFET model for a 0.5um CMOS process and

implications for analog circuit design,” Nuclear Science, IEEE Transactions on,

vol. 50, no. 4, pp. 915–920, Aug 2003.


BIBLIOGRAFIA 163

[21] C. Mead, Analog VLSI and Neural Systems, 1st ed. New York: Addison - Wesley

Publishing Company, 1989.

[22] C. Piguet, Low-Power Electronics Design, 1st ed. CRC Press, 2004.

[23] G. Moore, “No exponential is forever: but forever can be delayed! [semiconductor

industry],” in Solid-State Circuits Conference, 2003. Digest of Technical Papers.

ISSCC. 2003 IEEE International, 2003, pp. 20–23 vol.1.

[24] ITRS. (2011) International road map for semicondcutors. [Online]. Available:

http://www.itrs.net/

[25] Mosis. (2002) C5x cmos model release report. [Online]. Available:

https://www.mosis.com/vendors/view/on-semiconductor/c5

[26] A. Keshavarzi, K. Roy, and C. Hawkins, “Intrinsic leakage in low power deep

submicron cmos ics,” in Test Conference, 1997. Proceedings., International, Nov

1997, pp. 146–155.

[27] P. E. Allen and D. Holberg, CMOS Analog Circuit Design, 3rd ed. Oxford,

N.Y.: Oxford University Press, 2012.

[28] J. Ramirez-Angulo, R. Carvajal, A. Torralba, J. Galan, A. Vega-Leal, and

J. Tombs, “The flipped voltage follower: a useful cell for low-voltage low-power

circuit design,” in Circuits and Systems, 2002. ISCAS 2002. IEEE International

Symposium on, vol. 3, 2002, pp. 615–618.

[29] C. Muniz and A. Dıaz, “Buffer analogico de alta frecuencia para aplicaciones de

retardo y manejo de pads.” Eletro, 2003.

[30] A. Hasting, The Art of ANALOG LAYOUT. Pearson Prentice Hall, 2006.

[31] C. Saint and J. Saint, IC Mask Design, Essential Layout Techniques. McGraw-

Hill, 2002.


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