LABORATORIO DE CIRCUITOS DIGITALES 2

INFORME PREVIO N° 2 – CIRCUITOS LATCH Y FLIP - FLOP

1. Indique las diferencias entre Latches y Flip – flops.

Los dos tipos de memoria comúnmente utilizados en los circuitos de conmutación son los latches y los flip-flops.

Un latch es un elemento de memoria cuyas señales de entrada de excitación controlan el estado del dispositivo.

Un flip-flop difiere de un latch por el hecho de que tiene una señal de control llamada reloj. La señal de reloj emite una instrucción al flip-flop permitiéndole cambiar de estado de acuerdo con las señales de entrada de excitación. En los latches y los flip-flops, el siguiente estado queda determinado por las entradas de excitación. Los latches a diferencia de los Flip-Flops no necesitan una señal de reloj para su funcionamiento.

Un latch cambia de estado de inmediato, según sus señales de excitación de entrada, mientras que un flip-flop espera la señal de su reloj antes de cambiar de estado.

Los flip-flops se implementan con puertas lógicas y son los bloques básicos de construcción de contadores, registros y otros circuitos de control secuencial.Los latches son similares a los flip-flops, ya que son también dispositivos de dos estados que pueden permanecer en cualquiera de sus estados gracias a su capacidad de realimentación, lo que consiste en conectar cada una de las salidas a la entrada opuesta.

El flip-flop es un circuito lógico biestable, es decir posee dos estados estables, denominados SET (‘1’ o activación) y RESET (‘0’ o desactivación), en los cuales se puede mantener indefinidamente, lo que permite el almacenamiento de un bit. Mientras que con los latch los estados solo se pueden mantener por un tiempo determinado.

Los circuitos latch se utilizan principalmente en situaciones en las que los datos se capturan desde líneas de señal y se guardan. El latch SR simple captura pulsos aleatorios en sus entradas S y R, pues cada pulso establece o reestablece el estado del latch. Los latches SR y D con compuertas cambian de estado solo durante los instantes en que está habilitado el latch. Por tanto los latches se utilizan para capturar datos que llegan y se estabilizan antes del final de un pulso de activación.

Los flip-flops se utilizan principalmente para diseños de circuitos secuenciales en donde todos los cambios de estado deben sincronizarse con las transiciones de una señal de reloj. La mayor parte de estos circuitos utilizan flip-flops JK o D, según cuál de ellos necesite el menor número de compuertas para obtener las entradas de excitación para el diseño dado. Los flip-flop SR se utilizan poco, ya que los flip-flops JK proporcionan los mismos modos de operación y añaden el modo de alternancia,

lo que elimina el problema de evitar la condición S = R = 1. Los flip-flops T se utilizan principalmente en el diseño de contadores.

2. Explicar la diferencia entre circuitos con entradas síncronas y con entradas asíncronas.

Bueno los circuitos que presentan entradas síncronas son catalogadas como circuitos síncronos y los que presentan entradas asíncronas son circuitos asíncronos. Normalmente estos circuitos son los secuenciales, ya que es cada uno trabaja en estado diferente dependiendo de la situación o caso. Por lo tanto las diferencia que existen entre son:Asíncronos: pueden cambiar de estado en cualquier instante de tiempo en función de cambios en las señales de entrada. No dependen de ninguna señal de reloj. Sólo tienen entradas de control.Síncronos: sólo pueden cambiar de estado en determinados instantes de tiempo, es decir, están “sincronizados” con una señal de reloj (Clk). El sistema sólo hace caso de las entradas en los instantes de sincronismo. Dependen de un reloj, además de las entradas de control posee una entrada de sincronismo o de reloj.Si las entradas de control dependen de la de sincronismo se denominan síncronas y en caso contrario asíncronas. Por lo general, las entradas de control asíncronas prevalecen sobre las síncronas.

3. ¿Explique el funcionamiento del flip-flop RS síncrono implementado con puertas NAND?¿Cómo deben ser los pulsos de reloj? Muestre con una tabla de verdad.¿Qué sucede con las salidas si, mientras el pulso de reloj Clk está en 1, se producen cambios en las entradas S y/o R?Explique el caso cuando un biestable es activado con flancos de pulsos de reloj.¿Cuál es la ecuación característica de un biestable R-S síncrono?

El flip-flop RS síncrono opera en conjunción con un reloj, en otras palabras opera sincronizadamente. Su símbolo lógico se muestra a continuación. Es igual a un flip-flop RS añadiéndole una entrada de reloj.

En este caso es un flip – flop con puertas NAND. Las puertas NAND 3 y 4 añaden la característica de sincronismo al cerrojo RS. La tabla de la verdad nos muestra la operación del flip-flop RS síncrono. El modo de mantenimiento se describe en la primera línea de la tabla de la verdad. Cuando un pulso de reloj llega a la entrada CLK (con 0 en las entradas R y S), las salidas no cambian, permanecen igual que antes de la llegada del pulso de reloj. Este modo también puede llamarse de "inhabilitación" del FF. La línea 2 es el modo de reset. La salida normal Q se borrará cuando un nivel ALTO active la entrada R y un pulso de reloj active la entrada de reloj CLK. Si R=1 y S=0, el FF no se pone a 0 inmediatamente, esperará hasta que el pulso del reloj pase del nivel BAJO al ALTO, y entonces se pone a 0. La línea 3 de la tabla describe el modo set del flip-flop. Un nivel ALTO activa la entrada S (con R=0 y un pulso de reloj en el nivel ALTO), poniendo la salida Q a 1. La línea 4 de la tabla de verdad es una combinación "prohibida" todas las entradas están en 1, no se utiliza porque activa ambas salidas en

el nivel ALTO.

De la tabla de verdad se observa que los pulsos del reloj deben estar en alto para poder ser activados porque si se encuentran en bajo solo conservara el estado anterior en la salidaComo ejemplo mostraremos un diagrama de tiempo del flip-flop RS síncrono. Las 3 líneas superiores representan las señales binarias de reloj, set y reset. Una sola salida Q se muestra en la parte inferior. Comenzando por la izquierda, llega el pulso de reloj 1, pero no tiene efecto en Q porque las entradas R y S están en el modo de mantenimiento, por tanto, la salida Q permanece a 0. En el punto a del diagrama del

tiempo, la entrada de set se activa en el nivel ALTO. Después de cierto tiempo en el punto b, la salida se pone a 1. Mirar que el flip-flop ha esperado a que el pulso 2 pase del nivel BAJO a ALTO antes de activar la salida Q a 1. El pulso está presente cuando las entradas R y S están en modo de mantenimiento, y por lo tanto la salida no cambia. En el punto C la entrada de reset se activa con un nivel ALTO. Un instante posterior en el punto d la salida Q se borra o se pone a 0, lo cual ocurre durante la transición del nivel BAJO a ALTO del pulso del reloj. En el punto e está activada la entrada de set, por ello se pone a 1 la salida Q en el punto f del diagrama de tiempos. La entrada S se desactiva y la R se activa antes del pulso 6, lo cual hace que la salida Q vaya al nivel BAJO o a la condición de reset. El pulso 7 muestra que la salida Q sigue a las entradas R Y S todo el tiempo que el reloj está en ALTA. En el punto g del diagrama de tiempos, la entrada de set (S) va a nivel ALTO y la salida Q alcanza también el nivel ALTO. Después la entrada S va a nivel BAJO. A continuación en el punto h, la entrada de reset (R) se activa por un nivel ALTO. Eso hace que la salida Q vaya al estado de reset, o nivel BAJO. La entrada R entonces vuelve al nivel BAJO, y finalmente el pulso de reloj finaliza con la transición del nivel ALTO al BAJO. Durante el pulso de reloj 7, la salida estuvo en el nivel ALTO y después en el BAJO. Observar que entre los pulsos 5 y 6 ambas entradas R y S está a 1. La condición de ambas entradas R y S en el nivel ALTO, normalmente, se considera un estado prohibido para el flip-flop. En este caso es aceptable que R y S estén en el nivel ALTO, porque el pulso de reloj está en el nivel BAJO y el flip-flop no está activado.

Para finalizar la ecuación característica de un biestable RS síncrono esta dado según la tabla de verdad y esta es:

Qn+1=Qn .R+S .CLK+Qn .CLK

4. Explique el funcionamiento del flip-flop JK con señal de reloj. Muestre la tabla de verdad. ¿Cuál es su ecuación característica?

Este flip-flop se denomina como "universal" ya que los demás tipos se pueden construir a partir de él. En el símbolo anterior hay tres entradas síncronas (J, K y CLK).

Las entradas J y K son entradas de datos, y la entrada de reloj transfiere el dato de las entradas a las salidas.

A continuación veremos la tabla de la verdad del flip-flop JK:

Observamos los modos de operación en la parte izquierda y la tabla de la verdad hacia la derecha. La línea 1 muestra la condición de "mantenimiento", o inhabilitación. La condición de "reset" del flip-flop se muestra en la línea 2 de la tabla de verdad. Cuando J=0 y K=1 y llega un pulso de reloj a la entrada CLK, el flip-flop cambia a 0(Q=0). La línea 3 muestra la condición de "set" del flip-flop JK. Cuando J=1 y K=0 y se presenta un pulso de reloj, la salida Q cambia a 1. La línea 4 muestra una condición muy difícil para el flip-flop JK que se denomina de conmutación.Entonces siguiendo la relación de la tabla de verdad se define como ecuación característica del flip flop JK, de la siguiente forma:

Qn+1=CLK (J .Qn+K .Qn)

5. Explique para qué se utilizan las entradas de prefijación asíncronas (Preset – Clear) (Set – Reset) en los flip-flops?

Los Flip-flops contenidos en los circuitos integrados a menudo proveen unas entradas adicionales para fijar en el estado 1 o en el 0 al FF en cualquier momento de forma asíncrona, sin importar las condiciones presentes en las otras entradas. Esta entradas son normalmente llamadas SET o PRESET (para fijar en 1) o CLEAR (para fijar en 0).Son útiles para colocar los flip-flops en un estado inicial, antes de comenzar con su funcionamiento de forma síncrona, sin la necesidad de utilizar un pulso de reloj. Por ejemplo, después de encender un sistema digital, el estado inicial de los flip-flop es indeterminado. Activando la entrada de clear, se inicializan en cero, y luego se comienza con el funcionamiento normal.

La figura muestra un flip-flop con las entradas adicionales mencionadas. Para efecto de este curso y para simplificar los diagramas, a menudo se obviará la inclusión de estas entradas adicionales, si no son necesarias.Estas entradas pueden actuar con un nivel ALTO (1) o con un nivel BAJO (0). En las tablas de especificaciones de los circuitos integrados se incluyen tablas que indican en cada caso la forma de funcionamiento. En el caso que se muestra, al aplicar un 0 en la entrada de clear el flip-flop se fijará en 0.Es decir de la figura se puede deducir que:PRESET=CLEAR=1, las entradas asíncronas son inactivas y el FF es libre de responder a las entradas J, K, CLK; en otras palabras, se puede llevar a cabo la operación sincronizada por reloj.PRESET=0 ,CLEAR=1, la entrada PRESET se activa y Q es puesta inmediatamente a 1, sin importar que condiciones estén presentes en las entradas J, K y CLK. La entrada CLK no puede afectar el FF mientas PRESET=0 PRESET=1 ,CLEAR=0, la entrada CLEAR se activa y Q inmediatamente se restablece a 0, independientemente de las condiciones en las entradas J, K y CLK. La entrada CLK no tiene efecto mientras CLEAR=0PRESET=CLEAR=0, esta condición no se debe usar, ya que puede dar como resultado una respuesra ambigua

En conclusión las entradas asíncronas son catalogadas como entradas de sobre control, que se pueden usar para sobre controlar todas las otras entradas con el fin de colocar el flip – flop en un estado u otro

6. Las siguientes formas de onda se aplican a las entradas J-K, entradas asíncronas y de reloj, como se muestra en la figura. Suponer que Q se encuentra inicialmente en RESET. Dibujar la forma de onda de salida en Q

7. Utilizando mapas de Karnaugh, obtenga las ecuaciones características a partir de las tablas de verdad para los biestables D y T

Biestable D

El flip-flop D (datos) es una ligera modificación del flip-flop SR. Un flip-flop SR se convierte a un flip-flop D insertando un inversor entre S y R y asignando el símbolo D a la entrada única. La entrada D se muestra durante la ocurrencia de una transición de reloj de 0 a 1. Si D = 1, la salida del flip-flop va al estado 1, pero si D = 0, la salida del flip-flop va a el estado 0.

Entonces la ecuación característica, a partir de la tabla de verdad, se observa claramente que la entrada es la misma que la salida, por eso:

Qt+1=D

Biestable T

El flip-flop T se obtiene del tipo JK cuando las entradas J y K se conectan para proporcionar una entrada única designada por T. El flip-flop T, por lo tanto, tiene sólo dos condiciones. Cuando T = 0 (J = K = 0) una transición de reloj no cambia el estado del flip-flop. Cuando T = 1 (J = K = 1) una transición de reloj complementa el estado del flip-flop.

En este caso si observamos la tabla de verdad podemos apreciar que si la entrada T es igual a 0 la salida es el mismo estado anterior al que se encontraba, mientras que si T es igual a 1 la salida es el estado anterior negado, es decir teniendo estas dos condiciones se da como ecuación característica a:

Qt+1=T .Qt+T Qt

8. Muestre los símbolos de los flip-flops de acuerdo a la norma ANSI/IEEE y a la norma IEC. Presentar los diagramas esquemáticos de los C.I. utilizados en esta práctica, así como sus tablas de verdad.

Símbolo IEC Circuito y de la ONU flip-flop SR sincronizado porción flanco descendente

El primer CI 7400 cuenta con 4 puertas NAND de dos entradas, A y B, y una salida F

El CI 7402 cuenta con 4 puertas NOR de dos entradas, A y B, y una salida X

El CI 7404 comprende 6 puertas NOT es decir en la salida Q será la inversa de la entrada A

El CI 7408 cuenta con 4 puertas AND de dos entradas, A y B, y una salida Q

El CI 7474 cuenta con dos flip flop D con entradas asíncronas PRESET Y CLEAR

El CI 7475 cuenta con cuatro flip flop D dos entradas, una en D y otra para CLK

El CI 7476 y 74112 tienen presente flip flop JK con entradas asíncronas y solo se diferencian en la conexión de sus terminales

9. Típicamente, las hojas de especificaciones de los fabricantes especifican 4 tipos de retardos asociados con los flip – flops. Nombrar y describir cada uno de ellos.

- Tiempo de establecimiento (setup ts): tiempo mínimo que el dato debe estar estable antes del flanco activo del reloj

- Tiempo de mantenimiento (hold th): tiempo mínimo que el dato debe estar estable después del flanco activo del reloj

- Tiempo de propagación (tpHL, tpLH)