arria v soc開発ボードリファレンス・マニュアル...2014年7月 altera corporation...

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リファレンス・マニュアル

Arria V SoC 開発ボード

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2014 年 7 月 Altera Corporation Arria V SoC 開発ボードリファレンス・マニュアル

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2014 年 7 月 Altera Corporation

目次

第 1 章この資料について概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1–1ボード・コンポーネント・ブロック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1–1開発ボードのブロック図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1–4ボードの取り扱い . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1–4

第 2 章ボード・コンポーネントこのボードについて . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–2主要なデバイス： Arria V SoC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–5I/O リソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–5

MAX V CPLD 5M2210 システム・コントローラ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–6FPGA コンフィギュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–11オンボード USB-Blaster II による FPGA プログラミング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–11フラッシュ・メモリからの FPGA プログラミング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–14外部 USB-Blaster による FPGA プログラミング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–16

ステータス・エレメント . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–16設定エレメント . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–17ボード設定 DIP スイッチ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–17JTAG チェイン・コントロール DIP スイッチ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–18FPGA コンフィギュレーション・モード DIP スイッチ. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–18HPS ジャンパ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–19CPU リセット・ボタン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–20MAX V リセット・ボタン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–20プログラム・コンフィギュレーション・ボタン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–20プログラム・セレクト・ボタン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–20汎用ユーザー入出力 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–21ユーザー定義ボタン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–21ユーザー定義 DIP スイッチ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–21ユーザ定義 LED . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–22キャラクタ LCD . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–22

クロック回路 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–23オンボード・オシレータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–23オフボード入出力クロック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–24

コンポーネントとインタフェース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–25PCI Express . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–2510/100/1000 イーサネット（HPS） . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–2710/100 イーサネット（FPGA） . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–29FMC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–31RS-232 UART（HPS）. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–39リアル・タイム・クロック（HPS）. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–40SFP+. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–40I2C インタフェース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–41

メモリ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–42DDR3 SDRAM（FPGA）. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–42DDR3 SDRAM（HPS） . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–49QSPI フラッシュ（HPS）. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–54EPCQ フラッシュ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–54同期フラッシュ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–55

Arria V SoC 開発ボードリファレンス・マニュアル

目次

マイクロ SD フラッシュ・メモリ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–56I2C EEPROM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–57

電源 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–57電源分配システム . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–58電力測定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–59

第 3 章ボード・コンポーネントリファレンス中国版 RoHS 準拠に関して . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–3CE EMI 適合への注意 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–3

追加情報ボード改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Info–1資料改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Info–1アルテラへのお問い合わせ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Info–1表記規則 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Info–2

Arria V SoC 開発ボード 2014 年 7 月 Altera Corporationリファレンス・マニュアル


1. この資料について

この資料では、開発ボードのすべてのコンポーネントにインタフェースするカスタ

ム FPGA デザインの作成に必要な、ピン配置の詳細およびコンポーネントの参考資料を含む、Arria® V SoC 開発ボードのハードウェア機能について説明します。

概要Arria V SoC 開発ボードは、アルテラの Arria V SoC を使用し、低消費電力、高性能で、ロジックを多く必要とするデザインを開発、プロトタイピングするためのハード

ウェア・プラットフォームを提供します。ボードは幅広いペリフェラルとメモリ・

インタフェースを提供し、Arria V SoC デザインの開発を容易にします。

f Arria V デバイス・ファミリについて詳しくは、Arria V Device Handbook を参照してください。

ボード・コンポーネント・ブロックこの開発ボードは、以下の主要なコンポーネント・ブロックを搭載しています。

■ 1517 ピン FBGA パッケージの Arria V SoC（5ASTFD5K3F40I3）1 個

■ FPGA コンフィギュレーション回路

■ アクティブ・シリアル（AS）×1、または ×4 コンフィギュレーション（EPCQ256SI16N）

■ システム・コントローラとしての 256 ピン FBGA パッケージの MAX® V CPLD（5M2210ZF256）

■ フラッシュ・ファスト・パッシブ・パラレル（FPP）コンフィギュレーション

■ Quartus® II プログラマで使用するオンボード USB-BlasterTM II を構成する要素として MAX II CPLD（EPM570GF100）

■ クロック回路

■ プログラマブル・オシレータ Si570、Si571、および Si5338

■ 50 MHz、66 MHz、100 MHz、125 MHz のプログラマブル・オシレータ

■ SMA 入力（LVCMOS）


http://www.altera.co.jp/literature/lit-arria-v.jsphttp://www.altera.co.jp/literature/lit-arria-v.jsphttp://wl.altera.co.jp/literature/lit-arria-v.jsp

1‒2 1 章：この資料についてボード・コンポーネント・ブロック

■ メモリ

■ 誤り訂正コード（ECC）をサポートする 1024 メガバイト（MB）HPS DDR3 SDRAM 1 個

■ 1024 MB FPGA DDR3 SDRAM 2 個

■ 512 メガビット（Mb）Quad シリアル・ペリフェラル・インタフェース（QSPI）フラッシュ 1 個

■ 512 Mb CFI 同期フラッシュ 1 個

■ 256 Mb NOR フラッシュ（EPCQ デバイス）1 個

■ 32 キロビット（Kb）I2C シリアル EEPROM（electrically erasable PROM）1 個

■ マイクロ SD フラッシュ・メモリ・カード 1 個

■ 通信ポート

■ PCI Express x4 Gen1/Gen2 ソケット 1 個

■ FPGA メザニン・カード（FMC）ポート 2 個

■ USB 2.0 On-The-Go（OTG）ポート 1 個

■ ギガビット・イーサネット・ポート 1 個

■ 10/100 イーサネット・ポート 2 個

■ SFP+ ポート 2 個

■ RS-232 UART（ミニ USB ポート経由）2 個

■ リアル・タイム・クロック 1 個


1 章：この資料について 1‒3ボード・コンポーネント・ブロック

■ 汎用ユーザー入出力

■ LED およびディスプレイ

■ ユーザー LED 8 個

■ コンフィギュレーション・ロード LED 1 個

■ コンフィギュレーション完了 LED 1 個

■ エラー LED 1 個

■ コンフィギュレーション・セレクト LED 3 個

■ オン・ボード USB-Blaster II ステータス LED 4 個

■ FMC インタフェース LED 2 個

■ UART データ送受信 LED 2 個

■ 電源 LED 1 個

■ キャラクタ LCD ディスプレイ（2 行）1 個

■ プッシュ・ボタン

■ CPU リセット・ボタン 1 個

■ MAX V リセット・ボタン 1 個

■ プログラム・セレクト・ボタン 1 個

■ プログラム・コンフィギュレーション・ボタン 1 個

■ 汎用ユーザー・ボタン 8 個

■ DIP スイッチ

■ JTAG チェィン・コントロール DIP スイッチ 1 個

■ ボード設定 DIP スイッチ 1 個

■ FPGA コンフィギュレーション・モード DIP スイッチ 1 個

■ 汎用ユーザー DIP スイッチ 1 個

■ 電源ユニット

■ 14 ～ 20 V（ノート PC）DC 入力

■ 仕様

■ ボード寸法 7.175 × 9 インチ


1‒4 1 章：この資料について開発ボードのブロック図

開発ボードのブロック図図 1–1 に Arria V SoC 開発ボードのブロック図を示します。

ボードの取り扱いボードを取り扱う際には、以下の静電気防止の注意を順守してください。

c 適切な静電対策がなければ、ボードが損傷することがあります。ボードに触れる際には静電対策をとる必要があります。

図1‒1. Arria V SoC 開発ボードのブロック図

DDR3 1GB533 MHz (x32)

DDR3 1GB533 MHz (x32)

ClockCleaner

JitterClean Up

ButtonsSwitches LEDs

ButtonsSwitches LEDs

CSELBSEL

HMC

HMC

HMC

10/100 DualEthernet PHY

SFP+ x2

FMC x2

MAX VCPLD

PCIe Gen2x4

ParallelConfiguration

Flash

DDR3 1GB533 MHz + ECC

QSPI Flash256 MB

Micro SD Card

USB 2.0OTG PHY

10/100/1000Ethernet PHY

UART to USB

UART to USB

I2C

PowerManagementMeasurement

SerialEPROM

RTC2x16

CharacterLCD

MAC AddressStorage

FPGA HPS

JTAG JTAG

USB-Blaster II USB 2.0MAX IICPLD

MictorConnector



2. ボード・コンポーネント

この章では Arria V SoC 開発ボードの主要なコンポーネントについて説明します。図 2–1 にコンポーネントの配置を示し、表 2–1 でボードのすべてのコンポーネントの機能についての概要を説明します。

1 開発ボードの完全な回路図のセット、物理的なレイアウトのデータベース、およびその他のボード・デザイン・データは Arria V SoC 開発キットのボード・デザイン・ファイルのディレクトリにあります。

f ボードのパワーアップならびにデモンストレーション・ソフトウェアのインストールについて詳しくは、Arria V SoC Development Kit User Guide を参照してください。

この章は以下の項で構成されています。

■ 2–2 ページ「このボードについて」

■ 2–5 ページ「主要なデバイス： Arria V SoC」

■ 2–6 ページ「MAX V CPLD 5M2210 システム・コントローラ」

■ 2–11 ページ「FPGA コンフィギュレーション」

■ 2–21 ページ「汎用ユーザー入出力」

■ 2–23 ページ「クロック回路」

■ 2–25 ページ「コンポーネントとインタフェース」

■ 2–42 ページ「メモリ」

■ 2–57 ページ「電源」


http://www.altera.com/literature/ug/ug_av_soc_dev_kit.pdf

2‒2 2 章：ボード・コンポーネントこのボードについて

このボードについてこの項では、ボード・イメージとその解説、ならびにコンポーネントの説明を含む、

Arria V SoC 開発ボードの概要を提供します。図 2–1 に、ボードの外観を示します。

表 2–1 にボード・リファレンスと、それに対応するコンポーネントの説明をリストします。

図2‒1. Arria V SoC 開発ボードの外観

表2‒1. ボードのコンポーネント（その１）

ボード・リファレンスタイプ概要

主要なデバイスU41 FPGA Arria V SoC、5ASTFD5K3F40I3、1517 ピン FBGA です。U27 CPLD MAX V CPLD、5M2210ZF256、256 ピン FBGA です。

コンフィギュレーション、ステータス、およびセットアップ・エレメント

J35 JTAG チェイン・ヘッダ

JTAG チェインへのアクセスを提供し、外付けの USB-Blaster ケーブルを使用する際にオンボード USB-Blaster II をディセーブルします。

SW4 JTAG チェイン・コントロール DIP スイッチアクティブな JTAG チェインでデバイスを削除または追加します。


2 章：ボード・コンポーネント 2‒3このボードについて

J50 ミニ USB ヘッダタイプ B の USB ケーブルを介して、オンボード USB-Blaster II JTAG を経由する、FPGA のプログラミングおよびデバッグ用の USB インタフェースです。

SW2 ボード設定DIP スイッチ

クロック・イネーブル、SMA クロック入力の制御や、電源投入時のフラッシュ・メモリからのイメージのロードといった、MAX V CPLD 5M2210 システム・コントローラの機能を制御します。

SW3 MSEL DIP スイッチボードのコンフィギュレーション手法を制御します。MSEL ピン 0、1、2、3、4 は DIP スイッチと接続しています。

S13 プログラム・セレクト・ボタン

プログラム・セレクト LED をトグルし、これによりフラッシュ・メモリから FPGA にロードするプログラム・イメージを選択します。

S12 コンフィギュレーション・ボタン

プログラム・セレクト LED の設定に基づいて、イメージをフラッシュ・メモリから FPGA にロードします。

D38 コンフィギュレーション完了 LED FPGA がコンフィギュレーションされると点灯します。

D40 ロード LED MAX V CPLD 5M2210 システム・コントローラが FPGA のコンフィギュレーションをしている際に点灯します。

D39 エラー LED フラッシュ・メモリからの FPGA のコンフィギュレーションが失敗した際に点灯します。

D37 電源 LED 5.0 V の電源が供給されている際に点灯します。

D35、D36 JTAG TX/RX LEDJTAG チェィンの送信または受信の動作を示します。リンクが使用中かつアクティブであれば、TX と RX の LED が点滅します。不使用時、または使用中でもアイドル状態であれば、LED はどちらも消灯します。

D41 ～ D43 プログラム・セレクトLED

プログラム・セレクト・ボタンを押した際に点灯し、どのフラッシュ・メモリ・イメージが FPGA にロードされるかを示します。LEDの設定については表 2–5 を参照してください。

D8、D20 FMC ポートの使用を示す LED ドーターカードが FMC ポートに接続されている際に点灯します。

D21 ～ D24 UALT LED UART トランスミッタおよびレシーバの使用中に点灯します。

クロック回路

X2 プログラマブル・オシレータ

デフォルト周波数が 100 MHz の Si570 プログラマブル・オシレータです。MAX V CPLD 5M2210 システム・コントローラで動作するクロック・コントロール GUI を使用して周波数をプログラミングできます。

X3 148.5 MHz オシレータデフォルト周波数 148.5 MHz の Si571 プログラマブル・オシレータです。MAX V CPLD 5M2210 システム・コントローラで動作するクロック・コントロール GUI を使用して周波数をプログラミングできます。

X4 50 MHz オシレータ汎用ロジック用の 50.000 MHz 水晶発振器です。X5 125 MHz オシレータ汎用ロジック用の 125.000 MHz 水晶発振器です

J15 クロック入力SMA コネクタ LVCMOS 互換のクロック入力を専用クロック・ピンに入力します。

J49 HPS SMA クロック LVCMOS を HPS クロック・マルチプレクサに入力します。

U35 多重出力オシレータ 25M、25M、100M、100M 出力を持つ Si5338A Quad 出力に固定されたオシレータです。

表2‒1. ボードのコンポーネント（その２）



2‒4 2 章：ボード・コンポーネントこのボードについて

汎用ユーザー入出力

D9 ～ D16 ユーザー LED ユーザー LED が 4 個と HPS LED が 4 個です。Low に駆動されると点灯します。

SW1 ユーザー DIP スイッチユーザー DIP スイッチです。スイッチが ON であれば、ロジック 0 が選択されます。

S14 CPU リセット・ボタン FPGA ロジックをリセットします。

S11 MAX V リセット・ボタン

MAX V CPLD 5M2210 システム・コントローラをリセットします。

S1 ～ S8 汎用ユーザー・ボタンユーザー・ボタンが 4 個と HPS ボタンが 4 個です。押すと Low に駆動します。

メモリ・デバイス

U29、U37、U43、U49、U38、U44、

U51

DDR3 SDRAMFPGA 向けの 16 ビット・データ・バスを備える 128 MB DDR3 SDRAMが 4 つと、HPS 向けの 16 ビット・データ＋ ECC バスを備える 128 MB DDR3 SDRAM が 3 つです。

U19 QSPI フラッシュ 4 ビット・データ・バスを備える 1 Gb のシリアル NORフラッシュです。U28 EPCQ フラッシュ

U13 同期フラッシュ不揮発性メモリ向けの 16 ビット・データ・バスを備える 128 Mb の同期フラッシュ・デバイスです。

U31 I2C EEPROM 32 Kb の I2C シリアル EEPROM です。

通信ポートJ42 PCI Express ソケット PCI Express Gen1/Gen2 ×4 ソケットです。

J4、J26 FMC ポート FMC ポートが 2 個です。

J43、J44 SFP+ ポート SFP+ ポートが 2 個です

U7、J13 ギガビット・イーサネット・ポート

RGMII モードでの FPGA ベースの Altera® Triple Speed Ethernet MegaCoreファンクションと Micrel KSZ9021RN PHY を介する 10/100/1000 イーサネット接続を提供する RJ-45 コネクタです。（HPS 用）

U55、J47、J48

ギガビット・イーサネット・ポート

MII モードで Renesas uPD60620A PHY を介する 10/100 イーサネット接続を提供する RJ-45 コネクタです。（FPGA 用）

J22、U25

J27、U36USB-UART ポートシリアル UART インタフェース向けの、USB から UART へのブリッジ

を備える USB コネクタです。

J1、U4 USB OTG ポート USB 2.0 On-The-Go インタフェースです。

U11 リアル・タイム・クロック

電力障害を検出し、自動的にバックアップ・バッテリ電源に切り替えて現在時刻を維持する、内蔵の電源検出回路を備える DS1339 デバイスです。

J5 マイクロ SD カード・ソケット

4 ビットのデータ・ラインを備えるマイクロ SD カード・インタフェースです。

ビデオおよびディスプレイ・ポート

J29 キャラクタ LCD 2 つのスタンドオフを有する 16 文字 × 2 行の LCD モジュールとインタフェースするコネクタです。

表2‒1. ボードのコンポーネント（その３）



2 章：ボード・コンポーネント 2‒5主要なデバイス： Arria V SoC

主要なデバイス： Arria V SoCArria V SoC 開発ボードは、ARM® Cortex®-A9 MPCore プロセッサを内蔵するハード・プロセッサ・システム（HPS）が組み込まれた、Arria V SoC 5ASTFD5K3F40I3 デバイス

（U41）を搭載しています。

f Arria V デバイス・ファミリについて詳しくは、Arria V Device Handbook を参照してください。

表 2–2 に Arria V SoC デバイスの機能を示します。

I/O リソースArria V SoC 5ASTFD5K3F40I3 デバイスは、540 の汎用 FPGA I/O ピンと 210 の汎用 HPS I/O ピンを有しています。

電源J34 DC 入力ジャック許容電圧は DC 16 V です。

SW5 電源スイッチ DC 入力端子から電力が供給されているときのボードの電源の入切を切り替えます。

表2‒1. ボードのコンポーネント（その４）


表2‒2. Arria V SoC の機能

リソース 5ASTFD5K3F40I3

LE 数（K） 462

ALM 数 174,340

レジスタ数 697,360

メモリ（Kb）M10K 22,820

MLAB 2,658

18 ビット ×18 ビット乗算器数 2,180

PLL 数FPGA 14

HPS 3

トランシーバ数6 Gbps 30

10 Gbps 16


http://wl.altera.co.jp/literature/lit-arria-v.jsp

2‒6 2 章：ボード・コンポーネントMAX V CPLD 5M2210 システム・コントローラ

MAX V CPLD 5M2210 システム・コントローラ以下に示す目的のために、ボードはアルテラ MAX V CPLD、5M2210ZF256 システム・コントローラを使用します。

■ フラッシュからの FPGA コンフィギュレーション

■ 電力測定

■ リモート・システム・アップデート用の CSR（control and status register）

図 2–2 に MAX V CPLD 5M2210 システム・コントローラの機能および外部回路との接続をブロック図で示します。

表 2–3 に MAX V CPLD システム・コントローラの I/O 信号をリストします。信号名と機能は MAX V のデバイスと対応しています。

図2‒2. MAX V CPLD 5M2210 システム・コントローラのブロック図

Information Register

EmbeddedUSB-Blaster II

OscillatorController

SLD-HUB

PFL

SPI Bus

MAX V CPLD System Controller

LTC 2978Power

Controllers

Virtual-JTAG

PC

FPGA

I2CController

DecoderEncoder GPIO

JTAG Control

ControlRegister

Si570, Si571,Si5338

ProgrammableOscillator

表2‒3. MAX V CPLDシステム・コントローラのデバイス・ピン配置（その１）

ボード・リファレンス（U27）

回路図の信号名 I/O 規格概要

B9 CLK125A_EN 2.5 V 125 MHz オシレータ・イネーブルE9 CLK50_EN 2.5 V 50 MHz オシレータ・イネーブルJ5 CLK_100M_MAX 2.5 V 100 MHz クロック入力

J12 CLK_50M_MAX 1.8 V 50 MHz クロック入力D10 CPU_RESETN 2.5 V FPGA リセット・ボタンN11 EXTRA_SIG0 1.5 V オンボード USB-Blaster II インタフェース、将来用の予備T13 EXTRA_SIG1 1.5 V オンボード USB-Blaster II インタフェース、将来用の予備T15 EXTRA_SIG2 1.5 V オンボード USB-Blaster II インタフェース、将来用の予備

A2 FACTORY_LOAD 2.5 V 電源投入時にファクトリ・デザインまたはユーザー・デザインをロードする DIP スイッチ


2 章：ボード・コンポーネント 2‒7MAX V CPLD 5M2210 システム・コントローラ

R14 FACTORY_REQUEST 1.5 V FACTORY コマンド送信のためのオンボード USB-Blaster II リクエスト

N12 FACTORY_STATUS 1.5 V オンボード USB-Blaster II の FACTORY コマンド・ステータスF11 FLASH_ADVN 1.8 V FSM バス・フラッシュ・メモリ・アドレス有効N14 FLASH_CEN0 1.8 V FSM バス・フラッシュ・メモリ・チップ・イネーブルD14 FLASH_CLK 1.8 V FSM バス・フラッシュ・メモリ・クロックP15 FLASH_OEN 1.8 V FSM バス・フラッシュ・メモリ出力イネーブルP14 FLASH_RDYBSYN 1.8 V FSM バス・フラッシュ・メモリ動作可能D13 FLASH_RESETN 1.8 V FSM バス・フラッシュ・メモリ・リセットN15 FLASH_WEN 1.8 V FSM バス・フラッシュ・メモリ書き込みイネーブルE14 FM_A0 1.8 V FM アドレス・バスC14 FM_A1 1.8 V FM アドレス・バスC15 FM_A2 1.8 V FM アドレス・バスE13 FM_A3 1.8 V FM アドレス・バスE12 FM_A4 1.8 V FM アドレス・バスD15 FM_A5 1.8 V FM アドレス・バスF14 FM_A6 1.8 V FM アドレス・バスD16 FM_A7 1.8 V FM アドレス・バスF13 FM_A8 1.8 V FM アドレス・バスE15 FM_A9 1.8 V FM アドレス・バスE16 FM_A10 1.8 V FM アドレス・バスF15 FM_A11 1.8 V FM アドレス・バスG14 FM_A12 1.8 V FM アドレス・バスF16 FM_A13 1.8 V FM アドレス・バスG13 FM_A14 1.8 V FM アドレス・バスG15 FM_A15 1.8 V FM アドレス・バスG12 FM_A16 1.8 V FM アドレス・バスG16 FM_A17 1.8 V FM アドレス・バスH14 FM_A18 1.8 V FM アドレス・バスH15 FM_A19 1.8 V FM アドレス・バスH13 FM_A20 1.8 V FM アドレス・バスH16 FM_A21 1.8 V FM アドレス・バスJ13 FM_A22 1.8 V FM アドレス・バスJ16 FM_A23 1.8 V FM アドレス・バスK12 FM_A24 1.8 V FM アドレス・バスM14 FM_A25 1.8 V FM アドレス・バスN13 FM_A26 1.8 V FM アドレス・バスJ14 FM_D0 1.8 V FM データ・バス

表2‒3. MAX V CPLDシステム・コントローラのデバイス・ピン配置（その２）





J15 FM_D1 1.8 V FM データ・バスK16 FM_D2 1.8 V FM データ・バスK13 FM_D3 1.8 V FM データ・バスK15 FM_D4 1.8 V FM データ・バスK14 FM_D5 1.8 V FM データ・バスL16 FM_D6 1.8 V FM データ・バスL11 FM_D7 1.8 V FM データ・バスL15 FM_D8 1.8 V FM データ・バスL12 FM_D9 1.8 V FM データ・バスM16 FM_D10 1.8 V FM データ・バスL13 FM_D11 1.8 V FM データ・バスM15 FM_D12 1.8 V FM データ・バスL14 FM_D13 1.8 V FM データ・バスN16 FM_D14 1.8 V FM データ・バスM13 FM_D15 1.8 V FM データ・バスM3 FMC_C2M_PG 2.5 V FMC ポート A Power Good 出力N2 FMCB_C2M_PG 2.5 V FMC ポート B Power Good 出力K1 FPGA_CONF_DONE 2.5 V FPGA コンフィギュレーション完了 LEDD3 FPGA_CONFIG_D0 2.5 V FPGA コンフィギュレーション・データC2 FPGA_CONFIG_D1 2.5 V FPGA コンフィギュレーション・データC3 FPGA_CONFIG_D2 2.5 V FPGA コンフィギュレーション・データE3 FPGA_CONFIG_D3 2.5 V FPGA コンフィギュレーション・データD2 FPGA_CONFIG_D4 2.5 V FPGA コンフィギュレーション・データE4 FPGA_CONFIG_D5 2.5 V FPGA コンフィギュレーション・データD1 FPGA_CONFIG_D6 2.5 V FPGA コンフィギュレーション・データE5 FPGA_CONFIG_D7 2.5 V FPGA コンフィギュレーション・データF3 FPGA_CONFIG_D8 2.5 V FPGA コンフィギュレーション・データE1 FPGA_CONFIG_D9 2.5 V FPGA コンフィギュレーション・データF4 FPGA_CONFIG_D10 2.5 V FPGA コンフィギュレーション・データF2 FPGA_CONFIG_D11 2.5 V FPGA コンフィギュレーション・データF1 FPGA_CONFIG_D12 2.5 V FPGA コンフィギュレーション・データF6 FPGA_CONFIG_D13 2.5 V FPGA コンフィギュレーション・データG2 FPGA_CONFIG_D14 2.5 V FPGA コンフィギュレーション・データG3 FPGA_CONFIG_D15 2.5 V FPGA コンフィギュレーション・データN3 FPGA_CVP_CONFDONE 2.5 V FPGA CvP（Configuration via Protocol）完了J3 FPGA_DCLK 2.5 V FPGA コンフィギュレーション・クロックN1 FPGA_NCONFIG 2.5 V FPGA コンフィギュレーション・アクティブJ4 FPGA_NSTATUS 2.5 V FPGA コンフィギュレーション動作可能

表2‒3. MAX V CPLDシステム・コントローラのデバイス・ピン配置（その３）




2 章：ボード・コンポーネント 2‒9MAX V CPLD 5M2210 システム・コントローラ

H1 FPGA_PR_DONE 2.5 V FPGA のパーシャル・リコンフィギュレーション完了P2 FPGA_PR_ERROR 2.5 V FPGA のパーシャル・リコンフィギュレーション・エラーE2 FPGA_PR_READY 2.5 V FPGA のパーシャル・リコンフィギュレーション動作可能F5 FPGA_PR_REQUEST 2.5 V FPGA のパーシャル・リコンフィギュレーション・リクエスト

B11 HPS_RESETN 2.5 V HPS リセット・ボタンM1 I2C_SCL_MAX 2.5 V プログラマブル・オシレータ I2C クロックM2 I2C_SDA_MAX 2.5 V プログラマブル・オシレータ I2C データL6 JTAG_MAX_TDI 2.5 V JTAG チェイン・データ・インM5 JTAG_MAX_TDO 2.5 V JTAG チェイン・データ・アウトN4 JTAG_MAX_TMS 2.5 V JTAG チェイン・モードP3 JTAG_MUX_TCK 2.5 V JTAG チェイン・クロック

P11 M570_CLOCK 1.5 V FACTORY コマンド送信のためのオンボード USB-Blaster II への25 MHz クロック

L5 M570_PCIE_JTAG_EN 2.5 V オンボード USB-Blaster II のための PCI Express JTAG イネーブル

H2 MAX_AS_CONF 2.5 V Low に駆動すると EPCQ フラッシュから U13 を介した FPGA への AS コンフィギュレーションがイネーブル

E11 MAX_CONF_DONE 2.5 V オンボード USB-Blaster II コンフィギュレーション完了 LEDA4 MAX_ERROR 2.5 V FPGA コンフィギュレーション・エラー LEDG4 MAX_FPGA_MISO 2.5 V FPGA から MAX V SPI バスへのデータ出力G1 MAX_FPGA_MOSI 2.5 V FPGA から MAX V SPI バスへのデータ入力H3 MAX_FPGA_SCK 2.5 V FPGA から MAX V SPI バスへのクロックG5 MAX_FPGA_SSEL 2.5 V FPGA から MAX V SPI バスへのスレーブ選択A6 MAX_LOAD 2.5 V FPGA コンフィギュレーション・アクティブ LEDK2 MAX_QSPI_RSTN 2.5 V QSPI リセットM9 MAX_RESETN 2.5 V MAX V リセット・ボタンB10 MSEL0 2.5 V FPGA MSEL0 設定B3 MSEL1 2.5 V FPGA MSEL1 設定C10 MSEL2 2.5 V FPGA MSEL2 設定C12 MSEL3 2.5 V FPGA MSEL3 設定C6 MSEL4 2.5 V FPGA MSEL4 設定E10 OVERTEMP 2.5 V 温度モニタ・ファン・イネーブルD12 PGM_CONFIG 2.5 V PGM LED が示すフラッシュ・メモリ・イメージをロードB14 PGM_LED0 2.5 V フラッシュ・メモリ PGM 選択インジケータ 0C13 PGM_LED1 2.5 V フラッシュ・メモリ PGM 選択インジケータ 1B16 PGM_LED2 2.5 V フラッシュ・メモリ PGM 選択インジケータ 2B13 PGM_SEL 2.5 V PGM_LED[2:0] LED シーケンスをトグルP13 RST 1.5 V リセット入力

R12 SECURITY_MODE 1.5 V パワーアップ時にオンボード USB-Blaster II が FACTORY コマンドを送信するための DIP スイッチ

表2‒3. MAX V CPLDシステム・コントローラのデバイス・ピン配置（その４）





A10 SI570_EN 2.5 V Si570 プログラマブル・クロック・イネーブルD4 SI571_EN 2.5 V Si571 プログラマブル・クロック・イネーブル

R16 TRST 1.5 V リセット出力H5 USB_B2_CLK 2.5 V オンボード USB-Blaster II インタフェース・クロックR4 USB_CFG0 1.5 V オンボード USB-Blaster II インタフェース（将来用の予備）T4 USB_CFG1 1.5 V オンボード USB-Blaster II インタフェース（将来用の予備）P8 USB_CFG2 1.5 V オンボード USB-Blaster II インタフェース（将来用の予備）T7 USB_CFG3 1.5 V オンボード USB-Blaster II インタフェース（将来用の予備）N8 USB_CFG4 1.5 V オンボード USB-Blaster II インタフェース（将来用の予備）R8 USB_CFG5 1.5 V オンボード USB-Blaster II インタフェース（将来用の予備）T8 USB_CFG6 1.5 V オンボード USB-Blaster II インタフェース（将来用の予備）T9 USB_CFG7 1.5 V オンボード USB-Blaster II インタフェース（将来用の予備）R9 USB_CFG8 1.5 V オンボード USB-Blaster II インタフェース（将来用の予備）P9 USB_CFG9 1.5 V オンボード USB-Blaster II インタフェース（将来用の予備）M8 USB_CFG10 1.5 V オンボード USB-Blaster II インタフェース（将来用の予備）T10 USB_CFG11 1.5 V オンボード USB-Blaster II インタフェース（将来用の予備）A13 USB_FPGA_RESET 2.5 V オンボード USB-Blaster II インタフェース FPGA リセットA11 USB_RESET 2.5 V オンボード USB-Blaster II インタフェース・リセット

表2‒3. MAX V CPLDシステム・コントローラのデバイス・ピン配置（その５）




2 章：ボード・コンポーネント 2‒11FPGA コンフィギュレーション

FPGA コンフィギュレーションこの項では、Arria V SoC 開発ボードがサポートする、FPGA、フラッシュ・メモリ、ならびに MAX V CPLD 5M2210 システム・コントローラ・デバイスのプログラミング手法について説明します。

Arria V SoC 開発ボードは以下のコンフィギュレーション手法をサポートしています。

■ JTAG

■ Quartus II プログラマを JTAG モードで使用し、付属の USB ケーブルを用いる、デフォルトの手法であるオンボード USB-Blaster II による FPGA コンフィギュレーション

■ ARM DS-5 Altera EditionソフトウェアでDSTREAMまたは Lauterbachケーブルを使用する、外部 Mictor コネクタを用いる HPS コンフィギュレーション

■ 外部 USB-Blaster を JTAG ヘッダ（J35）に接続した際の、外部 USB-Blaster によるFPGA コンフィギュレーション

■ 電源投入時またはコンフィギュレーション・ボタン（S12）を押した際にフラッシュ・メモリに格納されているイメージ使用する、フラッシュ・メモリ・ダウン

ロードによる FPGA コンフィギュレーション

オンボード USB-Blaster II による FPGA プログラミングこのコンフィギュレーション手法向けに、ミニ USB コネクタ（J50）、USB 2.0 PHY デバイス（U61）、およびアルテラの MAX II CPLD EPM570GF100I5N（U56）を実装し、USB ケーブルを使用する FPGA コンフィギュレーションを可能にしています。このUSB ケーブルで、ボードの USB コネクタから Quartus II ソフトウェアを動作させるPC の USB ポートまでを直接接続します。

MAX II CPLD EPM570GF100I5N のオンボード USB-Blaster II は、通常 JTAG チェインのマスタになります。オンボード USB-Blaster II は外部ヘッダとピンを共有しており、JTAG ヘッダ（J35）を介して JTAG チェインに外部 USB-Blaster を接続すると、オンボード USB-Blaster II は自動的にディセーブルされます。JTAG インタフェースに加えて、オンボード USB-Blaster II は、HPS デバッグ用のトレース機能を有しています。HPS からのトレース・インタフェースは、FPGA を介してオンボード USB-Blaster II 接続ピンと接続しています。


2‒12 2 章：ボード・コンポーネントFPGA コンフィギュレーション

図 2–3 に JTAG チェインを示します。

JTAG チェイン・コントロール DIP スイッチ（SW4）は図 2–3 に示すジャンパを制御します。チェインにデバイスまたはインタフェースを接続するには、それに対応す

るスイッチを OFF の位置にする必要があります。チェインを FPGA のみにするためには、全てのスイッチを ON の位置にスライドします。

1 一部の GUI インタフェースは、MAX V CPLD 5M2210 システム・コントローラが JTAGチェインに含まれていなければ使用できません。

MAX II CPLD（EPM570GF100）は、オンボード USB-Blaster II の機能にのみ特化し、片側を USB 2.0 PHY デバイスに接続し、逆側の GPIO ピンに JTAG 信号を出力駆動します。このデバイスの専用 JTAG インタフェースは、初期試作品のデバッグのみを意図する小型の表面実装ヘッダに接続されています。

図2‒3. JTAG チェイン

1

2.5 V

1

1

1

2.5 V

Disable

Trace

Trace

TCK

TMS

TDI

TDO

TRST

Cypress On-BoardUSB-Blaster II

TCK

TMS

TDI

TDO

10-PinJTAG Header

TCK

TMS

TDI

TDO

TRST

Mictor-38Header

TCKTMSTDITDO

TRST

Arria V ST HPS

TCKTMSTDITDO

TRST

Arria V ST FPGA

FMC Port A

FMC Port B

TCKTMSTDITDO

MAX V CPLD 5M2210System Controller

FlashMemory

TCKTMSTDITDO



56 ピン VBGA パッケージの USB 2.0 Cypress EZ-USB CY7C68013A デバイス（U61）は、ミニ USB コネクタとインタフェースしています。

表 2–4 に USB 2.0 PHY の回路図の信号名とそれに対応する MAX II CPLD のピン番号をリストします。

表2‒4. USB 2.0 PHY の回路図の信号名と機能（その１）


回路図の信号名 MAX II CPLDピン番号 I/O 規格概要

C1 24M_XTALIN — 3.3 V 水晶発振器入力C2 24M_XTALOUT — 3.3 V 水晶発振器出力E1 FX2_D_N — 3.3 V USB 2.0 PHY データE2 FX2_D_P — 3.3 V USB 2.0 PHY データH7 FX2_FLAGA D1 3.3 V スレーブ FIFO 出力ステータスG7 FX2_FLAGB G1 3.3 V スレーブ FIFO 出力ステータスH8 FX2_FLAGC C1 3.3 V スレーブ FIFO 出力ステータスG6 FX2_PA1 G3 3.3 V USB 2.0 PHY ポート A インタフェース F8 FX2_PA2 B1 3.3 V USB 2.0 PHY ポート A インタフェース F7 FX2_PA3 D2 3.3 V USB 2.0 PHY ポート A インタフェース F6 FX2_PA4 D3 3.3 V USB 2.0 PHY ポート A インタフェース C8 FX2_PA5 K4 3.3 V USB 2.0 PHY ポート A インタフェース C7 FX2_PA6 F2 3.3 V USB 2.0 PHY ポート A インタフェース C6 FX2_PA7 C2 3.3 V USB 2.0 PHY ポート A インタフェース H3 FX2_PB0 G2 3.3 V USB 2.0 PHY ポート B インタフェース F4 FX2_PB1 H8 3.3 V USB 2.0 PHY ポート B インタフェース H4 FX2_PB2 F3 3.3 V USB 2.0 PHY ポート B インタフェース G4 FX2_PB3 J3 3.3 V USB 2.0 PHY ポート B インタフェース H5 FX2_PB4 F1 3.3 V USB 2.0 PHY ポート B インタフェース G5 FX2_PB5 H1 3.3 V USB 2.0 PHY ポート B インタフェース F5 FX2_PB6 H7 3.3 V USB 2.0 PHY ポート B インタフェース H6 FX2_PB7 E1 3.3 V USB 2.0 PHY ポート B インタフェース A8 FX2_PD0 H3 3.3 V USB 2.0 PHY ポート D インタフェース A7 FX2_PD1 H2 3.3 V USB 2.0 PHY ポート D インタフェース B6 FX2_PD2 J2 3.3 V USB 2.0 PHY ポート D インタフェース A6 FX2_PD3 J1 3.3 V USB 2.0 PHY ポート D インタフェース B3 FX2_PD4 J6 3.3 V USB 2.0 PHY ポート D インタフェース A3 FX2_PD5 K3 3.3 V USB 2.0 PHY ポート D インタフェース C3 FX2_PD6 J5 3.3 V USB 2.0 PHY ポート D インタフェース A2 FX2_PD7 K2 3.3 V USB 2.0 PHY ポート D インタフェース

B8 FX2_RESETN K9 3.3 V オンボード USB-Blaster ハード・リセット

F3 FX2_SCL J4 3.3 V USB 2.0 PHY シリアル・クロックG3 FX2_SDA — 3.3 V USB 2.0 PHY シリアル・データ


2‒14 2 章：ボード・コンポーネントFPGA コンフィギュレーション

フラッシュ・メモリからの FPGA プログラミングフラッシュ・メモリ・プログラミングは様々な手法によって行うことができます。

デフォルトの手法は、ファクトリ・デザインであるゴールデン・ハードウェア・リ

ファレンス・デザインの使用です。このデザインにはオンボード・ウェブ・サー

バーが含まれており、これによりボード・アップデート・ポータル（BUP）ウェブ・アプリケーションが提供されます。このウェブ・ページから SoC の関連ウェブ・ページにリンクでき、また、開発ボードのユーザー I/O と LCD のコントロールができるようになります。

電源の投入、あるいはプログラム・コンフィギュレーション・ボタン PGM_CONFIG

（S12）を押すことにより、MAX V CPLD 5M2210 システム・コントローラの PFL が、フラッシュ・メモリから FPGA をコンフィギュレーションします。PFL メガファンクションはフラッシュ・メモリから 16 ビットのデータを読み出し、ファスト・パッシブ・パラレル（FPP）フォーマットに変換します。この 16 ビット・データは、コンフィギュレーション時に FPGA の専用コンフィギュレーション・ピンに書き込まれます。

PGM_CONFIG ボタン（S12）を押すと、PGM_LED[2:0]（D41、D42、D43）の点灯に基づくハードウェア・ページが FPGA にロードされます。

表 2–5 に PGM_CONFIGボタンを押した際にロードされるデザインをリストします。

電源投入時にアクティブ・シリアル（AS）モードで FPGA をコンフィギュレーションするために、EPCQ デバイスが使用されています。不揮発性メモリを備える EPCQ デバイスは、シンプルな 6 ピン・インタフェースとスモール・フォーム・ファクタを特長とします。また、EPCQ は AS x1 モードと x4 モードをサポートしています。

デフォルトでは、ボードは FPP コンフィギュレーション手法に設定されています。コンフィギュレーション・バスから EPCQ フラッシュ（U28）を分離するには、MAX V CPLD によって MAX_AS_CONF ピンを駆動して、バス・スイッチをイネーブルにする必要があります。これは、MSEL が 10010 または 10011 である際に必要です。

A1 FX2_SLRDN K1 3.3 V スレーブ FIFO の読み出しストローブB1 FX2_SLWRN J9 3.3 V スレーブ FIFO の書き込みストローブB7 FX2_WAKEUP — 3.3 V USB 2.0 PHY ウェイク信号

G2 USB_B2_CLK E2 3.3 V USB 2.0 PHY 48 MHz インタフェース・クロック

表2‒4. USB 2.0 PHY の回路図の信号名と機能（その２）


回路図の信号名 MAX II CPLDピン番号 I/O 規格概要

表2‒5. PGM_LED の設定 (1)

PGM_LED0 (D43) PGM_LED1 (D42) PGM_LED2 (D41) デザインON OFF OFF ファクトリ・ハードウェアOFF ON OFF ユーザー・ハードウェア 1OFF OFF ON ユーザー・ハードウェア 2

表 2‒5：注(1) ON は「0」の設定を示し、Off は「1」の設定を示します。



AS コンフィギュレーション手法では、データは EPCQ フラッシュから読み出され、FPGA に直接送られます。機能の共有によるデータ・ライン上でのラインの衝突を避けるために、MAX V CPLD 5M2210 システム・コントローラが EPCQ の nCS ラインを制御します。不揮発性メモリをプログラミングするためには、Quartus II プログラマを使用するプログラミングが可能となるように、CFI フラッシュまたは EPCQ 用に特別にプログラミングされた機能性デザインを FPGA か MAX V CPLD にロードする必要があります。

図 2–4 に PFL コンフィギュレーションを示します。

f 以下に示すトピックについて詳しくは、対応する資料を参照してください。

■ ボード・アップデート・ポータル、PFL デザイン、およびフラッシュ・メモリ・マップ・ストレージについては、Arria V SoC Development Kit User Guide を参照してください。

■ PFL メガファンクションについては、Parallel Flash Loader Megafunction User Guide を参照してください。

図2‒4. PFL コンフィギュレーション

MAX V CPLD5M2210 System Controller

FPGA_DATA [3:0]

FPGA_DCLK

EPCQ_nCSFLASH_A [25:1]FLASH_D [15:0]

DATA [3:0]

DCLK

nSTATUSnCONFIGCONF_DONE

CONF_DONE

MSEL4MSEL3MSEL2MSEL1

MSEL[4:0] andBOOTSEL[3:0]also connects to theMAX V CPLD

2.5 V

10 kΩ

nCE

DATA [3:0]DCLKnCE

CFI Flash

FLASH_CEn

FLASH_OEnFLASH_WEn

FLASH_A [25:0]FLASH_D [15:0]

FLASH_CEnFLASH_OEnFLASH_WEn

FLASH_WPnFLASH_ADVn

FPGA_nCONFIGFPGA_CONF_DONE

FLASH_RYBSYn

FLASH_RYBSYn

FPGA_nSTATUS

2.5 V

10 kΩ

FLASH_ADVn

CVP_CONF_DONE

2.5 V

FLASH_CLK

FLASH_CLKFLASH_RSTn

FLASH_RESETn

FPGA_DATA [4] DATA [4]FPGA_DATA [7:5] DATA [7:5]

PS PORT

EPCQ

56.2 Ω

100 Ω56.2 Ω

56.2 Ω

50 MHz

100 MHz

INIT_DONECVP_CONFDONE

FPGA_INIT_DONEFPGA_CVP_DONE

2.5 V

2.5 V 2.5 V

MAX_ERROR

MAX_LOAD

FACTORY

USB_BLASTER

USB_SELECTUSER_PGMCLK_ENABLECLK_SEL

CONFIG_RESETn

HPS_RESET

PGM_SEL

PGM_LED0

PGM_LED1

PGM_LED2

DIP

Sw

itch

BOOTSEL0BOOTSEL1BOOTSEL2

DIP Switch

DIP Switch

10 kΩ

Arria V SoC FPGA


http://www.altera.com/literature/ug/ug_av_soc_dev_kit.pdfhttp://www.altera.com/literature/ug/ug_pfl.pdf

2‒16 2 章：ボード・コンポーネントステータス・エレメント

外部 USB-Blaster による FPGA プログラミングJTAG チェィン・ヘッダは、PC で動作する Quartus II プログラマと外部 USB-Blaster デバイスを併せて使用して FPGA をコンフィギュレーションする、もうひとつの方法を提供します。JTAG マスタ間での衝突を避けるために、JTAG チェイン・ヘッダを介して外部 USB-Blaster を JTAG チェインに接続すると、オンボード USB-Blaster は自動的にディセーブルされます。

ステータス・エレメント開発ボードにはステータス LED が付属しています。この項ではステータス・エレメントについて説明します。

表 2–6 に LED のボード・リファレンス、名前、および機能の説明をリストします。

表2‒6. ボードの LED

ボード・リファレンス回路図の信号名 I/O 規格概要

D37 Power 5.0 V 青色 LED です。5.0 V の電源が供給されているときに点灯します。

D38 MAX_CONF_DONE 3.3 V緑色 LED です。FPGA が正常にコンフィギュレーションされると点灯します。MAX V CPLD 5M2210 システム・コントローラによって駆動されます。

D39 MAX_ERROR 3.3 V

赤色 LED です。MAX V CPLD 5M2210 システム・コントローラが FPGA のコンフィギュレーションに失敗すると点灯します。MAX V CPLD 5M2210 システム・コントローラによって駆動されます。

D40 MAX_LOAD 3.3 V

緑色 LED です。MAX V CPLD 5M2210 システム・コントローラが FPGA のコンフィギュレーションをしている際に点灯します。MAX V CPLD 5M2210 システム・コントローラによって駆動されます。

D43D42D41

PGM_LED[0]PGM_LED[1]PGM_LED[2]

3.3 V緑色 LED です。PGM_SEL ボタンを押した際に点灯し、どのハードウェア・ページをフラッシュ・メモリからロードするかを示します。

D20、D8 FMC_PRSNTn、FMCB_PRSNTn 2.5 V緑色 LED です。FMC がボードまたはケーブルと接続された際に点灯します。アドイン・カードによって駆動されます。

D35、D36D34、D33

JTAG_RX、JTAG_TX

SC_RX、SC_TX1.8 V 緑色 LED です。USB-Blaster II の受信と受信の動作を

点灯により示します。

D21、D22UARTA_RX_LED、UARTA_TX_LED

3.3 V 緑色 LED です。UART ポート A の受信と送信の動作を点灯により示します。

D23、D24UARTB_RX_LED、UARTB_TX_LED

3.3 V 緑色 LED です。UART ポート B の受信と送信の動作を点灯により示します。


2 章：ボード・コンポーネント 2‒17設定エレメント

設定エレメント開発ボードには、さまざまな種類の設定エレメントが付属しています。この項では

以下に示す設定エレメントについて説明します。

■ ボード設定 DIP スイッチ

■ JTAG チェイン・コントロール DIP スイッチ

■ FPGA コンフィギュレーション・モード DIP スイッチ

■ HPS ジャンパ

■ CPU リセット・ボタン

■ MAX V リセット・ボタン

■ プログラム・コンフィギュレーション・ボタン

■ プログラム・セレクト・ボタン

f DIP スイッチのデフォルト設定について詳しくは、Arria V SoC Development Kit User Guide を参照してください。

ボード設定 DIP スイッチボード設定 DIP スイッチ（SW2）により、ボードと MAX V CPLD 5M2210 システム・コントローラ・ロジック・デザインのさまざまな機能を制御します。表 2–7 にスイッチ操作と説明をリストします。

表2‒7. ボード設定 DIP スイッチの操作

スイッチ回路図の信号名概要

1 CLK125A_ENON：125 MHz オンボード・オシレータをイネーブルします。

OFF：125 MHz オンボード・オシレータをディセーブルします。

2 Si570_ENON：プログラマブル・オシレータをディセーブルします。

OFF：プログラマブル・オシレータをイネーブルします。

3 FACTORY_LOAD

ON：電源投入時にフラッシュからファクトリ・デザインをロードします。

OFF：PFL をディセーブルします。電源投入時に、フラッシュからいずれのデザインもロードされません。

4 SECURITY_MODE

ON：電源投入時にオンボード USB-Blaster II が FACTORY コマンドを送信します。

OFF：電源投入時にオンボード USB-Blaster II が FACTORY コマンドを送信しません。


http://www.altera.com/literature/ug/ug_av_soc_dev_kit.pdfhttp://www.altera.com/literature/ug/ug_av_soc_dev_kit.pdf

2‒18 2 章：ボード・コンポーネント設定エレメント

JTAGチェイン・コントロール DIP スイッチJTAG チェイン・コントロール DIP スイッチ（SW4）は、アクティブな JTAG チェィン内でデバイスをを削除または追加します。表 2–8 にスイッチ操作とその説明をリストします。

FPGA コンフィギュレーション・モード DIP スイッチFPGA コンフィギュレーション・モード DIP スイッチ（SW3）は、FPGA コンフィギュレーションで使用するモードを定義します。表 2–9 にスイッチ操作とその説明をリストします。すべてのスイッチが ON の位置であればデフォルトの FPP X16 モードが選択されます。

表2‒8. JTAG チェイン・コントロール DIP スイッチ


1 HPS_JTAG_ENON：JTAG チェィンに HPS を含めません。

OFF：JTAG チェィンに HPS を含めます。

2 FPGA_JTAG_ENON：FPGA を JTAG チェィンに含めません。

OFF：FPGA を JTAG チェィンに含めます。

3 FMC_JTAG_ENON：FSMC コネクタを JTAG チェィンに含めません。

OFF：FSMC コネクタを JTAG チェィンに含めます。

4 MAX_JTAG_EN

ON：MAX V システム・コントローラを JTAG チェィンに含めません。

OFF：MAX V システム・コントローラを JTAG チェィンに含めます。

表2‒9. FPGA コンフィギュレーション・モード DIP スイッチ


1 MSEL0ON：ロジック 0 を選択します。

OFF：ロジック 1 を選択します。










2 章：ボード・コンポーネント 2‒19設定エレメント

HPS ジャンパHPS ジャンパは、HPS— ブート・ソース、モード、HPS クロック設定、パワー・オン・リセット（POR）モードとペリフェラル選択のためのブートストラップ・オプションを定義します。表 2–10 にジャンパの設定とその説明をリストします。

表2‒10. HPS ジャンパ

ボード・リファレンス回路図の信号名概要

J39、J40、J41 HPS_BSEL[2:0]

HPS のブート・モードとソースを選択します。■ 0x1—FPGA

■ 0x3—NAND フラッシュ（このボードではサポートされていない）

■ 0x5— マイクロ SD カード

■ 0x7—QSPI フラッシュ

この他の全てのモードは予約になっています。

J37、J38 HPS_CSEL[1:0] HPS クロック設定を選択します。実際のクロック設定も HPS_BSEL[2:0] の選択に基づきます。

J45、J46 OSC2_CLK_SEL[1:0]

OSC2 クロックのソースを選択します。

■ 00— オンボード・クロック・ジェネレータを選択

■ 01—SMA コネクタを介する外部ソースを選択

■ 10—33 MHz オンボード・オシレータを選択

J19 JTAG_HPS_SEL

HPS を JTAG チェイン内に含める、あるいは HPSを MICTOR にのみ接続します。

HPS をコントロールするソースを選択します。

■ ON：オンボード USB-Blaster II を JTAG マスタとして選択

■ OFF：DSTREAM または Lauterbach プログラミング・ケーブルといった、MICTOR ベースのJTAG マスタを選択このモードでは SW4.1 も ON に設定し、オンボード USB Blaster II が HPS JTAG 入力ポートを駆動しないようにします。

J21 JTAG_SEL

JTAG チェインのソースを選択します。

■ ON：ソースとしてオンボード USB-Blaster II を選択

■ OFF：ソースとして MICTOR を選択


2‒20 2 章：ボード・コンポーネント設定エレメント

CPU リセット・ボタンCPU リセット・ボタン CPU_RESETn（S4）は、Arria V HPS ピンへの入力であり、MAX V CPLD システム・コントローラからのオープン・ドレイン I/O です。このプッシュ・ボタンは HPS ならびに CPLD ロジック両方のデフォルトのリセットです。MAX V CPLD 5M2210 は、POR モード時にもこのプッシュ・ボタンを駆動します。

MAX V リセット・ボタンMAX V リセット・ボタン MAX_RESETn（S11）は、MAX V CPLD 5M2210 システム・コントローラへの入力です。このプッシュ・ボタンは CPLD ロジックのデフォルトのリセットです。

プログラム・コンフィギュレーション・ボタンプログラム・コンフィギュレーション・ボタン PGM_CONFIG（S12）は、MAX V CPLD 5M2210 システム・コントローラへの入力です。この入力は FPGA をフラッシュ・メモリから強制的にリコンフィギュレーションします。フラッシュ・メモリ内の位置

は、プログラム・セレクト・ボタン PGM_SEL（S13）によって制御される PGM_LED [2:0] の設定に基づきます。有効な設定には、フラッシュ・メモリで FPGA デザイン用に予約されている PGM_LED0、PGM_LED1、または PGM_LED2の 3 ページが含まれます。

プログラム・セレクト・ボタンプログラム・セレクト・ボタン PGM_SEL（S13）は。MAX V CPLD システム・コントローラへの入力です。このプッシュ・ボタンは、フラッシュ・メモリ内のどの位置

を FPGA コンフィギュレーションに使用するかを選択する PGM_LED[2:0] のシーケンスをトグルします。PGM_LED[2:0] シーケンスの定義については 2–14 ページの表 2–5を参照してください。


2 章：ボード・コンポーネント 2‒21汎用ユーザー入出力

汎用ユーザー入出力この項では、プッシュ・ボタン、DIP スイッチ、LED、拡張ヘッダ、およびキャラクタ LCD を含む、FPGA へのユーザー I/O インタフェースについて説明します。

ユーザー定義ボタン開発ボードには 8 個のユーザー定義ボタンが付属しています。システムならびにセーフ・リセット・ボタンについて、詳しくは 2–17 ページ「設定エレメント」を参照してください。

ボード・リファレンス S1 ～ S8 は、Arria V SoC デバイスにロードされる FPGA デザインを制御するためのプッシュ・ボタンです。プッシュ・ボタン S1 ～ S4 は FPGA に、プッシュ・ボタン S5 ～ S8 は HPS に接続しています。スイッチを押下するとデバイス・ピンはロジック 0 にセットされ、スイッチを開放するとデバイス・ピンはロジック 1 にセットされます。これらの汎用ユーザー・ボタンにはボード特有の機能はありません。

表 2–11 にユーザー定義ボタンの回路図の信号名とそれに対応する Arria V SoC のピン番号をリストします。

ユーザー定義 DIP スイッチボード・リファレンス SW1 は、8 ピンの DIP スイッチです。このスイッチはユーザー定義であり、FPGA または HPS への追加的な入力コントロールを提供します。スイッチが OFF の位置であれば、ロジック 1 が選択されます。スイッチが ON の位置であれば、ロジック 0 が選択されます。このスイッチにはボード特有の機能はありません。

表 2–12 にユーザー定義 DIP スイッチの回路図の信号名とそれに対応する Arria V SoCのピン番号をリストします。

表2‒11. ユーザー定義ボタンの回路図の信号名と機能

ボード・リファレンス回路図の信号名

Arria V SoCピン番号 I/O 規格

S4 USER_PB_FPGA0 AT23 1.5 V

S3 USER_PB_FPGA1 AP24 1.5 V

S2 USER_PB_FPGA2 AW24 1.5 V

S1 USER_PB_FPGA3 AW23 1.5 V

S8 USER_PB_HPS0 E15 2.5 V

S7 USER_PB_HPS1 G16 2.5 V

S6 USER_PB_HPS2 E16 2.5 V

S5 USER_PB_HPS3 H16 2.5 V

表2‒12. ユーザー定義 DIP スイッチの回路図の信号名と機能（その１）



1 USER_DIPSW_HPS0 L15 3.3 V

2 USER_DIPSW_HPS1 K15 3.3 V

3 USER_DIPSW_HPS2 K14 3.3 V


2‒22 2 章：ボード・コンポーネント汎用ユーザー入出力

ユーザ定義 LEDボード・リファレンスの D1 ～ D8 は、8 個のユーザ定義 LED です。Arria V SoC にロードされた FPGA デザインまたは HPS デザインから、ステータスおよびデバッグ信号が LED に駆動されます。ロジック 0 を I/O ポートに駆動すると LED が点灯し、ロジック 1 を駆動すると LED が消灯します。これらの LED にはボード特有の機能はありません。

表 2–13 に汎用 LED の回路図の信号名とそれに対応する Arria V SoC のピン番号をリストします。

キャラクタ LCD 開発ボードには、標準 I2C インタフェースを使用して HPS に接続する 2 行 ×16 文字の Lumex キャラクタ LCD とインタフェースする、10 ピン 0.1 インチ・ピッチのシングル・ロウ・ヘッダが 1 つ付属しています。キャラクタ LCD は 2 つのヘッダでボードの 10 ピン・ヘッダに直接装着されているので、容易に取り外してディスプレイの下のコンポーネントにアクセスすることができます。またヘッダは、デバッグ、I2Cの拡張、あるいはその他の目的のためにも使用することができます。

f タイミング、文字コード表、インタフェースのガイドライン、およびその他の関連文書といった情報については www.newhavendisplay.com を参照してください。

4 USER_DIPSW_HPS3 C15 3.3 V

5 USER_DIPSW_FPGA0 AL24 2.5 V

6 USER_DIPSW_FPGA1 AF24 2.5 V

7 USER_DIPSW_FPGA2 AE24 2.5 V

8 USER_DIPSW_FPGA3 AU23 2.5 V

表2‒12. ユーザー定義 DIP スイッチの回路図の信号名と機能（その２）



表 2‒13. 汎用 LED の回路図の信号名と機能



D12 USER_LED_FPGA0 AH24 2.5 V

D11 USER_LED_FPGA1 AU24 2.5 V

D10 USER_LED_FPGA2 AT24 2.5 V

D9 USER_LED_FPGA3 AD24 2.5 V

D16 USER_LED_HPS0 R17 3.3 V

D15 USER_LED_HPS1 F16 3.3 V

D14 USER_LED_HPS2 R15 3.3 V

D13 USER_LED_HPS3 C16 3.3 V


www.lumex.comwww.newhavendisplay.com

2 章：ボード・コンポーネント 2‒23クロック回路

クロック回路この項ではボードのクロック入出力について説明します。

オンボード・オシレータ図 2–5 に Arria V SoC 開発ボードに入力されるすべての外部クロックのデフォルト周波数を示します。

図2‒5. Arria V SoC 開発ボードのクロック

Arria V ST I3

Bank 8 HPS Peripherals

HPS Core

HPS

Mem

ory

Inte

rface

Bank

R1

Bank 3 Bank 4

Bank

0L

Bank

1L

Bank

2L

REFCLKL5Si571

148.5 MHz/I2C

REFCLKL3

PCIeSocket

LMK04828Cleaner

Si5338

SMA

SMA

SMA

CLK_OSC2

REFCLKR3

REFCLKR2

25 MHz

CLK16-19pFMC CLK20-23pFMCB4 4

REFCLKR0

Dual ENET PHY, 25 MHz

MAX V, 100 MHz

CLK

0p 1

00 M

Hz

CLK

1p 1

56.2

5 M

Hz

CLK

2p C

LK_E

NET

_PH

Y 25

MH

z

CLK

3p 5

0 M

Hz

CLK

4p C

LK_E

NET

_FPG

A 12

5 M

Hz

CLK

6p C

LEAN

_CLK

CLK

8p S

YSR

EF

CLK

10p

100

MH

z

CLK

11p

SMA

SL 18860C

Si570

CLK_OSC125 MHz

SMA

Bank

R0

FMCA FMCB

FMCA REFCLKL2

REFCLKL1

FMCB REFCLKL0

REFCLKL4

FMCAFMCB

100 MHz/I2C

Si52112

100 MHz

Si5335125 MHz

125 MHz

MAX V50 MHz

33 MHz


2‒24 2 章：ボード・コンポーネントクロック回路

オフボード入出力クロック開発ボードは、ボード上で駆動できる入出力クロックを備えています。出力クロッ

クは、FPGA デバイスの仕様に応じて、異なるレベルと I/O 規格にプログラミング可能です。

表 2–14 に開発ボードのクロック入力をリストします。

表 2–15 に開発ボードのクロック出力をリストします。

表2‒14. オフボード・クロック入力

ソース回路図の信号名 I/O 規格 Arria V SoCピン番号概要

SMA SMA_CLKIN 2.5 V CMOS — グローバル・クロック・ネットワークへのクロック入力

SMA OSC2_CLK_SMA 2.5 V CMOS — HPS の OSC2 へのマルチプレクサ・クロック入力

FMC ポート AFMC_CLK_M2C_P[1:0] LVDS B22、 A22 装着された FMC カードからグローバル

・クロック入力への LVDS 入力FMC_CLK_M2C_N[1:0] LVDS C22、A21

FMC ポート AFMC_LA_RX_CLK_P LVDS H21 装着された FMC カードからグローバル

・クロック入力への LVDS 入力FMC_LA_RX_CLK_N LVDS J21

FMC ポート AFMC_LA_RX_P7 LVDS C20 装着された FMC カードからグローバル

・クロック入力への LVDS 入力FMC_LA_RX_N7 LVDS D20

FMC ポート AFMC_GBTCLK_M2C_P[1:0] LVDS AC31、AA31 装着された FMC カードから専用リファ

レンス・クロック入力への LVDS 入力FMC_GBTCLK_M2C_N[1:0] LVDS AC32、AA32

FMC ポート BFMCB_CLK_M2C_P[1:0] LVDS C34、G34 装着された FMC カードからグローバル

・クロック入力への LVDS 入力FMCB_CLK_M2C_N[1:0] LVDS D34、H34

FMC ポート BFMCB_LA_RX_CLK_P LVDS E34 装着された FMC カードからグローバル

・クロック入力への LVDS 入力FMCB_LA_RX_CLK_N LVDS F34

FMC ポート BFMCB_LA_RX_P7 LVDS N34 装着された FMC カードからグローバル

・クロック入力への LVDS 入力FMCB_LA_RX_N7 LVDS N33

FMC ポート BFMCB_GBTCLK_M2C_P[1:0] LVDS AG32、AE31 装着された FMC カードから専用リファ

レンス・クロック入力への LVDS 入力FMCB_GBTCLK_M2C_N[1:0] LVDS AG33、AE32

表2‒15. オフボード・クロック出力

ソース回路図の信号名 I/O 規格 Arria V SoCピン番号概要

FMC ポート AFMC_LA_TX_CLK_P LVDS M23

LVDS 出力FMC_LA_TX_CLK_N LVDS N23

FMC ポート BFMCB_LA_TX_CLK_P LVDS L30

LVDS 出力FMCB_LA_TX_CLK_N LVDS M30

PCI Expressソケット

PCIE_REFCLK_SYN_P HCSL AF8PCI Express ソケットへの HCSL 出力

PCIE_REFCLK_SYN_N HCSL AF7


2 章：ボード・コンポーネント 2‒25コンポーネントとインタフェース

コンポーネントとインタフェースこの項では開発ボードの Arria V SoC デバイスに関係する通信ポートとインタフェース・カードについて説明します。開発ボードは以下に示す通信ポートをサポートし

ています。

■ PCI Express

■ 10/100/1000 イーサネット（HPS）

■ 10/100 イーサネット（FPGA）

■ FMC

■ RS-232 UART（HPS）

■ リアル・タイム・クロック（HPS）

■ SFP+

■ I2C インタフェース

PCI Express開発ボードの PCI Express インタフェースは、×1 から ×4 までのオート・ネゴシエーション・チャネル幅を以下の接続スピードでサポートしています。

■ 最大 10 Gbps の帯域幅でレーンあたり 2.5 Gbps の Gen1

■ 最大 20 Gbps の帯域幅でレーンあたり 5 Gbps の Gen2

PCIE_REFCLK_P/N 信号は、PCI Express エッジ・コネクタを介してドーターカードに駆動される 100 MHz の差動入力です。この信号は、DC カップリングを使用するArria V SoC REFCLK入力ピンのペアに直接接続しています。I/O 規格は HCSL（High-Speed Current Steering Logic）です。

図 2–6 に PCI Express のリファレンス・クロックのレベルを示します。

PCI Express のエッジ・コネクタは、カードがインストールされているかどうかをマザーボードが判断するための検知機能も備えています。オプションで、PRSNT1n から

x4 コネクタの 3 つの PRSNT2n ピンのいずれかまでを接続するためのジャンパが提供されています。これは、一部の PC システムでの、問い合わせ動作に対する検知ピンのリンク幅をベースとする問題に対処するためのものです。

表 2–16 に PCI Express のピンの割り当てをまとめます。信号名と説明は Arria V SoC に対応しています。

図2‒6. PCI Express のリファレンス・クロックのレベル

VMAX = 1.15 V

VCROSS MAX = 550 mV

VCROSS MIN = 250 mV

VMIN = –0.30 V

REFCLK –

REFCLK +


2‒26 2 章：ボード・コンポーネントコンポーネントとインタフェース

表2‒16. PCI Express のピン割り当て、回路信号名と機能


回路図の信号名 I/O 規格Arria V SoCデバイスピン番号

概要

A11 PCIE_PERSTN LVTTL AK6 リセットB17 PCIE_PRSNT2N_X1 LVTTL AC22 存在検知 DIP スイッチB31 PCIE_PRSNT2N_X4 LVTTL AD21 存在検知 DIP スイッチA14 PCIE_REFCLK_SYN_N HCSL AF7 マザーボード・リファレンス・クロックA13 PCIE_REFCLK_SYN_P HCSL AF8 マザーボード・リファレンス・クロックB5 PCIE_SMCLK LVTTL AG20 SMB クロックB6 PCIE_SMDAT LVTTL AG23 SMB データ

B11 PCIE_WAKEN LVTTL AL6 ウェイク信号A17 PCIE_RX_N0 1.5 V PCML AU2 受信バスA22 PCIE_RX_N1 1.5 V PCML AR2 受信バスA26 PCIE_RX_N2 1.5 V PCML AN2 受信バスA30 PCIE_RX_N3 1.5 V PCML AL2 受信バスA16 PCIE_RX_P0 1.5 V PCML AU1 受信バスA21 PCIE_RX_P1 1.5 V PCML AR1 受信バスA25 PCIE_RX_P2 1.5 V PCML AN1 受信バスA29 PCIE_RX_P3 1.5 V PCML AL1 受信バスB15 PCIE_TX_N0 1.5 V PCML AT4 送信バスB20 PCIE_TX_N1 1.5 V PCML AP4 送信バスB24 PCIE_TX_N2 1.5 V PCML AM4 送信バスB28 PCIE_TX_N3 1.5 V PCML AK4 送信バスB14 PCIE_TX_P0 1.5 V PCML AT3 送信バスB19 PCIE_TX_P1 1.5 V PCML AP3 送信バスB23 PCIE_TX_P2 1.5 V PCML AM3 送信バスB27 PCIE_TX_P3 1.5 V PCML AK3 送信バス



10/100/1000 イーサネット（HPS）開発ボードは、外付け Micrel KSZ9021RN PHY、ならびにアルテラのトリプル・スピード・イーサネット MegaCore MAC ファンクションからの HPS EMAC ファンクションを使用する、RJ-45 10/100/1000 Base-T イーサネットをサポートしています。PHY とMAC のインタフェースには、各 250 Mbps の 4 本のデータ・ラインを使用する、接続速度 1 Gbps の RGMII 接続を採用しています。

Micrel KSZ9021RN PHY は 2.5 V または 3.3 V の電源レールを使用します。PHY は、イーサネット・トラフィックへの銅線の駆動に使用される、パルストランスを内蔵する

RJ-45 モデルとインタフェースします。

図 2–7 に HPS（MAC）と Micrel KSZ9021RN PHY との間の RGMII インタフェースを示します。

表 2–17 に HPS イーサネット PHY インタフェースのピン割り当てをリストします。

図2‒7. HPS（MAC）と PHY との間の RGMII インタフェース

RGMIIMac

Single-Port RGMIIMicrel KSZ9021RN

RJ-45

表2‒17. イーサネット PHY（HPS）のピン割り当て、回路信号名と機能（その１）


回路図の信号名 Arria V SoCピン番号 I/O 規格概要

41 CLK125_NDO_LED_MODE — — 125 MHz LED モードのクロック出力24 ENET_HPS_GTX_CLK D19 3.3 V CMOS 125 MHz RGMII 送信クロック38 ENET_HPS_INTN A18 3.3 V CMOS 管理バス割り込み17 ENET_HPS_LED1_LINK — 3.3 V CMOS 受信データ・アクティブ LED15 ENET_HPS_LED2_LINK — 3.3 V CMOS 送信データ・アクティブ LED36 ENET_HPS_MDC L18 3.3 V CMOS 管理バス・データ・クロック37 ENET_HPS_MDIO J18 3.3 V CMOS 管理バス・データ42 ENET_HPS_RESETN — 3.3 V CMOS デバイス・リセット48 ENET_HPS_RSET — 3.3 V CMOS デバイス割り込み35 ENET_HPS_RX_CLK G21 3.3 V CMOS RGMII 受信クロック33 ENET_HPS_RX_DV H19 3.3 V CMOS RGMII 受信データ有効32 ENET_HPS_RXD0 E19 3.3 V CMOS RGMII 受信データ・バス31 ENET_HPS_RXD1 M17 3.3 V CMOS RGMII 受信データ・バス28 ENET_HPS_RXD2 G20 3.3 V CMOS RGMII 受信データ・バス27 ENET_HPS_RXD3 G19 3.3 V CMOS RGMII 受信データ・バス25 ENET_HPS_TX_EN N18 3.3 V CMOS RGMII 送信イネーブル19 ENET_HPS_TXD0 H18 3.3 V CMOS RGMII 送信データ・バス20 ENET_HPS_TXD1 F19 3.3 V CMOS RGMII 送信データ・バス



Micrel KSZ9021RN PHY は、少ない I/O ピンのセット（7）でデバイス内に多数のデフォルト設定をセットできるように、マルチ・レベル POR ブートストラップ・エンコーディング方式を使用します。関連する I/O ピンは、デバイスのコンフィギュレーションに備えてプルアップまたはプルダウン抵抗を組み込んでいます。表 2–18 にレベル・エンコーディング方式をリストします。

21 ENET_HPS_TXD2 K18 3.3 V CMOS RGMII 送信データ・バス22 ENET_HPS_TXD3 M18 3.3 V CMOS RGMII 送信データ・バス3 MDI_HPS_N0 — 3.3 V CMOS MDI（media dependent interface）6 MDI_HPS_N1 — 3.3 V CMOS MDI（media dependent interface）8 MDI_HPS_N2 — 3.3 V CMOS MDI（media dependent interface）

11 MDI_HPS_N3 — 3.3 V CMOS MDI（media dependent interface）2 MDI_HPS_P0 — 3.3 V CMOS MDI（media dependent interface）5 MDI_HPS_P1 — 3.3 V CMOS MDI（media dependent interface）7 MDI_HPS_P2 — 3.3 V CMOS MDI（media dependent interface）

10 MDI_HPS_P3 — 3.3 V CMOS MDI（media dependent interface）

表2‒17. イーサネット PHY（HPS）のピン割り当て、回路信号名と機能（その２）



表2‒18. イーサネット PHY（HPS）ブートストラップ・エンコーディング方式


回路図の信号名概要ストラップ・オプション

17 ENET_HPS_LED1_LINK PHY アドレス・ビット 0 Low へ引き下げる15 ENET_HPS_LED2_LINK PHY アドレス・ビット 1 Low へ引き下げる32 ENET_HPS_RXD0 モード 0 High へ引き上げる31 ENET_HPS_RXD1 モード 1 High へ引き上げる28 ENET_HPS_RXD2 モード 2 High へ引き上げる27 ENET_HPS_RXD3 モード 3 High へ引き上げる35 ENET_HPS_RX_CLK PHY アドレス・ビット 2 High へ引き上げる33 ENET_HPS_RX_DV クロック・イネーブル Low へ引き下げる41 CLK125_NDO_LED_MODE シングル LED モード High へ引き上げる



10/100 イーサネット（FPGA）開発ボードは、外付けの Renesas uPD60620 PHY を使用する RJ-45 10/100 Base-T イーサネットをサポートしています。この PHY はサードパーティの MAC IP を使用するEtherCAT、イーサネット IRT と、DLR 機能をサポートしています。PHY と MAC のインタフェースには、各 25 Mbps の 4 本のデータ・ラインを使用する接続速度100 Mbps の MII 接続を採用しています。

PHY は 3.3 V の電源レールを使用し、専用のオシレータから駆動される 25 MHz のリファレンス・クロックを必要とします。PHY は、イーサネット・トラフィックへの銅線の駆動に使用される、パルストランスを内蔵するデュアル RJ-45 モデルとインタフェースします。

図 2–8 に FPGA（MAC）と Renesas uPD60620 PHY との間の MII インタフェースを示します。

表 2–19 にイーサネット PHY インタフェースのピン割り当てをリストします。

図2‒8. FPGA（MAC）と PHY の間の MII インタフェース

FPGA MIIMac

Dual-Port RGMIIRenesas

uPD60620

RJ-45

RJ-45

表2‒19. イーサネット PHY（FPGA）のピン割り当て、回路信号名と機能（その１）



68 ENET1_ACT_LED — 2.5 V 受信データ・アクティブ LED69 ENET1_LINK_LED — 2.5 V 送信データ・アクティブ LED18 ENET1_MDI_RX_N — 2.5 V MDI（media dependent interface）17 ENET1_MDI_RX_P — 2.5 V MDI（media dependent interface）16 ENET1_MDI_TX_N — 2.5 V MDI（media dependent interface）15 ENET1_MDI_TX_P — 2.5 V MDI（media dependent interface）59 ENET1_RX_CLK AE22 2.5 V MII 受信クロック53 ENET1_RX_D0 AL23 2.5 V MII 受信データ・バス54 ENET1_RX_D1 AW22 2.5 V MII 受信データ・バス55 ENET1_RX_D2 AW21 2.5 V MII 受信データ・バス56 ENET1_RX_D3 AV21 2.5 V MII 受信データ・バス57 ENET1_RX_DV AF22 2.5 V MII 受信データ有効58 ENET1_RX_ERROR AH23 2.5 V MII 受信エラー49 ENET1_TX_CLK_FB AN23 2.5 V 25 MHz MII 送信クロック43 ENET1_TX_D0 AU22 2.5 V MII 送信データ・バス



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