APLICACIONES DE LA MICROELECTRÓNICA EN EL RADIO OBSERVATORIO DE

JICAMARCA

Radio Observatorio de Jicamarca

Ramiro Yanque, et al.Area de Electronica e Instrumentacion

Radio Observatorio de JicamarcaInstituto Geofisico del Peru

http://jro.igp.gob.pe

• Introducciòn• Aplicaciones desarrolladas en Jicamarca

– Controlador de Radar de 8 líneas de control en CPLD

– Control del Sistema de Receptor Digital

• Aplicaciones en desarrollo y futuras aplicaciones• Conclusiones

Introducción

ASIC FPGA

Introducción

Introduccion

Macrocelda MAX7000

Arquitectura de un FPGAXilinx XC4000 Configurable Logic Block (CLB).

Introduccion

FPGA y CPLD usados en el ROJ

FLEX 10K10Voltaje de Operación: 5VElementos Lógicos : 576Memoria: 6KbitsDelay: 4nsNúmero de Pines : 84

MAX9320Voltaje de Operación: 5VMacroCeldas : 320Memoria: 0Delay : 15 nsNúmero de Pines : 84

74HC157(MUX)

4

4

I0

I1

74HC157(MUX)

4

4

I0

I1

74HC157(MUX)

4

4

I0

I1

2

7

10

12

74HC93(CONTADOR)

4

S(1)S(0)

Q

Q(0)CP(1)

CLK CP(0)

74HC85(COMPARADOR)

4

4A

B

=

MR1 MR2

74HC04(NOT)

74HC379(FFD)

_Q

Q_G

D

Esquemático del Divisor de Frecuencia

LIMIT(1..0)

Descripción en VHDL del Divisor de Frecuencia

Simulación del Circuto Divisor de frecuencia

ISE (Sintesizador del Codigos de Descripción de Hardware)

XUP Devloment Board

Arquitectura para MicroBlaze(EDK)

Flexible Soft IPMicroBlaze32-Bit RISC Core

UART 10/100E-Net

Memory Controller

FLASH/SRAM

Fast Simplex Link

0,1….7

CustomFunctions

CustomFunctions

BRAM Local Memory

BusD-CacheBRAM

I-CacheBRAM

ConfigurableSizes

Arb

iter

Processor Local Bus

Instruction Data

PLBBus

Bridge

PowerPC405 Core

Dedicated Hard IP

Arb

iter

Processor Local Bus

Instruction Data

PLBBus

BridgeBus

Bridge

PowerPC405 Core

Dedicated Hard IP

PowerPC405 Core

Dedicated Hard IP

PowerPC405 Core

Dedicated Hard IPPossible inVirtex-II Pro

Hi-SpeedPeripheral

GB E-Net

e.g.Memory

ControllerHi-SpeedPeripheralHi-SpeedPeripheral

GB E-NetGB

E-Net

e.g.Memory

Controller

e.g.Memory

Controller

Arb

iter OPB

On-Chip Peripheral Bus

CacheLink

SRAM

ChipScope (Analizador)

JTAG

ChipScope Pro

Virtex-II Pro

XC2VP20FF1152

ILA BlockRAM

Probepoints

EDK(Desarrollo de Sistemas Embebidos-SoC)

Model Sim (Simulador)

Diagrama de un sistema de Radar

SintetizadorDigital

CONTROLADOR

DE RADAR

TXA

RX

RFTR

SAMPLING`

DATA

SISTEMA DE ADQUISICIÒN, SISTEMA DE PROCESAMIENTO

T/RTRANSMISOR

ARREGLO DE ANTENAS

RECEPTORDIGITAL

Aplicacion para Controlador de Radar

Controlador de Radar:• Filosofia de operación concebida por el Dr. Ronald

Woodman (reciente ganador del premio Electron – Intercon 2007) y motivo de tesis de varios ingenieros de Jicamarca.

• Sistema que genera pulsos y para generarlos graba en dos memorias (uno de estados y el otro de retardos)

• Las primeras versiones por la dècada de los 80 se hacia usando circuitos integrados con logica TTL.

Version anterior del C.R.

Pulsos para el Controlador de Radar

Diagrama Logico del Programa del C.R.

Programacion del Controlador de Radar

Controlador de Radar Version CPLD

Receptores Digitales REX-2X

• El Receptor Digital permite adquirir senales de 50 MHz con reloj de muestreo de 32 MHz.

• Esta basado en chips de Analog Device el AD6640 (ADC) y el AD6620 (Receptor Digital)

• Es un producto desarrollado en Jicamarca en el cual ha involucrado el trabajo de 3 Ingenieros peruanos.

Sistema de Receptor Digital

Diagrama Esquematico de la Tarjeta de Control

FLEX 10K10

SynchroRC

WindowRC

GCLK

Cha 1

D[15..0]

JTA

G

4/

RD

WRB

WRA

MR

FIFO

RDWRA

MR

Q[7..0] Data[7..0]

FIFO

RDWRA

MR

Q[15..8] Data[15..8]

FIFO

RDWRB

MR

Q[7..0] Data[23..16]

FIFO

RDWRB

MR

Q[15..8] Data[31..24]

68

ACK2ACK

Data[31..0]

PCLK2REQ

PCLK

Q[15..0]

(c)(c)

(s)(c)

Decoder

Enbl[3..0]

Load[8..1]

Diagrama Logico del Programa de Control

S1

S2

D

C ENB

Multiplexer ( I vs Q)

A

H

Q1

Q8

ENB

Register Channel ( Q )

A

H

Q1

Q8

ENB

Register Channel ( I )

8

8

Data_IN

CLK

DV

IQ

S1

S2

D

C ENB

Multiplexer (Mark vs Data)

8

19200

8

SYNC

WINDOW

8 DAT_OUT

FIFO(I)

FIFO(Q)

Logica de Control para el Sistema de Recepcion Digital

In[15..0]

Q

QSET

CLR

DShift 2

/

WR

Q

QSET

CLR

D1

ControlC(ACK2)

DV

Q

QSET

CLR

D

Shift 2/

S1

S2

D

C ENB

Multiplexer

16FIFO2Words

HW MARK

Q

QSET

CLR

D

Q

QSET

CLR

DSyncro

Window

Cha 1

Q

QSET

CLR

D

Shift 2/

Q

QSET

CLR

D

Shift 2/

RDreq

Q

QSET

CLR

DShift 5

/

Q

QSET

CLR

D

Shift 3/

IQ

GCLK

WRITEB

WRITEA

Q

QSET

CLR

DShift 6

/

Q

QSET

CLR

DShift 4

/

nPCLK2

GC

LK

Enable A

Enable B

Q

QSET

CLR

D

Q

QSET

CLR

D

PCLK1

ReadFiFOextWinRead

ReqFlex

Out[15..0]

WinRead

EF

WindowWinRead

Write External FIFOs

Read External FIFOS

Request PCI card

Enable AD6620 cards

PCI card clock

Global ClockRC,DDS & Rxds

Programacion de la Tarjeta de Control

Proyectos en Desarrollo

• Actualmente se esta realizando una tesis: “Desarrolla un controlador de radar de 16 lineas de control con IPP’s pseudo aleatorios en base a la tarjeta de evaluacion de Xilinix (XUP-1)”.

• Se esta iniciando el desarrollo del sistema de control del “Sistema de Apunte Automàtico de la Antena del ROJ”

• Hay otras aplicaciones donde solo requiere el uso microcontroladores.

• Se esta perfeccionando el Laboratorio de Multicapas del ROJ para fabricar tarjetas de circuito impresos que permita desarrollar prototipos para las nuevas aplicaciones.

Tarjeta de Control Sistema REX

Virtex II-Pro

Voltaje de Operación: 3.3VSlices : 13696Memoria: 2448KbitsDelay: 6nsNúmero de Pines : 896

Arquitectura para PowerPc(EDK)

PowerPC405 Core

Dedicated Hard IPFlexible Soft IP

RocketIO

Full system customization to meet performance, functionality, and cost goals

DCR Bus

UART GPIO On-ChipPeripheral

Hi-SpeedPeripheral

GB E-Net

e.g.Memory

Controller

ArbiterOn-Chip Peripheral Bus

OPB

Arb

iter

Processor Local Bus

Instruction Data

PLB

DSOCMBRAM

ISOCMBRAM

ZBT SRAMDDR SDRAM

SDRAM

BusBridge

IBM CoreConnect™on-chip bus standardPLB, OPB, and DCR

Conclusiones

• En el Radio Observatorio de Jicamarca durante la ultima década se desarrollan soluciones con el uso de diseño electrónico para sus requerimientos específicos.

• El uso de FPGA’s y CPLD’s permite tener una solucion el cual puede es mas flexible a la hora de reconfigurar.

• Este desarrollo ha sido realizado por ingenieros y/o alumnos del programa de Ingeniería Electrónica de diversas universidades (UNI, PUCP, UNMSM, …).

Referencias

• [1]http://www.xilinx.com• [2] Informe Tecnico Controlador de Radar. Fernando

Villanueva et al. (Documento Interno)• [3] Informe Receptores Digitales Gabriel Michhue et al.

(Documento Interno)• [4] Presentación Intercon 2007 – Controlador de Radar

de 16 lineas de Control – Joel Muñoz• [4]http://klabs.org/richcontent/Tutorial/fpga/Toronto

_tutorial.pdf• [5]http://ocw.mit.edu (MIT Open Course)

MUCHAS GRACIAS

Ing. Ramiro YanqueJefe del Area de Electrónica e Instrumentación (e)

Radio Observatorio de JicamarcaE-mail: ryanque@jro.igp.gob.pehttp://jro.igp.gob.pe