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Tecnología SRAM ______________________________________________________________________

CORPORACIÓN DE INGENIERÍA EN CIRCUITOS INTEGRADOS

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8 - TECNOLOGÍA SRAM _____________________________________________________ INTRODUCCIÓN Una SRAM (Memoria de acceso aleatorio estática) está diseñada para cubrir dos necesidades: proveer de una interfaz con la CPU a velocidades no alcanzables por las DRAMs y reemplazar a las DRAMs en sistemas que tienen unos requisitos de muy bajo consumo de energía. Para el primer papel, la SRAM sirve como memoria caché, haciendo de interfaz entre la DRAM y la CPU. La figura 8-1 nos muestra una configuración típica de memoria en un microprocesador de un PC.

La segunda fuerza impulsora de la tecnología SRAM son las aplicaciones de baja potencia. En este caso la SRAM es utilizada en la mayoría de los dispositivos portátiles debido a que la corriente de refresco de la DRAM es varios órdenes de magnitud superior que la corriente de reposo de la SRAM. Para la SRAM de baja potencia, el tiempo de acceso es comparable a las DRAM estándar. La figura 8-2 nos muestra un listado parcial de Memorias SRAM Hitachi proporciona un vistazo general sobre las aplicaciones donde podemos encontrar SRAMs. FUNCIONAMIENTO DEL DISPOSITIVO La célula SRAM consiste en un biestable flip-flop conectado a los circuitos internos por dos transistores de acceso (figura 8-3). Cuando la célula no es direccionada, los transistores están cerrados y el dato se mantiene en un estado estable, capturado dentro del flip-flop.

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El flip-flop necesita suministro de potencia para mantener la información. El dato en una célula SRAM es volátil. (I.e. el dato se pierde cuando se corta el suministro eléctrico. Sin embargo, el dato no desaparece como en las células DRAM, por lo que la SRAM no requiere un ciclo de refresco.

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LECTURA / ESCRITURA La figura 8-4 muestra las operaciones de lectura / escritura en una SRAM. Para seleccionar una célula, los dos transistores de acceso deben estar en “on” para que la célula elemental (flip-flop) pueda estar conectada al resto de la circuitería interna de la SRAM. Estos dos transistores de acceso están conectados a la línea de palabra (también llamada fila o dirección X). La fila seleccionada estará a una tensión Vcc. Los dos lados del flip-flop están conectados de este modo a una pareja de líneas complementarias B y B/. Las líneas de Bit también son llamadas columnas o direcciones Y.

Durante una operación de lectura estas dos líneas de bit están conectadas a un amplificador detector que reconoce si el dato lógico “0” ó “1” está almacenado en la célula elemental seleccionada. Este amplificador detector transfiere después el estado lógico al buffer de salida el cuál está conectado al pad de salida. Hay tantos amplificadores detectores como pads de salida. Durante una operación de escritura el dato proviene del pad de entrada. Este se mueve después al circuito de escritura. Debido a que los drivers del circuito de escritura son más poderosos que los transistores del flip-flop el dato es obligado a introducirse en la célula. Cuando la operación de lectura / escritura ha terminado la línea de palabra (fila) se pone a 0 Volts, la célula (flip-flop) bien guarda el dato original para una operación de lectura o bien almacena el nuevo dato que fue cargado durante el ciclo de escritura.

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Retención de datos Para trabajar correctamente y asegurar que el dato almacenado en la célula elemental no será alterado, la SRAM debe ser alimentada con una tensión Vcc que no debe fluctuar más allá del 5 o 10% de la Vcc. Si la célula elemental no es perturbada, un nivel de tensión bajo (2 Volts) es aceptable para asegurar que la célula guarde correctamente el dato. En este caso, la SRAM se pone en modo de retención en el cuál la tensión de alimentación es disminuida y las células ya no serán accesibles. La figura 8.5 muestra como la tensión de alimentación Vcc debe ser disminuida para asegurar una buena retención del dato.

CÉLULA DE MEMORIA Los diferentes tipos de célula SRAM están basados en el tipo de carga usado para el inversor elemental de la célula flip-flop. Hay por el momento tres tipos de células de memoria SRAM:

� Célula 4T (cuatro transistores NMOS más dos resistencias de carga de polysilicio)

� Célula 6T (seis transistores – cuatro NMOS más dos PMOS) � Célula TFT (cuatro transistores NMOS más 2 cargas denominadas TFTs)

Célula de 4 transistores (4T) La célula SRAM más común consiste en 4 transistores NMOS más dos resistencias de carga de polysilicio (figura 8.6). Este diseño es denominado célula SRAM 4T. Dos transistores NMOS son transistores de acceso a la célula. Estos transistores tienen sus puertas ligadas a la línea de palabra y conectan la célula a las columnas. Los otros dos NMOS son los transistores “pull-down” del inversor flip-flop. Las cargas de los inversores consisten en una resistencia muy alta de polisilicio. Este diseño es más popular debido a su pequeño tamaño comparado con la célula 6T. La célula solo necesita espacio para los 4 transistores NMOS. Las cargas de polysilicio están apiladas encima de estos transistores. Aunque la célula SRAM 4T sea más pequeña que la célula 6T, su tamaño es todavía 4 veces mayor que el de una célula DRAM de una generación comparable.

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La complejidad de la célula 4T está en hacer resistencias de carga lo suficientemente grandes (del orden de giga-ohmios) para minimizar la corriente. Sin embargo, esta resistencia no debe ser demasiado elevada para asegurar una correcta funcionalidad. Estas incluyen el hecho de que una célula tiene corriente circulando por una resistencia (I.e. la SRAM tiene una alta corriente de espera), la célula es sensible al ruido y errores leves debido a que la resistencia es muy alta, además de que no es tan rápida como la célula 6T. Célula de 6 transistores (6T) Es un diseño de célula diferente que elimina los inconvenientes antedichos de los flip-flop NMOS. En este caso la carga se reemplaza por transistores PMOS. Esta célula SRAM está compuesta por 6 transistores, un transistor NMOS y uno PMOS por cada inversor, más dos transistores NMOS conectados a la línea de fila. Esta configuración se llama célula 6T. La figura 8.7 muestra esta estructura. Esta célula ofrece mejores prestaciones eléctricas (velocidad, inmunidad al ruido, corriente de reposo) que la estructura 4T. El mayor inconveniente de esta célula es su gran tamaño. Hasta hace poco, la arquitectura de célula 6T estaba reservada para mercados específicos como el militar y el espacial que necesitaban componentes de alta inmunidad. Sin embargo, con aplicaciones comerciales que demandan SRAMs de mayor velocidad, la célula 6T podría ser implementada en aplicaciones más generalizadas en el futuro.

Se han hecho muchos desarrollos de proceso para disminuir el tamaño de la célula 6T. En la conferencia ISSCC de 1997, todas las propuestas de SRAMs rápidas describían la arquitectura de la célula 6T (figura 8.8)

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Célula TFT (Thin Film Transistor) Los fabricantes han intentado reducir la corriente circulante en la carga resistiva de la célula 4T. Como resultado, los diseñadores desarrollaron una estructura para cambiar, en tiempo de operación, las características eléctricas de la resistencia de carga controlando el canal de un transistor. Esta resistencia se configura como un transistor PMOS y se llama transistor de película fina (TFT). Se forma depositando varias capas de polisilicio sobre la superficie de silicio. La fuente/canal/drenador se forma en la carga de polisilicio. El rendimiento del transistor PMOS TFT no es tan bueno como el de un transistor PMOS estándar de silicio presente en una célula 6T. Realmente se debería de comparar con el comportamiento lineal de una resistencia de polisilicio.

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La figura 8.9 muestra las características de un TFT. Actualmente el rango de resistencia varía entre 11 x 1013 y 5 x 109 Ohmios. La figura 8.10 enseña el esquema de una célula TFT.

La figura 8.11 enseña una vista en sección de la célula TFT. La tecnología TFT requiere la deposición de dos capas más y al menos tres procesos fotolitográficos.

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El desarrollo de la tecnología TFT continúa llevándose a cabo. En la conferencia IEDM de 1996 se presentaron dos propuestas sobre el tema. No hay tantas TFT SRAMs como era de esperar, debido a la mayor complejidad tecnológica respecto a la célula 4T y, quizás, debido a las pobres características eléctricas del TFT respecto al transistor PMOS. Tamaño de la célula y tamaño de la pastilla La figura 8.12 muestra las características de las SRAM analizadas en los laboratorios ICE´s entre 1996 y 1997. La mayoría de los fabricantes comparados usan tecnología convencional de célula 4T. Solo dos chips estaban elaborados con arquitectura de célula TFT, y la única SRAM con arquitectura de célula 6T es la SRAM Caché Pentium Pro L2 de Intel. Como indica el código de fecha de cada pieza y su tecnología, este estudio es una representación de cuál es el estado del arte hoy en día. El ICE prevé que en el futuro se vean más células de arquitectura 6T. La figura 8.13 muestra la tendencia en tamaño de las células SRAM. Como en otros muchos productos de memorias, hay una relación entre su rendimiento y complejidad de procesado. Muchos fabricantes creen que el proceso de manufactura de la célula TFT es muy dificultoso, independientemente de las mejoras de rendimiento que consiga.

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Las figuras 8.14 y 8.15 muestran una comparativa sobre el tamaño y diseño esquemático entre las células 4T y 6T usando la misma tecnología de generación (proceso de 0.3 µm). Estas dos piezas fueron analizadas por los laboratorios ICE´s en 1996. Una de las mayores mejoras de proceso conseguidas en el desarrollo de la tecnología SRAM es el conocido como Contacto Auto Alineado (SAC). Este proceso suprime el espaciado entre los contactos metálicos y las puertas de polysilicio y se ilustra en la figura 8.16.

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CONFIGURACION

Según se muestra en la figura 8-17, SRAM se puede clasificar en 4 categorías principales. Las categorías son SRAMs asíncronas, SRAMs síncronas, SRAMs especiales y SRAMs no volátiles. Estos se destacan a continuación. SRAMs asíncronas La figura 8.18 muestra un típico diagrama de bloques funcional y una configuración típica de pins de una SRAM asíncrona. La memoria es gestionada por 3 señales de control. Una señal es el chip select (CS) o chip enable (CE) que selecciona o deselecciona el chip. Cuando el chip está deseleccionado se pone en modo de espera (mínimo consumo de corriente) y las salidas están en estado de alta impedancia. Otra señal es el output enable (OE) que controla las salidas (dato válido o alta impedancia). La tercera es write enable (WE) que selecciona ciclos de lectura o escritura. SRAMs síncronas Con el incremento de los sistemas computerizados sincronizados por reloj, la demanda de SRAMs muy rápidas requerían variaciones en las rápidas SRAMs asíncronas estándar.

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Las SRAMs síncronas tienen sus ciclos de lectura / escritura sincronizados con el reloj del procesador y de esta manera pueden ser utilizadas en aplicaciones de muy alta velocidad. Una aplicación importante de la SRAM síncrona es la SRAM caché usada en Pentium – o PCs basados en PowerPC y estaciones de trabajo. La figura 8.19 muestra la tendencia de la caché SRAM para PC. La figura 8.20 enseña un diagrama de bloques típico SSRAM a la vez que la típica configuración de pines. Las SSRAMs tienen normalmente una configuración de salida de 32 bits mientras que las SRAMs suelen tener una configuración de salida de 8 bits. El vector RAM, que forma parte del corazón de una SRAM asíncrona, se encuentra igualmente en la SSRAM. Como las operaciones tienen lugar en el flanco de subida de la señal de reloj, no es necesario mantener la dirección y el estado de dato escrito durante todo el ciclo.

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Modo Ráfaga La SSRAM puede ser direccionada en modo Ráfaga para conseguir una velocidad más rápida. En Modo Ráfaga, la dirección para el primer dato es situada en el bus de direcciones. Los tres siguientes bloques de datos son direccionados a través de un contador interno. El dato está disponible en el ciclo del reloj del microprocesador. La figura 8.21 muestra una secuencia de tiempos en un SSRAM. Se deben usar configuraciones de ráfaga intercalada en aplicaciones Pentium o configuraciones de ráfaga lineales para aplicaciones PowerPC.

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SRAM “flow through" Las operaciones de tránsito son llevadas a cabo conmutando los registros de salida con el reloj de salida. Esta operación dual de reloj proporciona control sobre la ventana de salida de datos.

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SRAM “pipelined” Las “pipelined” SRAMs (también llamadas SRAMs de modo registro a registro) suman un registro entre el vector de memoria y la salida. Las “pipelined” SRAMs son menos caras que las SRAMs estándar que tienen un rendimiento eléctrico equivalente. El diseño “pipelined” no requiere de los agresivos procesos de fabricación de una SRAM estándar, lo que contribuye a un mejor rendimiento global. La figura 8.22 muestra las diferencias entre la arquitectura de las SRAM “flow through” y “pipelined”. La figura 8.23 muestra la secuencia de tiempos ráfaga para SRAM estándar y “pipelined”. Con una SRAM “pipelined” una lectura en ráfaga de 4 palabras requiere de 5 ciclos de reloj. Con una SRAM síncrona estándar la misma lectura ráfaga de 4 palabras toma 4 ciclos de reloj. La figura 8.24 muestra una comparación de rendimiento de SRAM en estos mismos productos. Operando en frecuencias de 66 Mhz, las SRAMs “pipelined” tienen una ventaja por permitir el acceso mono-ciclo para ciclos ráfaga después de la primera lectura. Sin embargo, las SRAMs “pipelined” requieren de un ciclo de retraso cuando conmuta de lectura a escritura con el fin de prevenir la competencia con el bus. SRAM de escritura retardada La SRAM de escritura retardada requiere el dato de entrada solamente al final del ciclo.

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ZBT (Zero Bus Turn-arround) El ZBT (Zero bus Turn-arround) está diseñado para eliminar ciclos muertos cuando se conmuta el bus entre lecturas y escrituras. La figura 8-25 muestra una comparación en el ancho de banda entre las arquitecturas PB SRAM (Pipelined Burst SRAM), la Late-write SRAM y la ZBT SRAM.

SRAMs DDR (Double Data Rate) Las SRAMs DDR incrementan el rendimiento del dispositivo mediante la transferencia de datos en los dos flancos del ciclo de reloj (bajada y subida).

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RAMs caché Tags La implementación de una memoria caché requiere de circuitos especiales para mantener el rastro sobre que datos están a la vez en la memoria caché SRAM y en la memoria principal (DRAM). Esta función actúa como un directorio que dice a la CPU que es lo que hay o no hay en la caché. La función de directorio puede ser diseñada con componentes lógicos estándar más pequeños (y muy rápidos) que los chips SRAM para el almacenamiento de datos. Una alternativa está en el uso de chips de memoria especiales llamados “Tag RAMs” (RAMs de etiquetado), que realizan todas las funciones. La figura 8-26 muestra la Caché Tag RAM y la Caché Buffer RAM, junto con la memoria principal y la CPU (procesador). Con el incremento de la velocidad del procesador, la demanda de velocidad de la Tag RAM y los Chips Buffer se incrementa igualmente. La figura 8-27 muestra el diagrama de bloques interno de una Caché Tag SRAM.

FIFO SRAMs Una memoria FIFO (first int, first out o primera entrada – primera salida) es una memoria especializada usada para almacenamiento temporal, que ayuda a la coordinación de eventos no sincronizados. Un buen ejemplo de esto es la interfaz entre un sistema computerizado y una LAN (local area network o área de red local). La figura 8-28 muestra la interfaz entre un sistema computerizado y una LAN utilizando una memoria FIFO como buffer de datos. Hay disponibles FIFOs Asíncronos y Síncronos. La figura 8-29 nos enseña los diagramas de bloques de estas dos configuraciones. El FIFO asíncrono se encuentra con muchos problemas cuando se usa en sistemas de alta velocidad. Uno de los problemas es que las señales de reloj de escritura y lectura deben ser especialmente conformados para alcanzar altos rendimientos. Otro problema es la especial naturaleza de los “flags”. Un FIFO síncrono se elabora combinando un FIFO asíncrono con registros. Para un nivel tecnológico equivalente, los FIFOs síncronos son más rápidos.

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SRAMs Multipuerto Las SRAMs rápidas multipuesto (usualmente 2 puertos, pero a veces 4 puertos) son chips especialmente diseñados que usan células de memoria RAM rápidas, pero con unos circuitos especiales integrados en el chip que permiten a múltiples puertos (paths) acceder simultáneamente a los mismos datos.

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La figura 8-31 muestra una aplicación de este tipo con 4 CPUs compartiendo una única memoria. Cada célula en la memoria usa 6 transistores adicionales para permitir a las 4 CPUs el acceso a los datos (por ejemplo células 10T en lugar de células 4T). La figura 8-32 nos enseña el diagrama de bloques de una memoria SRAM de 4 puertos.

SRAMs “Shadow” Las SRAM “Shadow”, también llamadas NOVROMs, NVRAMs, o NVSRAMs, integran las tecnologías SRAM y EEPROM en el mismo chip. En una operación normal la CPU leerá y escribirá información en la SRAM. Esto tiene lugar a velocidades de memoria normales. Sin embargo, si la SRAM “Shadow” detecta el comienzo de un fallo de alimentación, los circuitos especiales del chip copiarán rápidamente (en unos pocos milisegundos) la información de la sección SRAM del chip a la sección EEPROM del chip, con lo que se conserva la información. Cuando la alimentación es restaurada, la información es copiada de vuelta desde la EEPROM a la SRAM, y las operaciones pueden continuar como si no hubiera habido interrupción. La figura 8-33 muestra el esquema de uno de estos dispositivos. Las SRAMs “Shadows” tienen bajas densidades, ya que la SRAM y la EEPROM están en el mismo chip. SRAMs con batería de respaldo Las SRAMs pueden ser diseñadas para tener un modo de hibernación en que la información es retenida con un consumo de energía muy bajo. Uno de estos dispositivos es la memoria SRAM con batería de respaldo (BRAM), que proporciona una pequeña batería en el mismo paquete SRAM. Las BRAMs, también conocidas como SRAMs de cero consumo, combina una SRAM y una pequeña batería de litio. Una BRAM puede ser muy rentable, con tiempos de retención de los datos mayores a 5 años. Los Notebook y Laptop presentan esta función de hibernación, pero utilizan el sistema convencional de baterías para el guardado de la información de la SRAM.

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La figura 8-34 muestra el típico diagrama de bloques de una BRAM. Un circuito de control supervisa el suministro de tensión de 5 V. Cuando la Vcc está fuera del rango de tolerancia, el circuito de escritura protege la SRAM. Cuando el cae aproximadamente por debajo de los 3 V, el circuito de control conecta la batería que mantiene la información y la operación de reloj mientras espera a que vuelva una alimentación correcta. Asuntos de fiabilidad Con propósitos de consumo de energía, los diseñadores han reducido la corriente de carga en las células de estructura 4T incrementando el valor de las resistencias de carga. Como resultado, la energía necesaria para conmutar la célula al estado opuesto ha disminuido. Esto, en cambio, ha hecho los dispositivos más sensibles a las radiaciones de partículas alfa (“soft error”). La célula TFT reduce esta susceptibilidad ya que la carga activa reduce su resistencia cuando la TFT está en “on” y aumenta su resistencia cuando la TFT está en “off”. Debido a la complejidad del proceso, el diseño TFT no es ampliamente utilizado todavía.

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