Problemas de funcionamiento

en los sistemas secuenciales sncronos

Los problemas de funcionamiento en los sistemas secuenciales sncronos que se pueden presentar si no se disean adecuadamente son los de: carreras y captacin de unos. CARRERAS El funcionamiento deseable de un sistema secuencial sncrono es aquel en el que se cambia de estado una (y slo una) vez en cada periodo de la seal de reloj. As por ejemplo si se ha diseado un contador ascendente en binario natural, cuando funciona normalmente slo cambiar de estado (del Qi al Qi+1) cada vez que reciba un flanco de la seal de reloj. Del mismo modo, en un registro de desplazamiento, el funcionamiento deseado es el que la informacin almacenada en el mismo se desplace slo una posicin (a la izquierda o a la derecha) cada vez que se reciba un flanco. En ambos casos, tendremos que el prximo estado (Qt+1) depender de las funciones de excitacin de los biestables empleados (R, S, J, K, etc.) que a su vez dependen del estado actual Qt. Si no se usa el sincronismo adecuado en los biestables podra ocurrir que alguno (o incluso todos) cambien sus salidas, con lo que se cambiar Qt y se volvern a evaluar las funciones de excitacin dando lugar a un nuevo cambio de estado en el biestable. En un contador podra ocurrir que en vez de aumentar en 1 el valor del estado de cuenta se aumentara en 2 o ms en cada periodo (de ah el nombre de carreras). Igualmente, en un registro de desplazamiento (ver figura), la informacin del biestable 1 podra avanzar dos o ms posiciones en el mismo periodo de la seal de reloj obteniendo as un funcionamiento incorrecto del sistema.

Si el biestable 2 fuera muy rpido (tiempo de propagacin muy pequeo) y el nmero 3 muy lento, la informacin de Q1 llegara hasta Q3 en un solo periodo (habra dado dos saltos en vez de uno) Para evitar esto es necesario romper el bucle de realimentacin salida -> entrada de cada biestable, lo que se consigue nicamente con el sincronismo maestro/esclavo (ya que si el maestro est habilitado el esclavo se encuentra deshabilitado y viceversa).

CAPTACIN DE UNOS Se denomina as al proceso de memorizacin de un uno (o cero) de corta duracin (glitch en ingls) que se produce en las entradas de la lgica de disparo debido a los diferentes tiempos de retardo del circuito de excitacin. En un sistema combinacional, disear circuitos cuyas salidas tengan diferentes tiempos de retardo no es un problema, simplemente se espera a que la salida ms lenta est estabilizada para considerar vlida la salida, pero si este sistema se utiliza para excitar un biestable (es decir generar sus entradas R, S, J, K, etc.) entonces puede que el biestable memorice un estado indeseado. As por ejemplo, en el circuito de la figura S = A*B*C*D y su valor ser 0 siempre que una o ms de las entradas estn a nivel bajo. En este caso, si partimos de Q=0, A=0 y B=C=D=1 y activamos la seal de reloj (Clk=1) entonces el biestable no cambiar pues S=R=0, si ahora modificamos (simultneamente) las entradas A y B siendo A=1 y B=0 entonces S debera mantenerse a cero, pero debido a que los caminos que unen A y B con S tienen diferentes retardos (1 puerta y 3 puertas respectivamente), habr un tiempo en el que S=1 (ver cronograma de la figura) y, por tanto, el biestable memorizar este valor, Q=1 (de ah el calificativo de captacin de unos).

Para solucionar ste problema deben emplearse biestables disparados por flanco (edged triggered exclusivamente ya que en los maestro/esclavo, como el biestable maestro capta por nivel tambin presenta captacin de unos). Los biestables D, cualquiera que sea su sincronismo, no presentan captacin de unos ya que Qt+1=D y el glitch pasara por la salida pero no se quedara memorizado en el sistema.